KR101539816B1 - 프랙셔널-레이트 결정 궤환 등화기 및 등화 방법 - Google Patents

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Abstract

1/n-레이트(rate) 결정 궤환 등화기(DFE) 및 방법은 다수의 브랜치들을 포함한다. 각각의 브랜치들은 수신된 입력에 궤환 신호를 더하도록 구성된 합산기 회로를 포함하고, 상기 합산기 회로의 출력을 클락 신호에 따라 수신하도록 구성된 래치를 포함한다. 궤환 회로는 멀티플렉서 및 필터를 포함하는데, 상기 멀티플렉서는 각 브랜치의 출력을 입력으로 수신하도록 구성되고, 클락된 선택 입력을 가지며, 풀-레이트 비트 시퀀스(full-rate bit sequence)를 어셈블하기 위해 각 브랜치의 출력을 멀티플렉스(multiplex)하도록 구성되며, 그리고 상기 필터는, 각 브랜치의 합산기 회로에 제공될 상기 수신된 입력으로부터 부호간 간섭(ISI)을 제거하도록 구성된다.

Description

프랙셔널-레이트 결정 궤환 등화기 및 등화 방법{FRACTIONAL - RATE DECISION FEEDBACK EQUALIZATION}
본 발명은 일반적으로 고속 데이터 전송을 위한 등화 기술에 관한 것이고, 더 상세하게는 향상된 전력 효율을 갖는 고속 데이터 통신을 위한 결정 궤환 등화기(decision feedback equalizer) 회로들의 구현들 및 방법들에 관한 것이다.
기술의 발전으로 디지털 컴퓨팅 엔진들(digital computing engines)의 처리 능력이 향상되고, 상호접속된 네트워크들이 점점 이 처리 능력을 이용하도록 개발됨에 따라, 더 높은 대역폭의 데이터 전송이 시스템들, 즉 서버 및 데이터 통신 라우터들과 같은 시스템들에서 필요하게 되었다. 직렬 통신에서 데이터 전송 속도를 초당 수 기가비트 이상으로 올리는 것은 제한된 채널 대역폭으로 인해 힘들어지고 있다. 전기적 채널(예를 들면, 전송 선로)의 대역폭은 몇몇의 물리적 효과들로 인해 감소될 수 있는데, 상기 물리적 효과들은 표피 효과, 유전 손실, 및 임피던스 불연속으로 인한 반사들을 포함한다. 시간 도메인에서, 제한된 채널 대역폭은 전송된 펄스들(pulses)을 한 단위 간격(one unit interval : UI)이상에 걸쳐 펼쳐버리는데(lead to broadening), 그 결과 수신된 신호는 부호간 간섭(ISI: InterSymbol Interference)을 겪는다.
제한된 채널 대역폭으로 인한 신호 왜곡들을 보상하는 효과적인 방법은, 입/출력(I/O) 회로에 등화 기능들을 추가하는 것이다. 수신기 내의 결정-궤환 등화기(DFE)로 알려진 비선형 등화기의 사용은 특히, 고-손실(high-loss) 채널을 등화 시키는데 적합하다. 선형 등화기와는 달리, 상기 DFE는 잡음 또는 크로스토크(crosstalk)를 증폭시키지 않고, 채널 응답을 평탄하게(flatten) 할 수 있다(또한, 신호 왜곡을 감소시킬 수 있다). 이것은 채널 손실이 20-30dB을 초과할 때, 중요한 장점이다.
도 1에, 종래의 멀티-탭(multi-tap) DFE(10)가 도시되어 있다. 의사-결정 슬라이서(decision-making slicer)(또는 래치)(12)의 이진수 출력은 연속하는 래치들(14)로부터 형성된 시프트 레지스터 지연 선로(shift register delay line)내에 캡쳐된다(captured). 시프트 레지스터(14)내에 저장된 이전에(previously) 결정된 비트들은 가중된 탭 계수들(weighted tap-coefficients)(H1, H2, … , Hn)을 가지고 궤환되며, 그 후 합산 증폭기(또는 합산기)(16)에 의해 수신된 입력 신호에 합산된다. 상기 탭 가중 계수들(tap weights)(H1, H2 등)의 크기들 및 극성들이 채널 특성에 맞도록 적절히 조절되는 경우, 데이터 스트림 내의 이전 비트들로부터 발생하는 상기 ISI(“포스트-커서(post-cursor) ISI”라 불림)가 발생하지 않으며, 따라서 상기 비트들은 낮은 비트 오류율(BER)로 슬라이서(12)에 의해 검출될 수 있다. 탭 가중 계수들은 적절한 적응 알고리즘(adaptive algorithm)을 통해 수동적으로 또는 자동적으로 조절 될 수 있다.
일반적으로, ISI를 제거하는데 사용될 수 있는 상기 탭들은 그 개수가 많을수록, 더 효율적인 등화가 일어날 수 있다. 실제적인 DFE 구현들에서는 종종 10개나 되는 궤환 탭들이 채용되는데, 이는 초당 멀티 기가비트의 데이터 전송 속도에서 동작하기 어려운 전기적 채널들을 등화시키기 위해서이다. 하지만, 멀티-탭 DFE에서 사용되는 수 많은 래치들 및 궤환 회로들은, 상당한 전력 및 칩 면적을 소비한다. 예를 들면, 수 천개의 I/O들을 갖는 하이 엔드 프로세서 칩(high-end processor chip)과 같은 몇몇의 어플리케이션들에서, I/O회로들이 시스템 전력 및 칩 면적 비용의 대부분을 소비함으로써, 종래의 멀티-탭 DFE의 전력 및 칩 면적 비용은 터무니 없이 커지게 되어 실제 사용하기 어려웠다.
칩 간의 국부적 상호 접속(local chip-to-chip interconnect)을 위해 수 만개의 고속 데이터 속도의 I/O들을 지원할 수 있을 것으로 기대되는, 고밀도의(dense), 파인 피치(fine-pitch) 실리콘 패키징(packaging) 기술들이 도입됨에 따라, I/O 회로의 칩 면적 및 전력 요구 조건들은 더욱 더 엄격해 질 것이다. 그러한 고밀도 패키징 기술들의 한 예는 실리콘 캐리어(silicon carrier)로서, 상기 캐리어의 기본 개념은 도 2에 도시되어 있다.
도 2에서, 두 개의 칩들(20 및 22)은 실리콘 캐리어(24)에 장착되며, 표면 배선(26)에 의해서 서로 연결된다. 표준 CMOS 백-엔드-오브-라인(BEOL: Back-End-Of-Line) 공정으로 제조되는, 표면 배선(26)의 피치(pitch)는, 불과 수 미크론이므로, 실리콘 캐리어 링크들의 고밀도 어레이가 칩들(20 및 22) 사이에 형성되는 것을 가능하게 한다.
실리콘 쓰루 비아들(28)은 칩들(20 및 22) 및 종래의 일차 패키징 사이에서 수직으로 전력 및 신호들을 연결하는데 사용된다. 이들의 미세한 크기로 인해, 실리콘 캐리어 링크들을 형성하는 표면 배선들(26)은 단위 길이당 상당한 저항을 보인다.
1/n-레이트(rate) 결정 궤환 등화기(DFE)는 다수의 브랜치들을 포함한다. 각 브랜치는 궤환 신호를 수신된 입력에 더하도록 구성된 합산기 회로를 포함하고, 또한 각 브랜치는 클락 신호(clock signal)에 따라 상기 합산기 회로의 출력을 수신하도록 구성된 래치를 포함한다. 궤환 회로는 멀티플렉서 및 필터를 포함하는데, 상기 멀티플렉서는 각 브랜치의 출력을 입력으로 수신하고, 클럭된 선택 입력을 가지며, 풀-레이트 비트 시퀀스(full-rate bit sequence)를 어셈블하기(assemble) 위해 각 브랜치의 출력을 멀티플렉스(multiplex)하도록 구성되며, 그리고 상기 필터는 각 브랜치의 상기 합산기 회로에 제공되는 상기 수신된 입력으로부터의 부호간 간섭(ISI)을 제거하도록 구성된다.
결정 궤환 등화 방법은 다수의 브랜치들을 갖는 1/n-레이트 결정 궤환 등화 회로를 제공하는 단계; 합산기 회로를 사용하여 하나 또는 그 이상의 브랜치들로부터의 궤환 신호를 수신된 입력에 합산하는 단계; 클럭 신호에 따라 상기 합산기 회로의 출력을 래치에 수신하는 단계; 상기 래치의 출력을 멀티플렉서로 궤환하는 단계 - 상기 멀티플렉서는 각 브랜치의 출력들을 입력으로 수신하고, 풀-레이트 비트 시퀀스를 어셈블하기 위해(assemble) 각 브랜치의 출력을 멀티플렉스하도록 구성됨-; 및 주파수 도메인 전달 함수(frequency-domain transfer function)를 갖는 연속 시간(continuous-time) 무한 임펄스 응답(infinite impulse response : IIR) 필터를 사용하여 상기 수신된 입력으로부터 부호간 간섭(ISI)을 제거하는 단계를 포함한다.
결합된 슬라이서 및 합산기 회로(combined slicer and summer circuit)는 차동 출력 선로들을 포함하는데, 상기 차동 출력 선로들은 다수의 합산될(to be summed) 차동 전류들에 접속된다. 리셋 가능한 전류-비교기 부하는 차동 출력 선로들에 직접 결합 되어, 차동 출력 선로들로부터 합산된 차동 전류들을 직접 수신하도록 구성되는데, 이렇게 함으로써 합산된 차동 전류들의 부호에 따라, 양 또는 음의 차동 전압이 차동 출력 선로들 사이에 발생하여 이진수 0 또는 1이 래치된다.
이중의 재생 래치(double regenerating latch)는 향상된 속도 및 감도를 달성하기 위해 두 개의 종속 접속된 차동 재생 래치 스테이지들(two cascaded differential regenerating latch stages)을 포함한다. 상기 스테이지들은 제1 및 제2 스테이지를 포함하는데, 제1 스테이지는 제1 타입의 제1 입력 트랜지스터들, 제2 타입의 교차 결합된 부하 트랜지스터들 및 제2 타입의 리셋 트랜지스터들을 갖고, 또한 제2 스테이지는, 제2 타입의 제2 입력 트랜지스터들 및 제1 타입의 교차-결합된 부하 트랜지스터들을 갖는다. 그리하여, 제1 스테이지가 불투명 상태(opaque state)에 있을 때, 즉 리셋 트랜지스터들이 제1 스테이지의 출력들을 파워 서플라이 전압으로 프리차지(precharge)할 때, 제2 스테이지의 제2 입력 트랜지스터들은 출력들을 이전에 저장된 비트를 나타내는 레벨들에 유지하기 위해 셧 오프(shut off)된다. 제1 스테이지가 활성화 될 때, 제1 스테이지 및 제2 타입의 교차-결합된 부하 트랜지스터들은 입력 신호의 재생을 시작하고 이와 동시에, 제1 스테이지의 공통 모드 출력(output common-mode)은 하강하여(fall) 제2 스테이지의 제2 입력 트랜지스터들을 턴 온(turn on) 한다. 제2 스테이지는 제1 타입의 교차-결합된 부하 트랜지스터들을 포함하여, 제1 스테이지의 출력이 추가 재생 이득을 제공하는 임계 신호 레벨(threshold signal level)에 도달한 후에 스위치 된다.
본 발명의 이러한 특징들 및 다른 특징들과 장점들은 이후의 상세 설명으로부터 명확하게 이해 될 것이며, 상세한 설명은 첨부된 도면들을 참조하여 설명된다.
본 발명의 내용은 첨부한 도면들을 참조하여 아래에 설명된 바람직한 실시 예들에 대한 설명에서상세히 소개될 것이다.
도 1은 채널 응답의 포스트-커서들(post-cursors)과 정합되도록 조절된 탭 가중 계수들(tap weights)을 갖는 종래의 멀티-탭 DFE를 도시하는 블록도이다.
도 2는 캐리어 링크들에 의해 연결된 두 개의 칩들을 갖는 실리콘 캐리어를 도시하는 사시도이다.
도 3a 및 3b는 20mm 길이의 실리콘 캐리어 채널의 특성들을 도시하는데, 도 3a는 주파수에 대한 S21 응답을 나타내고, 도 3b는 시간에 대한 임펄스 응답을 도시한다.
도 4는 궤환 경로 내에 아날로그 연속-시간 IIR 필터를 갖는 DFE의 블록도를 도시한다.
도 5는 궤환 경로 내에 종래의 개별(discrete) 탭들 및 IIR 필터 모두를 갖는 DFE의 블록도를 도시한다.
도 6은 한 예시적 실시 예로, IIR 필터를 갖는 하프-레이트(half-rate) DFE 구조를 도시하는 블록도이다.
도 7은 도 6에 도시된 하프-레이트 DFE 구조에 관한 타이밍 다이어그램(timing diagram)이다.
도 8은 2:1 MUX 및 IIR 필터가 단일 스테이지 내에서 결합된 회로 구현 예를 도시하는 개략도이다.
도 9는 선행 기술에 따른 DFE 합산(summing) 증폭기 및 슬라이서(slicer)의 전류 모드 논리(CML) 회로의 구현 예를 도시하는 개략도이다.
도 10은 한 실시 예에 따라 단일 스테이지 내로 결합된 DFE 전류 합산기 및 의사 결정 슬라이서를 도시하는 개략도이다.
도 11은 도 10에서의 결합된 합산기/슬라이서 회로를 채용하는 다른 실시 예로, IIR 필터를 갖는 하프-레이트 DFE 구조를 도시하는 블록도이다.
도 12는 한 실시 예에 따른 이중의 재생 래치(double regenerating latch)를 도시하는 개략도이다.
도 13은 30’’, 40’’, 및 50’’ PCB 채널들의 주파수 응답들 및 본 발명의 원리에 따른 IIR을 갖는 하프-레이트 DFE에 의해 등화된 BER 배쓰튜브(bathtub) 곡선들의 측정값을 도시한다.
본 발명은 채널들로부터 ISI를 제거하는데 채용된 하나 또는 그 이상의 궤환 루프들(feedback loops)을 대체하는 필터를 채용하는 결정 궤환 등화기(DFE) 회로들 및 방법들을 제공한다. 한 실시 예에서, 1/n-레이트 DFE(예를 들면, 1/2-레이트, 1/4-레이트 등)(즉, n > 1)는, 궤환 신호를 필터하여(filter) 합산 증폭기로 전송하는 무한 임펄스 응답(IIR) 필터를 포함한다. 또한, 결합된 합산기/슬라이서(summer/slicer) 회로가 제공되는데, 상기 회로는 칩 면적 및 에너지 소비를 더 감소시키도록 돕는다. 이중의 재생 래치도 또한 제공된다.
본 발명의 실시 예들은 완전한 하드웨어 실시 예, 완전한 소프트웨어 실시 예 또는 하드웨어 및 소프트웨어 요소들을 다 포함하는 실시 예 형태를 가질 수 있다. 바람직한 실시 예에서, 본 발명은 소프트웨어로 구현되는데, 상기 소프트웨어는 펌웨어(firmware), 상주 소프트웨어(resident software), 마이크로코드(microcode) 등을 포함하되, 이에 한정되지 않는다.
또한, 본 발명은 컴퓨터 또는 어떤 실행 명령 시스템에 의해 또는 에서(by or in) 사용되는 프로그램 코드를 제공하는 컴퓨터 사용가능 또는 컴퓨터 읽기가능 매체로부터 접근 가능한 컴퓨터 프로그램 제품의 형태를 가질 수 있다. 본 설명의 목적을 위해, 컴퓨터-사용가능 또는 컴퓨터 읽기가능 매체는 실행 명령 시스템, 장치, 또는 디바이스에 의해 또는 에서 프로그램을 포함, 저장, 통신, 전달, 또는 전송할 수 있는 모든 장치가 될 수 있다. 상기 매체는 전기적, 자기적, 광학적, 전자기적, 적외선의, 또는 반도체 시스템(또는 장치 또는 디바이스)가 될 수 있다. 컴퓨터-읽기가능 매체의 예들은 반도체 또는 반도체 메모리, 자기 테이프, 제거가능 컴퓨터 디스켓, 임의 접근 메모리(RAM), 읽기 전용 메모리(ROM), 강성의 자기 디스크(rigid magnetic disk) 및 광학 디스크를 포함한다. 광학 디스크들의 현재 예들은, 컴팩 디스크-읽기 전용 메모리(CD-ROM), 컴팩 디스크-읽기/쓰기(CD-R/W) 및 DVD를 포함한다.
프로그램 코드를 저장 및/또는 실행하는 데이터 처리 시스템은, 시스템 버스를 통하여 직접 또는 간접적으로 메모리 요소들에 결합된 적어도 하나의 프로세서를 포함할 것이다.
상기 메모리 요소들에는 프로그램 코드의 실제 실행 동안 채용되는 로컬 메모리, 벌크 스토리지, 및 캐쉬 메모리들이 포함되는데, 여기서 캐시 메모리들은 프로그램 코드의 실제 실행 동안 벌크 스토리지로부터 프로그램 코드를 검색해야 하는 횟수(the number of times)를 줄이기 위해 적어도 일부 프로그램 코드의 일시적 스토리지를 제공한다. 입력/출력 또는 I/O 장치들(키보드, 디스플레이들, 포인팅 장치들 등을 포함하지만 이에 한정되지 않음)은 상기 시스템에 직접 또는 개재하는 I/O 컨트롤러들을 통하여 결합될 수 있다.
네트워크 어댑터들은 또한 데이터 처리 시스템 또는 원격 프린터들 또는 저장 장치들이 다른 데이터 처리 시스템들과 결합되도록 개재하는 사설 또는 공중 네트워크를 통하여 시스템에 연결될 수 있다. 모뎀들, 케이블 모뎀 및 이더넷 카드들은 현재 네트워크 어댑터들로 이용 가능한 타입들이다.
여기서 설명되는 회로들은 집적 회로 칩에 대한 설계의 일부분이 될 수 있다. 칩 설계는 그래픽용 컴퓨터 프로그래밍 언어로 생성된 후, 컴퓨터 저장 매체(예를 들면 디스크, 테이프, 물리적 하드 드라이브, 또는 스토리지 액세스 네트워크(storage access network)내에 있는 것과 같은 가상 하드 드라이브)에 저장될 수 있다. 설계자가 칩을 제조하지 않거나 칩을 제조하는데 사용되는 포토리소그래피 마스크들을 제조하지 않는 경우, 설계자는 만들어진 설계(resulting design)를 칩 제조자 혹은 마스크 제조자들에게 물리적 수단에 의해서(예를 들면, 상기 설계를 저장하는 저장 매체의 카피를 제공함으로써) 또는 전기적으로(예를 들면, 인터넷을 통하여) 직접적으로 혹은 간접적으로 전송한다. 저장된 설계는 그 후, 포토리소그래피 마스크들을 제조하는데 적합한 형태(예를 들면, 그래픽 데이터 시스템 Ⅱ(GDSⅡ))로 변환된다. 상기 마스크들은 통상적으로 웨이퍼 상에 형성될 칩 설계의 다수의 카피들(copies)을 포함한다. 포토리소그래피 마스크들은, 에치되거나 혹은 달리 처리되어야 할 웨이퍼(및/또는 그 위의 층들)의 어떤 영역을 정의하기 위해 이용된다.
제조된 집적 회로 칩들은, 베어 다이(bare die)로, 가공되지 않은 웨이퍼 형태(즉, 다수의 언패키지된(unpackaged) 칩들을 갖는 싱글 웨이퍼로써)로, 또는 패키지(packaged)된 형태로 제조자에 의해 유통될 수 있다. 후자의 경우, 칩은 싱글 칩 패키지(예를 들어, 플라스틱 캐리어, -이 캐리어는 마더보드(motherboard) 또는 다른 더 높은 레벨의 캐리어에 부착되는 리드들(leads)을 갖고 있다)에 장착되거나(mounted) 또는 멀티 칩 패키지(예를 들어, 세라믹 캐리어, - 이 캐리어는 단면 혹은 양면에 배선들 갖고 있거나 또는 매립된 배선들을 갖고 있다)에 장착된다(mounted). 어느 경우이던지, 칩은 그 후, 다른 칩들, 개별 회로 소자들, 및/또는 다른 신호 처리 디바이스들에 집적되는데, (a)마더보드와 같은 중간 제품의 일부로서 또는 (b)최종 제품의 일부로서 집적된다. 최종 제품은, 장난감들 및 다른 저급 어플리케이션들 내지 디스플레이, 키보드 또는 다른 입력 장치, 및 중앙 처리장치를 갖는 고급 컴퓨터 제품들에 사용되는 집적 회로 칩들을 포함하는 모든 제품이 될 수 있다.
지금부터 참조하는 도면들에서 유사 부호들은 동일 또는 유사 구성요소들을 나타낸다.
먼저 도 3a 및 3b를 살펴보면, 주파수 영역(즉, S21 파라미터들) 및 시간 영역 모두에서 20mm 길이 링크의 채널 응답이, 도 2의 캐리어 링크들(26)에 대하여 각각 도시되어 있다. 직렬 저항으로 인해, 상당한 DC 감쇠(~6dB)가 발생하며, 5GHz에서는 17dB의 손실이 발생한다. 시간 도메인에서, 초당 10기가 비트에서의 하나의(solitary) “1” 비트에 대한 응답이 여러 비트 구간(several bit periods)에 걸친(extend over) 포스트-커서(post-cursor) ISI를 보여준다. 이 채널을 보상하기 위하여, DFE는 많은 탭들을 필요로 하지만, 고-밀도 I/O 환경에서는 전력 및 칩 면적에 부수되는 비용이 비현실적으로 클 수 있다.
시간 도메인 채널 응답을 자세히 살펴보면, 이 고-저항 채널을 등화 시키는 것에 관한 새로운 해결책을 찾을 수 있다. 상기 채널의 임펄스 응답은, 메인 커서(main cursor) 이후 2 단위 간격(UI) 이상 항상(at all times) 지수적으로 감소하는 것으로(by decaying exponential) 잘 모델화 될 수 있다(well modeled). 1차 RC 저역-통과 필터의 임펄스 응답은 지수적으로 감소하는 형태를 가지므로, 수신된 데이터 입력 내의 포스트-커서 ISI를 제거하는데 필요한 신호를 발생시키기 위해 DFE 궤환 경로 내에 필터가 채용될 수 있다. 예를 들면, 1차 RC 저역 통과 궤환 필터를 갖는 DFE는, 10mm 온-칩 배선들(on-chip interconnects)의 데이터 전송 속도를 초당 2기가 비트로 늘린다(extend). 종래의 DFE 구현에 요구되었던 여러 많은 탭들이 단순 RC 필터로 대체되었기 때문에, 많은 전력 및 칩 면적이 절약될 수 있다.
도 4에서, 주파수-도메인 전달 함수 G(s)를 갖는 연속 시간 무한 임펄스 응답(IIR) 필터(104)가 DFE 회로(100)의 DFE 궤환 경로(108) 내에 제공된다. 합산 증폭기들(106)은 경로(108)로부터 온 궤환을 데이터 입력에 합산한다. 1차 RC 저역통과 필터로는 채널 응답에 가까이 접근할 수 없을 때, 고차 필터가 ISI를 더 잘 제거할 수 있을 것이다.
많은 채널들에서, 도 5에서와 같이, 종래의 개별 탭들(예를 들면, H1, H2) 및 IIR 필터(204) 모두가 DFE(200)의 궤환 경로들(208)내에 배치된다면, ISI는 더 잘 제거될 수 있을 것이다. 개별의(discrete) 탭들(예를 들면, H1 및 H2 … Hn)중에서 처음 두 개의 탭들은 메인 커서 바로 다음에 오는(immediately following the main cursor) 채널 임펄스 응답 중 급격히 변화하는 영역에서의 포스트-커서들을 보상하기 위해 조절될 수 있는데(IIR 필터(204)와는 무관하게), 그 이유는 이들 앞선 포스트 커서들(early post-cursors)은 종종 나중의 포스트 커서들(later post-cursors)이 따르는(followed) 지수적으로 감소하는 곡선을 따라 하강하지 않기 때문이다. 사실, 도 3b에 도시된 20mm 실리콘 캐리어 채널의 임펄스 응답은 이러한 점을 예시로 보여주는 예인 데, 이 도면에서 제1 포스트 커서(H1이라 표시됨)는 H2e-t/τ로 표시된 곡선 -여기서 τ는 지수 감소 함수의 시정수임- 을 따라 정확히 하강하지 않음을 볼 수 있다. 그러므로, 이러한 실리콘 캐리어 링크를 정확히 등화시키기 위해서 개별의 제1 탭(H1)을 갖는 DFE(200)을 채용할 수 있는데, 상기 개별의 제1 탭은 상기 채널 응답의 포스트 커서들 중 나머지를 보상하는 역할을 맡은 IIR 필터(204)와는 독립적으로 조절될 수 있다.
도 2의 실리콘 캐리어 링크 예를 포함하여, IIR 필터(204)를 갖는 DFE(200)는 많은 채널들을 등화시키는데 칩 면적-효율 및 전력-효율 구조를 갖지만, 풀-레이트 DFE 구조들은 상기 개념을 더 빠른 데이터 전송 속도까지 연장하는 데는 적합하지 않을 수 있다. 기술의 한계(예를 들면, 현재 CMOS 기술에서 초당 10 기가비트)로 근접해가는 데이터 전송 속도에서, 하프-레이트 DFE 구조들은 풀-레이트 구조보다 더 전력-효율적으로 알려져 있다. 하지만 IIR 필터의 입력을 구동시키기 위해 이용 가능한 풀-레이트의 재생 신호(regenerated signal)가 없기 때문에, IIR 필터에 하프-레이트 DFE를 구현하는 것은 매우 힘들다.
도 6에서, 예시적 실시 예에 따른 하프-레이트 DFE(300)가 도시된다. 하프-레이트 DFE(300)는 자연스럽게 입력 데이터를 두 개의 병렬 데이터 스트림(302)(구체적으로, 이븐(even) 데이터 비트들(DE), 및 오드(odd) 데이터 비트들(DO))로 디멀티플렉스(demultiplex)한다. 하프-레이트 데이터 스트림들 중 하나만 IIR 필터(304)로 궤환시켜서는 원하는 응답을 얻을 수 없는데, 이는 ISI를 확실히 제거하기 위해서는 IIR 필터(304)의 임펄스 응답이 단지 이븐 데이터 비트들 또는 오드 데이터 비트들이 아닌, 완전한 비트 시퀀스로 컨벌브(convolve)되는 것을 요구하기 때문이다. 전술한 바와 같이, IIR 필터(304)의 입력을 구동시키는데 적합한 신호를 얻는 것은 하프-레이트 구현을 사용할 경우 하나의 도전이다. 하프-레이트 구조(300)는 이러한 신호를 얻을 수 있는 전력-효율 및 면적-효율 수단을 제공한다.
하프-레이트 클락 CLK에 의해 구동되는 두 개의 의사-결정 슬라이서들(또는 래치들)(306)은 데이터 입력을 샘플(sample)하는데 사용된다. 슬라이서들(306)은 CLK의 반대 위상들(예를 들면, CLK 및
Figure 112015016907788-pct00001
)로 구동된다. 그리하여, 상부(top) 슬라이서(306)는 이븐(even) 데이터 비트들(DE)을 생산하고, 하부 (bottom) 슬라이서(306)는 오드(odd) 데이터 비트들(DO)을 생산한다. 슬라이서들(306) 앞에 위치한 합산기들(312)은 DFE 궤환 신호들을 수신된 데이터 입력에 합산하는데 사용된다. 제1 DFE 궤환 탭(H1)은 종래의 개별 타입(discrete type)이고, 또한 채널 임펄스 응답의 제1 포스트 커서와 정합되도록 독립적으로 조절될 수 있다. 하프-레이트 구조에서, 이전(previous) 데이터 비트는 DFE 반쪽의 반대 구조(the opposite DEF half)에 의해 결정되고, 따라서 이븐 데이터 경로를 위한 H1 탭(H1E로 표시됨)은 오드 데이터 비트들로부터 궤환되고, 오드 데이터 경로를 위한 H1 탭(H1o로 표시됨)은 이븐 데이터 비트들로부터 궤환된다. 채널 임펄스 응답의 포스트 커서들 중 나머지로 인한 ISI는 IIR 필터(304)의 출력인 VIIR에 의해 보상된다.
ISI를 확실히 제거하기 위해서, IIR 필터(304)의 임펄스 응답은 데이터 입력의 완전한 비트 시퀀스로 컨벌브되는 것이 필요하다. 이를 달성하기 위해서, CLK에 의하여 구동되는 선택기를 갖는 2:1 멀티플렉서(MUX)(310)가 채용되는데, 이는 IIR 필터(304)의 입력을 구동시키는데 적합한 풀-레이트 데이터(DFR)를 형성하는 이븐 및 오드 데이터 비트들(DE 및 DO)을 인터리브(interleave)하기 위함이다.
도 7의 타이밍 다이어그램(timing diagram)에서, CLK의 위상은 클럭 및 데이터 복구(CDR: Clock-and-Data Recovery) 회로 또는 몇몇의 다른 장치에 의해 조절되는데, 이 조절에 의해서 입력 데이터 비트들은 아이의 중심에서(at the center of the eye) 샘플된다. MUX의 선택 기능을 구동시키는 상기 CLK 신호 위상이 선택되면, 도 7에 도시한 바와 같이, DFR은 DE 및 DO 비트들 중 먼저 도달한 비트들 대해서 상대적으로 1(하나) UI 만큼 지연된다. 이 1 UI의 지연 때문에, 상기 IIR 필터 출력(VIIR)에 의해 보상되는 가장 빠른(the earliest) 포스트 커서는 두 번째 것(종래의 멀티-탭 DFE에서 H2 탭과 대응함)이다.
도 6의 실시 예는, IIR 필터(304)를 하프-레이트 DFE 구조에 더하여 칩 면적-효율 및 전력-효율적으로 하는 방안을 보여주는데, 이 회로에서 유일한 오버헤드(overhead)(물론, IIR 필터(304)를 제외하고)는 풀-레이트 데이터를 형성하기 위해 사용되는 2:1 MUX(310)이다. 이렇게 작은 오버헤드도, 2:1 MUX(310) 및 IIR 필터(304) 기능들이 단일 회로 내에 결합되는 경우, 무시할 수 있는 수준으로 감소될 수 있다.
도 8은, 2:1 MUX(410) 및 IIR 필터(404)가 단일의(single) 전류 모드 논리(current mode logic : CML) 스테이지(stage)(400) 내에서 결합된 회로 구현의 한 예를 나타내는 개략도를 도시한다. 회로(400)은 완전 차동(differential) 회로이므로, 이 회로의 차동 출력 크기는 두 개의 테일 전류 원들(two tail current sources)(406 및 408)의 차이, 즉 ID에 비례한다. 공통-모드 전류(ICM) 및 저항 RCM은 IIR 필터(404)로부터 원하는 공통-모드 출력 레벨을 획득할 수 있도록 세트(set)된다. ID가 차동 출력 신호의 크기를 조절(scale)하기 위해 사용될 수 있지만, 저항 RD 및 캐패시턴스 CD (예를 들면, 스위치된 저항들 및 스위치된 캐패시터들) 를 조정함에 의해서도 IIR 필터(404)의 RC 시정수가 조절될 수 있다. 상기 결합된 MUX/IIR 필터 회로(400)에서, 오직 풀-레이트 데이터를 나타내는 유일한 신호는 RC 부하로 전달되는 순 전류(net current)이다.
도 6의 구조 내에서 합산 증폭기들(312) 및 의사 결정 슬라이서들(306)은 종래의 회로 기술들로 구현될 수 있다. 예로써, 도 9에서 상기 소자들이 CML 회로들로서 어떻게 구현될 수 있는 지를 보여준다. 도 9를 참조하면, 신호 합산은 트랜지스터들의 다수 차동 쌍들의 드레인들(또는 양극성 기술로 구현되는 경우는 컬렉터들)을 서로 접속 시킴으로써(“도팅(dotting)”) 전류 도메인 에서 달성될 수 있다. 데이터 입력(Din) 및 IIR 필터의 출력(VIIR)을 수신하는 차동 쌍들(differential pairs)은, 전압을 전류로 더 선형적으로 변환시키기 위해 저항들(452)를 사용하여 저항성으로 변화되게 한다(resistive degenerated). 저항성으로의 변화(resistive degeneration)는, 전류 스위치들(454)로 사용되는 다른 차동 쌍들에서는 채용되지 않는다. 데이터 입력들(
Figure 112015016907788-pct00002
및
Figure 112015016907788-pct00003
)은, 임피던스 터미네이션을 위한 전압 VTERM에 접속된 저항들(RIN)을 갖는다. DFE 궤환 신호 H1에 의해 스위치 된 차동 쌍의 테일 전류는, ISI의 제1 포스터 커서를 보상하는데 필요한 탭 가중 계수를 세트(set)시키기 위해 조절된다. VOS에 의해 스위치된 차동 쌍은, 디바이스 부정합으로 인한 정적 오프셋(static offset)을 보상하기 위해 DC 전류를 제공한다. 합산된 전류들은 부하 저항들 RL1에 의해 전압으로 변환된다. 합산기(456)의 출력 전압들(
Figure 112015016907788-pct00004
및
Figure 112015016907788-pct00005
)은, 본 명세서에서 표준 CML 래치로 구현되는, 의사 결정 슬라이서(458)에 의해 샘플된다.
도 9에서, 종속 접속된 DFE 합산 증폭기(456) 및 의사 결정 슬라이서(458)는 종래의 기술로서, 상당한 전력을 사용하지 않으면, 상기 DFE의 중요 경로(critical path)(460)에서 상당히 지연되는 결함을 갖는다. 신뢰할 수 있는 동작을 달성하기 위하여, 상기 DFE의 궤환 신호들은, 다음 데이터가 결정되기 전에 슬라이서 입력에서 정확히 확립될 것이 요구된다. 도 9에서 점선들로 표시한, DFE의 중요 경로(460)는 H1 궤환 루프이고, 상기 H1 궤환 루프의 지연은 한(1) UI 이하이다. 합산 증폭기(456)의 출력에서 RC 시정수는 궤환 신호들의 정상화 시간(settling time)을 악화시킴(degrading)으로써 이 중요 경로(460)에 상당한 지연을 가할 수 있다. 상기 RC 시정수를 감소시켜서 크리티컬 타이밍 요구 조건들이 만족될 수 있으려면, 부하 저항 RL1은 종종 낮은 값으로 감소되어야 한다. 증폭 이득 및 전압 스윙 요구 조건들을 충족시키기 위해서는, RL1의 감소는 동작 전류들의 증가량에 비례하여 일어나야 하는데, 이렇게 하면 높은 전력 소비를 초래한다. 데이터 슬라이서(458)의 입력 스테이지(stage)는 저항성 부하들 RL2을 포함한다.
도 10에서, 한 실시 예에 따른 결합된 슬라이서 및 합산기 회로(500)를 도시하는 개략도를 나타낸다. 크리티컬 타이밍 요구 조건들을 충족시키는 더 전력-효율적인 방안은, 합산기 출력 전류를 슬라이서(502)로 동작하는 리셋가능한(resettable) 전류-비교기 PMOS 부하로 직접 주입함으로써 상기 RC 지연을 제거하는 것이다. CLK가 하이(high)인 경우(상기 하이의 콤플리먼트는 로우(low)이다), PMOS 리셋 트랜지스터들(506)은 출력 노드들을 양의 파워 서플라이에 접속한다(pull). CLK가 로우로 가면(상기 로우의 콤플리먼트는 하이가 된다), 합산기 출력 전류들은 상기 노드들 상의 기생 캐패시터들을 방전시켜서 낮은 전압이 되게 한다. 합산된 차동 전류들의 부호에 따라, 양 또는 음의 차동 전압 중 하나가 발생하기 시작한다. 상기 공통-모드 출력이 충분히 로우(low)로 하강하면, 슬라이서(502) 내의 교차-접속된 PMOS 트랜지스터들(507)은 턴 온되어, 재생 이득을 제공하며, 그 결과 (차동 전압의 극성에 따라) 이진수 0 또는 1을 래칭(latching)한다. 합산 및 래칭 기능들 사이의 RC 지연을 제거 하면, 상기 DFE 중요 경로의 타이밍 제한 조건들을 충족시키기가 용이하게 되며, 그 결과 저 전력 소비로 원하는 데이터 전송 속도가 달성되는 것을 가능하게 한다. 단일 회로 스테이지(stage) 내로 상기 기능들을 결합시키므로서 또한 칩 면적을 절약시킬 수 있다.
도 10에 도시된 몇몇의 개략적 예시들은 DFE 성능을 향상시킨다. 예를 들면, DIN 입력 신호를 수신하고 CLK에 의해 스위치 되는 패스게이트 샘플-앤-홀드들(passgate sample-and-holds)(508)은, 이밸류에이션 단계(evaluation phase)동안 상기 입력을 선형 트랜스컨덕터 컨스턴트(linear transconductor constant)로 홀드하기(hold) 위해 사용되는데, 상기 이밸류에이션 단계는 스몰 입력 과구동 레벨들(small input overdrive levels)로 상대적으로 길어질 수 있다. 상기 입력 신호의 이러한 홀딩은 수신기의 주파수-의존 손실을 감소시킨다. 도 9의 CML 합산 증폭기 내에서 처럼, 저항성의로의 변화(resistive degeneration)가 DIN 및 VIIR가 전류로 변환되는데 있어서 선형성을 향상시키기 위해 사용된다.
도 11는 다른 실시 예에 따라 도시한 것이며, 이 실시 예에서 IIR 필터(604)를 갖는 DFE의 하프-레이트 구조(600)는 결합된 합산/분산 회로(500)를 채용한다. 결합된 합산/분산 회로(500)는 리셋되는 동안 유효 데이터 출력 비트를 유지하지 않기 때문에, CLK의 모든 위상(both phases of CLK) 동안 DE 및 DO의 유효 값을 유지하기 위해서는, 슬레이브 래치들(slave latches)(602)가 합산기/슬라이서 회로들(500)의 출력들에 배치된다. 대응하는 합산기/슬라이서 회로(500)가 리셋팅 되는 동안 각각의 슬레이브 래치(602)는 불투명(또는 폐쇄된) 상태에 있지만, 대응하는 합산기/슬라이서 회로(500)가 이밸류에이팅(evaluating) 되고 있을 때, 상기 슬레이브 래치는 투명한(또는 열린) 상태로 스위치 된다. 그러므로, 슬레이브 래치들(602)은 작은 전달 지연만을 DE 및 DO 데이터 출력들에 부가하게 된다.
도 10에 도시된 실시 예의 원리들은 IIR 필터들을 갖는 DFE들 뿐만 아니라 멀티-탭 DFE 들에도 적용 가능하다. 즉, 합산기 및 슬라이서를 결합시키는 것은 DFE들 내에서 IIR 필터들을 사용하는 것과는 독립한 유용성을 갖는다. 예를 들면, IIR 필터(VIIR)(604)의 출력을 수신하는 차동 쌍이, DFE 궤환 신호 H2(및 H1을 위해 보여준 것에 유사한)에 의해 제어되는 차동 전류 스위치에 의해서 대체된다면, 종래의 두 개의 탭 DFE(two-tap DFE)에서 사용하기에 적합한 결합된 합산기/슬라이서 회로(500)를 얻을 수 있다. 두 개의 탭 이상을 갖는 DFE를 원하는 경우, 결합된 합산기/슬라이서 회로(500)는 전류 합산기(504)에 더 많은 차동 쌍들을 추가 함으로써 수정될 수 있다. 결합된 합산기/슬라이서 회로(500)의 어플리케이션은 전력 및 칩 면적에서 유용한 감소를 달성하면서 종래의 멀티-탭 DFE들을 구현하기 위해 사용될 수 있다. 왜냐하면 합산 및 래칭 기능들 사이의 RC 지연을 제거하는 것은 모든 DFE의 크리티컬 타이밍 제한 조건들을 만족시키기 용이하게 하기 때문이다.
다수의 표준 래치 설계들은, CML 및 정적 CMOS 타입들을 포함하여, 도 11에 도시된 슬레이브 래치들(602)을 구현하는데 사용될 수 있다. 하지만, 이러한 표준 래치들의 타입들은 상기 어플리케이션에서는 결함을 가질 수 있다. 예를 들어, CML 래치들은 보통 최고속 이용가능 타입으로 생각되지만, 그들의 높은 정적 전력 소비 때문에, IIR 필터를 갖는 DFE를 고려하는 배후의 한가지 동기인, 전력-효율적인 DFE의 설계 목적에 일치하지 않는다. 정적 CMOS 래치들이 더 전력-효율적이다, 그러나 그들의 낮은 속도는 중요 경로에서 지연을 증가시킬 수 있고, 그 결과 DFE 의 최대 동작 주파수는 저하된다(degraded).
도 12는 래칭 구조(700)의 개략도를 도시한다. 래칭 구조(700)은 종속 접속된 두 개의 차동 재생(regenerate) 스테이지들(702 및 704)을 갖고 있으며, 이는 정적 CMOS 래치보다 더 높은 속도 및 감도를 달성한다. 도 12에 도시된 예시적 실시 예에서, 제1 스테이지의 입력 트랜지스터들은 NMOS 디바이스들(706)이고 제2 스테이지의 입력 트랜지스터들은 PMOS 디바이스들(708)이지만, 상기 디바이스 타입들은 기본 작동 원리를 변화시킴이 없이 반대로도 할 수 있다. 래치(700)가 불투명 상태일 때, CLK는 하이로 유지된다(이의 콤플리먼트는 로우로 유지된다). 따라서 PMOS 스위치들(710)은, 제1 스테이지(702)의 출력들을 양의 파워 서플라이로 프리차지(precharge)한다. 제1 스테이지(702)의 출력들이 파워 서플라이에 접속되어 있기 때문에, 제2 스테이지(704)의 PMOS 입력 디바이스들(708)은 셧 오프(shut off) 되고, 따라서 상기 제2 스테이지는 단지 이전에 저장된 비트 레벨들, 즉 그 출력들을 이전의 비트 결정을 유지한다(retain). CLK가 로우로 가면(이의 콤플리먼트는 하이로 감), 제1 스테이지(702)가 턴온 되고, 부하 내의 교차-결합된 PMOS 트랜지스터들(711)로 인하여 입력 신호를 재생하기 시작한다. 동시에, 제1 스테이지의 공통-모드 출력은 하강하고, 이로 인해 제2 스테이지(704)의 입력 트랜지스터들(708)이 턴온 된다. 제1 스테이지(702)의 출력이 충분히 하이 레벨로 재생되면, 스테이지(704)의 논리적 상태는 스위치 된다. 스테이지(704)(클락 신호를 수신하지 않음)가 그의 부하 내에 교차-접속된 NMOS 트랜지스터들(712)을 갖기 때문에, 상기 스테이지의 출력은 추가의 재생으로 증폭된다. 일단 재생(regeneration)이 끝나고 스위칭(switching)이 완료되면, 트랜지스터들을 통한 전도가 중단되므로, 이 래치는 정적 전력이 아닌, 동적 전력만 소비한다. 이러한 이유로, 상기 래치는 CML 래치보다 더 강력한 전력-효율을 갖는다.
한 실시 예에서, 래치(700)는, 합산기/슬라이서(500, 도 11)와 같은 구성 소자로부터 약한 재생 신호(weakly regenerating signal)를 수신할 때 특히 유용하다. 특히 유용한 실시 예에서, 래치(700)의 제1 스테이지(702)는, 약한 재생 입력 신호가 제1 스테이지(702)에 의하여 더욱 증폭되도록 하기 위해서 이전의 구성 소자(예를 들면, 합산기/슬라이서(500))와 동시에 재생한다. 이러한 혜택은 합산기/슬라이서(500)가 결합된 래치(700)를 시뮬레이트(simulate)함으로써 확인될 수 있다.
시뮬레이션을 할 때, 합산기/슬라이서(500)에 대한 입력 신호는 매우 작아서, 그 출력도 약하게 재생된다. 래치(700)로 전송되는 약한 재생 입력 신호는 제1 스테이지(702)의 재생에 의하여 증폭되지만, 상기 입력 신호는 CLK가 하이로 가는(이것의 콤플리먼트는 로우로 감) 시간까지는 레일-투-레일(rail-to-rail) 신호 레벨들로 완전히 재생되지는 않는다. 추가 재생으로, 제2 스테이지(704)의 출력은 더 증폭되어 레일-투-레일 신호 레벨들에 접근한다. 제2 스테이지의 이들 레일 투 레일 출력 신호들은 공급전압의 반 이상인 공통 모드에서(at a common-mode above half the supply voltage) 서로 교차하는데, 이는 상기 신호들을 모든 CML 또는 CMOS 논리 회로들뿐만 아니라 NMOS 차동 전류 스위치(예를 들면, 도 9 및 10에서 H1 탭을 실현하는 것과 같은)도 직접 구동시키기에 적합하게 한다.
도 12에 도시된 이중의 재생 래치는, IIR 필터들을 갖는 DFE들이 아닌 시스템들에도 적용 가능하다. 도 1에서 표시한 것처럼, 종래의 멀티-탭 DFE들은 수 많은 래치들을 포함하며, 이들 래치들의 지연들은 DFE 내의 모든 크리티컬 타이밍 경로의 일부분을 차지한다. 다른 전력-효율 래치들(예를 들면, 정적 CMOS 래치들)에 비하여 우수한 속도 및 감도 때문에, 이중의 재생 래치(700)은 종래의 DFE 구조들 또는 다른 회로들에 결합될 수 있고, 그렇게 하여 전력 소비의 증가 없이 동작 주파수를 증가시킬 수 있다. 또한, 재생성 래치(700)은 많은 디지털 및 혼합-신호 시스템들의 기본 빌딩 블록(basic building block)이 될 수 있다. 래치의 속도 및 감도는 종종 전체 시스템 성능에 큰 영향을 미치기 때문에, 이들 시스템들의 대다수는 이중의 재생 래치(700)의 우수한 기능적 특성들로부터 이득을 얻을 수 있다.
IIR 필터를 갖는 상기 하프-레이트 DFE의 기능을 증명하고 그 성능을 평가하기 위하여, 테스트 칩이 설계되어 65nm 벌크 CMOS 기술로 제조되었다. 도 10의 결합된 합산기/슬라이서(500)가 채용되었을 경우, 상기 설계를 위해 선택된 특정 DFE 구조가 도 11에 도시된 구조이다. 2:1 MUX 및 IIR 필터는 도 8에 도시된 바와 같이 단일 스테이지(400)내에서 결합되었으며, 슬레이브 래치들은 도 12의 이중의 재생 래치들(700)로 구현되었다. IIR 필터를 갖는 DFE의 등화 능력들은, 실리콘 캐리어 링크들에서 예상되는 특성들과 유사한, 완만한 주파수 롤오프(rolloff) 특성들을 갖는, 고급 인쇄 회로 기판(PCB: Printed Circuit Board)상에서 30’’, 40’’, 및 50’’ 트레이스들(traces)로 데이터를 전송하여서 테스트되었다. 이들 채널들에 관한 주파수 응답(S21 데이터)은 도 13에 도시된 바와 같다. 상기 도면의 아래 절반 부분의 배쓰튜브 곡선들은, DFE가 초당 10기가비트에서 PRBS7 데이터를 등화시킬 때 클락 샘플링 포지션(clock sampling position)의 함수로써, 측정된 BER을 표시한다. 50’’ 트레이스에 대해서, IIR 필터를 갖는 DFE는, BER = 10-9에서 45% 수평의 아이 오프닝(eye opening)을 생성하는데, 아이의 중심에서 에러 없이 동작하며 오직 6.8mW의 전력만 소비한다. 비교를 위하여, 종래의 투-탭 DFE를 IIR 필터를 갖는 DFE와 동일한 기본 구성 소자들 및 전력 소비 레벨을 사용하여 구현하였다.
테이블 1은 초당 10 기가비트의 데이터 전송 속도에서 PRBS7 및 PRBS31 데이터 패턴들 모두에 대하여, IIR 필터를 갖는 DFE의 측정된 수평의 아이 오프닝과 종래의 투-탭 DFE의 아이 오프닝을 비교한다. 테스트된 모든 채널들에서, 상기 IIR 필터를 갖는 DFE는 투-탭 DFE의 성능보다 뛰어났고, 본 발명의 효과를 드러내었다.
Figure 112011069498406-pct00006
[테이블 1]
기재된 실시 예들의 다른 수정 예들 및 변형 예들, 예를 들면 하프-레이트 구조 대신에 쿼터-레이트를 사용하는 것과 같은 예는 이 기술분야에서 통상의 지식을 가진 자들에게 이해될 수 있을 것이다. 이러한 수정 예들 및 변형 예들은 본 발명의 취지 및 범위로부터 벗어나지 않는다.
감소된 칩면적 및 감소된 전력 소비를 갖는 DFE에 대한 회로들 및 방법들의 바람직한 실시 예들(설명을 위해 도시되었지만 이에 한정되지 않음)이 설명되었으므로, 수정 예들 및 변형 예들이 위의 설명들을 참고하여 이 기술분야의 통상의 지식을 가진 자에 의해 만들어 질 수 있을 것이다. 그러므로, 개시된 특정 실시 예들에서 변경들이 가능하며, 그러한 변경들은 첨부된 청구항들에 기재된 본 발명의 범위 및 정신의 범위 내에 있음을 이해해야 한다. 따라서 본 발명의 내용들에 관해서는 특허법이 요구하는 대로 상세하게 구체적으로 기재하였고, 특허증에 의해서 보호되기를 바라는 청구내용은 첨부된 청구항들에 기재되어 있다.

Claims (15)

1/n 레이트(rate) 결정 궤환 등화기(decision feedback equalizer : DFE)에 있어서, n은 양의 정수이고, 상기 DFE는:
복수의 브랜치들; 및
궤환 회로;를 포함하고,
각각의 브랜치는,
궤환 신호를 수신된 입력에 더하도록 구성된 합산기 회로(summer circuit);
상기 합산기 회로의 출력을 수신하도록 구성된 래치 회로(latch circuit);를 포함하고, 각각의 브랜치의 상기 래치 회로는 클럭 신호의 상이한 위상들에서 구동되어 상이한 부분 비트 시퀀스들(different partial bit sequences)을 제공하고,
상기 궤환 회로는:
각각의 브랜치의 상기 래치 회로로부터의 상기 상이한 부분 비트 시퀀스들을 입력으로 수신하도록 구성된 멀티플렉서(multiplexer) - 상기 멀티플렉서는 클럭된 선택 입력(clocked select input)을 갖고, 풀-레이트 비트 시퀀스(full-rate bit sequence)를 어셈블하기(assemble) 위해 각각의 브랜치의 상기 래치 회로로부터의 상기 상이한 부분 비트 시퀀스들을 멀티플렉스(multiplex)하도록 구성됨 - ; 및
상기 멀티플렉서의 출력을 이용하여 수신된 입력에 대한 부호간 간섭(ISI)을 제거하도록 구성된 필터;를 포함하고, 상기 필터의 출력은 각각의 브랜치의 상기 합산기 회로에 제공되는,
DFE.
제1항에 있어서,
상기 래치 회로에 결합되는 적어도 하나의 추가 래치 회로;를 더 포함하고, 각각의 추가 래치 회로는 상기 합산기 회로에 궤환 탭을 제공하기 위한 궤환 루프(feedback loop)를 가져서 상기 궤환 탭을 상기 수신된 입력에 더하는
DFE.
제1항 또는 제2항에 있어서,
상기 래치 회로는 단일 스테이지(a single stage) 내에서 상기 합산기 회로와 결합되는 슬라이서(slicer);를 더 포함하는
DFE.
삭제
삭제
삭제
결정 궤환 등화 방법에 있어서, 상기 방법은:
복수의 브랜치들을 갖는 1/n 레이트 결정 궤환 등화 회로를 제공하는 단계 - 상기 n은 양의 정수임 -;
합산기 회로를 사용하여 하나 또는 그 이상의 브랜치들로부터의 궤환 신호를 수신된 입력에 합산하는 단계;
상기 합산기 회로의 출력을 래치 회로로 수신하는 단계 - 각각의 브랜치의 상기 래치 회로는 클럭 신호의 상이한 위상들에서 구동되어 상이한 부분 비트 시퀀스들(different partial bit sequences)을 제공함 -;
각각의 브랜치의 상기 래치 회로로부터의 상기 상이한 부분 비트 시퀀스들을 입력으로 수신하는 멀티플렉서로 상기 래치 회로의 출력들을 궤환하는 단계 - 상기 멀티플렉서는 풀-레이트 비트 시퀀스(full-rate bit sequence)를 어셈블하기(assemble) 위해 각각의 브랜치의 상기 래치 회로로부터의 상기 상이한 부분 비트 시퀀스들을 멀티플렉스(multiplex) 하도록 구성됨- ; 및
주파수 도메인 전달 함수를 갖는 연속 시간 무한 임펄스 응답(IIR) 필터를 사용하여, 상기 수신된 입력에 대한 부호간 간섭(ISI)을 제거하는 단계;를 포함하고, 상기 필터는 상기 멀티플렉서의 출력을 입력으로 수신하고, 상기 필터의 출력은 각각의 브랜치의 상기 합산기 회로에 제공되는,
방법.
제7항에 있어서,
궤환 탭을 상기 합산기 회로에 제공하여 적어도 하나의 추가 래치 회로로부터의 상기 궤환 탭을 상기 수신된 입력에 더하는 단계;를 더 포함하는,
방법.
제7항 또는 제 8항에 있어서,
상기 래치 회로 및 상기 합산기 회로는 단일 스테이지 내에서 결합되고, 상기 방법은 이중의 재생 래치를 사용하여 상기 단일 스테이지의 출력을 재생시키는 단계를 더 포함하는,
방법.
결합된 슬라이서 및 합산기 회로에 있어서, 상기 회로는:
합산될 다수의 차동 전류들에 접속되는 차동 출력 선로들; 및
상기 차동 선로들에 직접 결합된 리셋 가능한 전류-비교기 부하를 포함하되, 상기 전류-비교기 부하는 상기 차동 출력 선로들로부터 상기 합산된 차동 전류들을 직접 수신하여, 상기 합산된 차동 전류들의 부호에 따라, 양 또는 음의 차동 전압이 상기 차동 출력 선로들 사이에 발생하여 이진수 0 또는 1을 래치하도록 구성된,
결합된 슬라이서 및 합산기 회로.
제 10항에 있어서,
상기 차동 전류들은 선형 트랜스컨덕터(linear transconductor)에 의해 생성된 입력 신호와 결정 궤환 등화기(DFE)의 궤환으로 제공된 탭 신호 및 필터 신호 중 적어도 하나를 포함하는,
결합된 슬라이서 및 합산기 회로.
제 11항에 있어서,
이밸류에이션 단계(evaluation phase)동안 상기 입력 신호를 선형 트랜스컨덕터 컨스턴트(linear transconductor constant)로 홀드하기 위해 CLK 의해 스위치된 입력 신호를 수신하는 선형 트랜스컨덕터에 접속된 패스게이트 샘플-앤-홀(passgate sample-and-hold) 회로를 더 포함하는,
결합된 슬라이서 및 합산기 회로.
이중의 재생 래치에 있어서, 상기 래치는:
향상된 속도 및 감도를 달성하도록 두 개의 종속 접속된(two cascaded) 차동 재생 래치 스테이지들(702,704)을 포함하되, 상기 스테이지들은 :
제1 타입의 제1 입력 트랜지스터들(706), 제2 타입의 교차-결합된 부하 트랜지스터들(711) 및 제2 타입의 리셋 트랜지스터들을 갖는 제1 스테이지(702), 및
제2 타입의 제2 입력 트랜지스터들(708) 및 제1 타입의 교차-결합된 부하 트랜지스터들(712)을 갖는 제2 스테이지(704)를 포함하되, 제1 스테이지가 불투명 상태(opaque state), 즉 리셋 트랜지스터들이 제1 스테이지의 출력들을 파워 서플라이 전압으로 프리차지(precharge)할 때, 상기 제2 스테이지의 제2 입력 트랜지스터들은 출력들을 이전의 저장된 비트를 나타내는 레벨들에 유지하기(retain) 위해 셧 오프(shut off)되고, 제1 스테이지가 활성화 될 때, 제1 스테이지의 제2 타입의 교차-결합된 부하 트랜지스터들은 입력 신호 재생을 시작하며 동시에, 제1 스테이지의 공통 모드 출력은 하강하여 제2 스테이지의 제2 입력 트랜지스터들을 턴온 하고, 그리고 제2 스테이지는 제1 타입의 교차-결합된 부하 트랜지스터들을 포함하여 제1 스테이지의 출력이 추가 재생 이득을 제공하는 임계 신호 레벨에 도달한 후에 스위치 되는,
이중의 재생 래치.
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