JP4176684B2

JP4176684B2 - 判定帰還型等化器

Info

Publication number: JP4176684B2
Application number: JP2004212576A
Authority: JP
Inventors: 誠中村; 秀之野坂; 謙一滝口
Original assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Current assignee: NTT Electronics Corp; Nippon Telegraph and Telephone Corp
Priority date: 2004-07-21
Filing date: 2004-07-21
Publication date: 2008-11-05
Anticipated expiration: 2024-07-21
Also published as: JP2006033663A

Description

本発明は、ディジタル信号伝送方式の受信回路において、波形等化を行う非線形フィルタに関するものである。特に本発明は、光ファイバの偏波分散、波長分散等により生じる符号間干渉を補償する非線形フィルタに関するもので、具体的には、光伝送システムにおいて光受信部の構成回路である等化回路に関する。

光伝送方式では、伝送媒体である光ファイバーの偏波分散（ＰＭＤ；Ｐｏｌａｒｉｚａｔｉｏｎ−ＭｏｄｅＤｉｓｐｅｒｓｉｏｎ）による群遅延時間により、信号伝達後の受信信号には符号間干渉や波形歪が生じる。特に、伝送速度が高速な場合や、分散値の大きなマルチモードファイバ（ＭＭＦ：Ｍｕ１ｔｉ−ＭｏｄｅＦｉｂｅｒ）を用いる場合において、この偏波分散の影響が大きい。この符号間干渉や波形歪を取り除くために、非線形フィルタである判定帰還型等化器（ＤＦＥ：ＤｅｃｉｓｉｏｎＦｅｅｄｂａｃｋＥｑｕａ１ｉｚｅｒ）が従来用いられてきた。

従来の非線形フィルタの構成を図９に示す。図中、１は減算回路、２は重み付け回路、３は遅延回路（Ｄｅｌａｙ）、４は識別器（ＤＥＣ）である。図１０に、図９に示した従来の非線形フィルタ回路（ＤＦＥ）の基本的動作のタイミング図を示す。送信信号である原信号（ＳｏｕｒｃｅＳｉｇｎａ１）に対し、光ファイバを透過することによりＰＭＤ（偏波分散）が生じる。図１１に伝送系においてＰＭＤにより波形歪みが生じる過程を示す。

すなわち、送信側の原信号Ｓ_Ｓは伝送路である光ファイバ１３に固有の偏波分散により受信側では原信号Ｓ_Ｓに対応した受信信号Ｓ_０と、この受信信号Ｓ_０に対して偏波モードによる群遅延の影響を受けて遅延した信号Ｓ_ｄとに分離して受信される。このＰＭＤによる遅延信号を伴った信号を、光電変換装置（Ｏ／Ｅ）１４により電気信号に変換すると、原信号成分Ｓ_ＯＥとそれに対して時間のずれた信号成分Ｓ_ＤＥとが合成された波形となる。この偏波分散の影響を受けた波形は図１０の“入力データ（Ｓｉｇｎａ１ｗｉｔｈＰＭＤ）”に示すような符号間干渉を受けた波形になる。

この干渉波形（図１０中の斜線部）を取り除くために、等化器が用いられる。従来の判定帰還型等化器では、図９に示すように、入力データを識別器４により一旦“１”、“０”の判別を行い、その判別した信号（図１０における「ＤＥＣ出力」）を遅延回路３により遅延させて通常伝送速度の１周期分Ｔとなるように遅延させる。この遅延信号に重み係数Ｃ（ｔａｐｗｅｉｇｈｔ）を乗算することにより重み付けを行い、この重み付けが行われた信号を入力の減算器１にフィードバックして、入力データ（ＳｉｇｎａｌｗｉｔｈＰＭＤ）から減算することによりＰＭＤ（偏波分散）による干渉波形を除去する。

しかしながら、上記従来回路において伝送速度が高速になると、フィルタ回路を構成する回路の内部遅延時間の影響により正常に動作できなくなるという問題がある。すなわち、フィルタを構成する各回路には実際には遅延時間があり、この構成回路自身の遅延時間が遅延回路３の遅延時間に加算される。遅延回路３の遅延時間をＴ_ｄ、識別器４におけるクロック判定による遅延時間をｔ_ＣＬＫとし、さらに等化器の構成回路それぞれの回路遅延時間をΔｔ_ＤＥＣ（識別器４の回路遅延時間）、Δｔ_ＭＩＸ（重み付け回路２の回路遅延時間）、Δｔ_ＳＵＢ（減算器１の回路遅延時間）とすると、入力データに対する帰還データの全遅延時間Ｔ_{Delay_All}は、
Ｔ_{Delay_All}＝ｔ_CLK＋Ｔ_d＋Δｔ_DEC＋Δｔ_MIX＋Δｔ_SUB （数１）
となる。ここで、判定帰還型等化器のクロック判定および遅延回路における遅延時間を除く等化器構成回路における遅延時間ｔ_excessは、
ｔ_excess＝Δｔ_DEC＋Δｔ_MIX＋Δｔ_SUB （数２）
である。構成回路の遅延時間ｔ_excessが遅延回路３の遅延時間Ｔ_ｄに比べて無視できない程の大きな場合、この遅延時間ｔ_excessを考慮する必要がある。

特に、遅延回路３の遅延時間Ｔ_ｄを０としても、構成回路の遅延時間ｔ_excessが全遅延時間として設定した時間“Ｔ”を超えてしまう場合、例えＴ_CLKが十分に小さいとしても問題となる。すなわち、
Ｔ_{Delay_All}＝ｔ_excess＞Ｔ（数３）
の場合である。通常の判定帰還型等化器の場合、この遅延時間の設定時間“Ｔ”はデータ速度の１周期である。この場合の最高動作速度“Operation_Speed_ＭＡＸ”は、
Operation_Speed_MAX＝１／Ｔ_{Delay_All} （数４）
で与えられる式で制限される。

図１２に、上記（数３）式の条件の場合（ｔ_excess＞Ｔ）のタイミング図の例を示す。本来は図１０の「減算器出力」に示すように、入力データに重畳されているＰＭＤ（図中斜線部）が減算器１出力で相殺される筈が、ｔ_excess＞Ｔでは減算のタイミングがずれるため図１２の減算器出力に示すように逆に波形を崩してしまう（図中塗りつぶし部）。

すなわち、高速伝送に適用するためには構成回路自身の遅延時間ｔ_excessにより動作速度の上限が決められてしまうという問題があり、さらに高速動作させるためにはこの回路遅延時間が小さな素子すなわち高価な高速デバイスを用いる必要があった。
特開平０６−２５２７０２号公報、（図１） "ＰＭＤ mitigation at 10 Gbit/s using linear and nonlinear integrated electronic equaliser circuits"、H. Buchali, W. Baumert, R. Ballentin, and T. Wehren, IEE Electronics Letters, 20th Jan., 2000, Vol.36, pp.163-164, Fig.1.

上記のように、従来の判定帰還型等化器では、伝送速度を高速化した場合、等化器の重要なパラメータである遅延時間が構成回路自身の遅延時間ｔ_excessにより必要とする遅延時間よりも大きくなってしまうと言う問題があった。また、構成回路の遅延時間ｔ_excessにより、帰還ループの遅延時間に下限ができ動作速度が制限され高速化が困難という問題を有する。
本発明の目的は以上の問題を解決し、高速で動作可能な判定帰還型等化器を提供することにある。

前記目的を達成するために、本発明の請求項１においては、入力信号の符号判定を行う識別回路と、該識別回路による識別信号を遅延させる遅延回路と、該遅延信号の振幅値の重み付けを行う重み付け回路と、第一の入力端子に入力された信号から、第二の入力端子に入力された信号を減算する減算回路とから成る判定帰還型等化器において、入力信号端子は前記減算回路の第一の入力端子に接続され、前記減算回路の出力端子は前記識別回路のデータ入力端子に接続され、前記識別回路の出力端子は前記遅延回路の入力端子に接続され、前記遅延回路の出力端子は前記重み付け回路を介して前記減算回路の第二の入力端子に接続されており、前記減算回路は、前記入力信号を入力とする第一の差動回路と、前記遅延回路出力の遅延信号を入力とする第二の差動回路と、前記第一および前記第二の差動回路の出力にそれぞれ接続された第一および第二の負荷抵抗とから構成され、前記第一の差動回路の正転出力端子と前記第二の差動回路の反転出力端子を前記第一の負荷抵抗に接続し、前記第一の差動回路の反転出力端子と前記第二の差動回路の正転出力端子を前記第二の負荷抵抗に接続した電流モードの減算回路で構成し、さらに、前記重み付け回路は、前記第二の差動回路とその出力電流を外部より与える重み付け値により制御する電流制御手段とによって構成することにより、前記減算回路と前記重み付け回路とを一体化した判定帰還型等化器を規定している。

請求項２においては、請求項１に示す判定帰還型等化器において、前記遅延回路の遅延時間を零とした、もしくは前記遅延回路を削除した構成の判定帰還型等化器について規定している。

請求項３においては、請求項１に示す判定帰還型等化器において、前記第二の差動回路の出力電流を前記重み付け値により制御する電流制御手段として、前記第二の差動回路の電流源となる第三の差動回路を設け、該第三の差動回路の差動対トランジスタの第一のトランジスタのコレクタを前記第二の差動回路を構成する差動対トランジスタのエミッタ結合部に接続し、該差動対トランジスタの第二のトランジスタのコレクタを固定電位に接続したことにより、前記第二の差動回路のコレクタ電流を前記第三の差動回路で制御する構成としたことによって前記減算回路と前記電流制御手段とを一体化した判定帰還型等化器について規定している。

請求項４においては、請求項１乃至請求項３の何れかに記載の判定帰還型等化器において、前記識別回路をマスター・フリップフロップとスレーブ・フリップフロップの従属接続からなる構成とし、該スレーブ・フリップフロップ出力を当該判定帰還型等化器の出力とし、前記マスター・フリップフロップの出力端子を前記遅延回路の入力端子もしくは前記重み付け回路の入力端子に接続した構成について規定している。

非線形フィルタを用いた本発明により、光ディジタル伝送システムの受信回路において伝送速度が高速な場合でも符号間干渉を補償することが可能となる。これにより高速光ディジタル伝送を行う受信器において、受信感度劣化を改善できるので伝送距離を長くすることができ、高価な中継器がいらなくなるためシステムの低コスト化が可能となる。特に、本発明は偏波分散の影響の大きな高速光ファイバー伝送システムにおいて有効である。

（第１の実施の形態）
図１に本発明に係わる第１の実施の形態による判定帰還型等化器の構成図を、また図２に減算回路１、重み付け回路２の具体的な回路例を示す。図１において、１は減算回路（ＳＵＢ）、２は重み付け回路（ＭＩＸ）、３は遅延回路（Ｔｄ）、４は識別器（ＤＥＣ）であり、図２において、５は第１の差動回路、６は第２の差動回路、７は第１の負荷抵抗、８は第２の負荷抵抗、９は電流制御手段である。

本発明においては従来別々に構成されていた重み付け回路２と減算回路１とを一体化することにより、回路の遅延時間を減らすことができる。特に、これら両回路の遅延時間のうち重み付け回路２での遅延時間を減らすことができる。これにより、判定帰還型等化器の帰還ループの遅延時間を低減出来るため動作速度を高速にすることを可能としている。

図２は減算回路１と重み付け回路２とを一体化して構成する場合の回路を示すもので、第２の差動回路６は遅延回路３で遅延された信号（ＤｅｌａｙｅｄＤａｔａ）に外部の別回路で設定された重み（ＴａｐＷｅｉｇｈｔ）で電流制御手段９を制御して得た重み係数Ｃを乗算し、この乗算結果と第１の差動回路５の出力とを逆相で加算することにより減算出力としている。

図３に、図１に示す回路の動作例を示した。光の送信側の原信号としてＮＲＺの方形波信号を入力する場合を想定すると、光ファイバーの偏波分散等により符号間干渉が生じ等化器の「入力データ」では、斜線部のような偏波分散による干渉信号が起こる。この斜線部を取り除くために、「入力データ」を一旦識別器４で符合の“１”、“０”を判定し「識別器出力」を得る。

この「識別器出力」は「入力データ」よりも（ｔ_ＣＬＫ＋Δｔ_ＤＥＣ）だけタイミングが遅延したものであり、これは目標とする遅延時間Ｔよりも小さいため、遅延回路３により図３斜線部のＰＭＤによる符号間干渉成分のタイミングに合わせるように遅延（Ｔ_Delay）し、さらに重み付け回路２によりこの遅延データを外部から与える“ＴａｐＷｅｉｇｈｔ”に対応した振幅ｈの信号にする。この遅延され振幅が重み付けされた“減算回路入力（−）”信号を、減算回路１において「入力データ」から減算処理することにより、ＰＭＤを取り除くことができる。尚、従来回路では、図３最下段に示すように、ｔ_Delay’が大きくなり回路自体の遅延により最適なタイミングに合わせることができなかった。

（第２の実施の形態）
図４に、本発明における第２の実施の形態の構成図を示す。図４において、１は減算器、２は乗算器、４は識別器である。この回路構成の特徴は遅延回路を設けないことであり、遅延回路を削除することにより遅延回路分の遅延時間を短縮することができる（Ｔ_ｄ＝０）。ただし、この構成では遅延回路がなくなるため遅延時間を調整をすることができなくなるが高速化に寄与する。遅延時間に付いては、調整は不可能なものの、例えば減算回路１、重み付け用の乗算器２および識別器４において事前に遅れ時間を設定しておくことは可能である。

（第３の実施の形態）
図５に、本発明における第３の実施の形態を示す。この回路は図１に示した前記第１の実施の形態における構成を実現する回路例である。図５において、５は第１の差動回路、６は第２の差動回路、７は第１の負荷抵抗、８は第２の負荷抵抗、９は電流制御手段、１０は固定電位である。また、ＶＣＣは高電位側電源線を、ＶＥＥは低電位側電源線を示している。図５に示した回路図は、図１に示した構成の具体的回路図で示したもので、各構成回路および部品に付された番号は図２の回路の番号に対応している。

固定電位Ｖ_ｒｅｆは電流制御手段９の差動対トランジスタのうち、第２の差動回路６に接続しないトランジスタのコレクタ電位を与えるものである。また、電流制御手段９を構成する差動回路の電流源は、電流値を任意に設定可能である。図５において、各端子の名称に付加されているＰおよびＮはそれぞれＰは正相を、Ｎは逆相を示している。また、入力端子ＳＵＢ１Ｐ／ＳＵＢ１Ｎは図１における入力（Ｄａｔａ）を、ＳＵＢ２Ｐ／ＳＵＢ２Ｎは重み付け回路２の遅延回路３からの遅延された信号入力端子であり、ＭＩＸＰ／ＭＩＸＮは重み係数Ｃ（Ｔａｐｗｅｉｇｈｔ）の入力端子に対応している。すなわち、電流加算型の減算器の一方の電流源を電流調整可能な差動回路による電流制御手段を加えた回路構成となっている。また、ＯＵＴＰ／ＯＵＴＮはそれぞれ正相出力端子および逆相出力端子である。
この簡略化した構成により、重み付け回路自身の余分な遅延時間分を減らすことができるため、判定帰還型等化回路の高速化が可能となる。

（第４の実施の形態）
図６は、前記第３の実施の形態として、先に示した図５の回路で電流制御手段９として設けた差動回路の一方のコレクタ出力に接続された固定電位供給端子Ｖ_ｒｅｆを高電位側電源線（ＶＣＣ）に接続したものである。これにより、固定電位を別途設ける必要がなくなるので、回路の簡略化が可能となる。

（第５の実施の形態）
図７に、本発明による第５の実施の形態を示す。図７において、１は減算器、２は乗算器、３は遅延回路、４は識別器、１１はマスターフリップフロップ（Ｍ−ＦＦ）、１２はスレーブフリップフロップ（Ｓ−ＦＦ）である。識別回路４は、高速動作でも安定動作が得られるマスタースレーブ型Ｄ−ＦＦ構成が用いられるが、回路遅延が大きくなってしまう。本発明では、識別回路４の信号出力はＳ−ＦＦ回路１２の出力とし、一方減算回路１への帰還信号をＭ−ＦＦ回路１１の出力から取り出すことによりＳ−ＦＦ回路の遅延時間を減らすことができる。これにより、帰還ループの遅延時間の下限を減らすことができるため、高速な判定帰還型等化器が構成できる。

以上述べたとおり、本発明の非線形フィルタ回路を用いた判定帰還型等化器によれば、構成回路による遅延時間があってもこの時間を差し引いて動作可能な高速判定帰還型等化器を容易に実現できる。図８は上述の各実施の形態における遅延時間低減の効果を示すものである。
図８において、「従来回路」の遅延時間配分は（数１）式で示したＴ_{Delay_All}に対応しており、クロックの識別回路、遅延回路、減算回路その他全構成回路の遅延時間が含まれている。「第１の実施の形態」は第３の実施の形態および第４の実施の形態に対しても成立するもので、減算回路１と重み付け回路２とを一体化することにより重み付け回路２の回路遅延時間Δｔ_MIX＝０としている。

また、「第２の実施の形態」においては、図１における遅延回路３を削除することによりＴ_ｄ＝０としている。
更に「第５の実施の形態」においては、識別回路４をマスターフリップフロップ１１とスレーブフリップフロップ１２とで構成しており、ＰＭＤによる波形歪み補整用のフィードバック信号はマスターフリップフロップ１１の出力から取り出している。このため補償すべき遅延時間もマスターフリップフロップ１１の遅延時間（Δｔ_M-FF）のみで良く、さらには、この遅延回路３を削除してＴ_ｄ＝０とすることも出来る。この場合、全遅延時間Ｔ_{Delay_All}は、
Ｔ_{Delay_All}＝ｔ_CLK＋Δｔ_M-FF＋Δｔ_SUB （数５）
となり、最小の遅延時間が得られる。

第１の実施の形態による判定帰還型等化器の構成図。図１の減算回路と重み付け回路とを一体化した場合の回路構成図。図１の構成における動作タイミング図。第２の実施の形態による判定帰還型等化器の構成図。図２の回路構成の具体的な回路の１例である第３の実施の形態を示す回路図。図２の回路構成の具体的な回路の他の１例である第４の実施の形態を示す回路図。第５の実施の形態による判定帰還型等化器の構成図。本発明の各実施の形態における遅延時間低減の効果を示す比較図。従来の判定帰還型等化器の構成図。従来の判定帰還型等化器における動作タイミング図。伝送系で生じた偏波遅延により波形歪みを生じる過程を説明する模式図。回路遅延時間を考慮した従来の判定帰還型等化器のタイミング図。

符号の説明

１：減算回路
２：重み付け回路
３：遅延回路
４：識別器
５：第１の作動回路
６：第２の作動回路
７：第１の負荷抵抗
８：第２の負荷抵抗
９：電流制御手段
１０：固定電位
１１：マスター・フリップフロップ
１２：スレーブ・フリップフロップ
１３：光ファイバ
１４：光電変換装置

Claims

入力信号の符号判定を行う識別回路と、
該識別回路による識別信号を遅延させる遅延回路と、
該遅延信号の振幅値の重み付けを行う重み付け回路と、
第一の入力端子に入力された信号から、第二の入力端子に入力された信号を減算する減算回路とから成り、前記入力信号を前記減算回路の第１の入力端子に入力し、前記識別回路の出力を出力信号とする判定帰還型等化器において、
入力信号端子は前記減算回路の第一の入力端子に接続され、
前記減算回路の出力端子は前記識別回路のデータ入力端子に接続され、
前記識別回路の出力端子は前記遅延回路の入力端子に接続され、
前記遅延回路の出力端子は前記重み付け回路を介して前記減算回路の第二の入力端子に接続されており、
前記減算回路は、前記入力信号を入力とする第一の差動回路と、前記遅延回路出力の遅延信号を入力とする第二の差動回路と、前記第一および前記第二の差動回路の出力にそれぞれ接続された第一および第二の負荷抵抗とから構成され、
前記第一の差動回路の正転出力端子と前記第二の差動回路の反転出力端子とを前記第一の負荷抵抗に接続し、前記第一の差動回路の反転出力端子と前記第二の差動回路の正転出力端子とを前記第二の負荷抵抗に接続した電流モードの減算回路で構成し、
さらに、前記重み付け回路は、前記第二の差動回路とその出力電流を外部より与える重み付け値により制御する電流制御手段とによって構成することにより、前記減算回路と前記重み付け回路とを一体化したことを特徴とする判定帰還型等化器。
請求項１に示す判定帰還型等化器において、
前記遅延回路の遅延時間を零とした、もしくは前記遅延回路を削除した構成としたことを特徴とする判定帰還型等化器。
請求項１に示す判定帰還型等化器において、
前記第二の差動回路の出力電流を前記重み付け値により制御する電流制御手段として、前記第二の差動回路の電流源となる第三の差動回路を設け、
該第三の差動回路の差動対トランジスタの第一のトランジスタのコレクタを前記第二の差動回路を構成する差動対トランジスタのエミッタ結合部に接続し、該差動対トランジスタの第二のトランジスタのコレクタを固定電位に接続したことにより、前記第二の差動回路のコレクタ電流を前記第三の差動回路で制御する構成としたことによって前記減算回路と前記電流制御手段とを一体化したことを特徴とする判定帰還型等化器。
請求項１乃至請求項３の何れかに記載の判定帰還型等化器において、
前記識別回路をマスター・フリップフロップとスレーブ・フリップフロップの従属接続からなる構成とし、該スレーブ・フリップフロップ出力を当該判定帰還型等化器の出力とし、前記マスター・フリップフロップの出力端子を前記遅延回路の入力端子もしくは前記重み付け回路の入力端子に接続したことを特徴とする判定帰還型等化器。