JP2023037853A - エンファシス付加回路、エンファシス付加方法、それを用いた信号発生装置及び信号発生方法 - Google Patents

Abstract

【課題】ビットレートの高速化とエンファシス付加を両立できるエンファシス付加回路、エンファシス付加方法、それを用いた信号発生装置及び信号発生方法を提供する。
【解決手段】入力パターンに応じたアナログ信号を出力するＮビットＤＡＣに入力パターンを出力するエンファシス付加回路であって、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成し、生成したＮビットのパターンをＮビットＤＡＣの入力パターンとして出力する複数のＦＩＲフィルタ部５０を備える。
【選択図】図２

Description

本発明は、エンファシス付加回路、エンファシス付加方法、それを用いた信号発生装置及び信号発生方法に関する。

近年、モバイル通信５Ｇ（5th Generation Mobile Communication System）やＩｏＴ（Internet of Things）機器の普及により、ＩＰ（Internet Protocol）データトラフィックの増大が続いている。大容量データ通信を支えるデータセンタの中では、４００ＧｂＥ（Gigabit Ethernet）通信方式の導入が進みつつあり、将来の更なる大容量伝送に対応するため８００ＧｂＥ／１．６ＴｂＥ（Terabit Ethernet）への進展が検討されている。２０１７年に標準化された２００ＧｂＥ／４００ＧｂＥでは、伝送容量増加のために、伝送フォーマットとしてＰＡＭ４（Pulse Amplitude Modulation 4）が採用されている。２値で伝送する従来のＮＲＺ（Non Return to Zero）と比較して、４値で伝送するＰＡＭ４は伝送速度を２倍にすることができる反面、ＳＮ比（Signal to Noise Ratio）が約１０ｄＢ悪化する。この伝送を実現するために、イコライジング技術が重要となってきており、送信側のエンファシスタップ数はビットレートの高速化と共に増加の傾向を示している。

ＮＲＺ信号やＰＡＭ４信号を発生する信号発生装置（Pulse Pattern Generator：ＰＰＧ）においては、これらの信号のパターンにエンファシスを付加するエンファシス付加回路は、通常ＦＩＲ（Finite Impulse Response）フィルタの構造となっており、被測定物に最も近い側のＩＣ（Integrated Circuit）で構成される（例えば、特許文献１参照）。

図６は、エンファシス付加に用いられるＦＩＲフィルタ６０の概略構成を示す回路図である。ＦＩＲフィルタ６０は、入力されたパターンを１ＵＩ（Unit Interval）ずつ遅延させ、タップ値との積和演算を行ったものを出力する回路である。例えば、ＦＩＲフィルタ６０は、入力されるパターンを順次１ＵＩずつ遅延させて出力する４段の遅延回路６１ａ～６１ｄと、タップ数５のタップ値Ｃ（－４），Ｃ（－３），Ｃ（－２），Ｃ（－１），Ｃ（０）に、入力されたパターンのｎ番目からｎ＋４番目までのデータａ_ｎ～ａ_ｎ＋４をそれぞれ乗算する５個の乗算器６２ａ～６２ｅと、５個の乗算器６２ａ～６２ｅの出力値を加算し、エンファシスが付加されたパターンとして出力する４個の加算器６３ａ～６３ｄと、を有している。なお、各演算器の個数はあくまで一例である。

ＦＩＲフィルタ６０において、遅延回路６１ａ～６１ｄは、例えば、Ｄフリップフロップで構成され、それぞれ、入力クロックの立ち上がり又は立ち下がりのタイミングで、入力された値と同一の値を出力するようになっている。

ここで、乗算器６２ａは、遅延のないパターンのｎ＋４番目のデータａ_ｎ＋４とタップ値Ｃ（－４）とを乗算する。乗算器６２ｂは、遅延回路６１ａにより１ＵＩ遅延したパターンのｎ＋３番目のデータａ_ｎ＋３とタップ値Ｃ（－３）とを乗算する。乗算器６２ｃは、遅延回路６１ａ，６１ｂにより２ＵＩ遅延したパターンのｎ＋２番目のデータａ_ｎ＋２とタップ値Ｃ（－２）とを乗算する。乗算器６２ｄは、遅延回路６１ａ～６１ｃにより３ＵＩ遅延したパターンのｎ＋１番目のデータａ_ｎ＋１とタップ値Ｃ（－１）とを乗算する。乗算器６２ｅは、遅延回路６１ａ～６１ｄにより４ＵＩ遅延したパターンのｎ番目のデータａ_ｎとタップ値Ｃ（０）とを乗算する。

また、加算器６３ｄは、乗算器６２ｄの出力値と乗算器６２ｅの出力値とを加算する。加算器６３ｃは、加算器６３ｄの出力値と、乗算器６２ｃの出力値とを加算する。加算器６３ｂは、加算器６３ｃの出力値と、乗算器６２ｂの出力値とを加算する。加算器６３ａは、加算器６３ｂの出力値と、乗算器６２ａの出力値とを加算することにより、乗算器６２ａ～６２ｅの出力値を全て加算した値を出力する。

特許第６８９３９６３号公報

しかしながら、特許文献１に開示された構造では、物理的リソースの制約により回路規模の増大が制限されるため、一度決定したタップ数を後から規格の変化に追従して増やすことができないという問題があった。

そこで、被測定物に最も近い側のＩＣをＮビットＤＡＣ（Nbit Digital Analog Converter）で構成し、エンファシス付加をＮビットＤＡＣへの入力であるＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）で行うことを検討する。なお、上記のＦＩＲフィルタ６０の構成では、例えば出力ビットレートの半分の周波数のクロックを用意する必要があるが、ＦＰＧＡは数１００ＭＨｚのクロックでしか動作しないため、ＦＩＲフィルタ６０のような１クロック１出力の回路では１１２Ｇなどの高速ビットレートに対応できない。

現在ＦＰＧＡのトランシーバとしては、ＮＲＺ信号の３２Ｇｂｉｔ／ｓやＰＡＭ４信号の５８ＧＢａｕｄまでの出力が可能なものが出てきている。ＦＰＧＡの出力を直接出力しているＰＰＧなどでは、ＦＰＧＡのトランシーバ端でエンファシスを付加できるが、更なるビットレートの高速化に対応しようとする場合、このトランシーバ出力をマルチプレクサ（Multiplexer：ＭＵＸ）により多重化する必要がある。

しかしながら、ＭＵＸは、エンファシスが付加された入力データを所定のクロックで取り込む際に、入力データを０又は１に相当する規定の電圧値に打ち直すため、トランシーバ端でのエンファシス付加が消えてしまう。したがって、この方法ではビットレートの高速化とエンファシス付加を両立できない。

本発明は、このような従来の課題を解決するためになされたものであって、ビットレートの高速化とエンファシス付加を両立できるエンファシス付加回路、エンファシス付加方法、それを用いた信号発生装置及び信号発生方法を提供することを目的とする。

上記課題を解決するために、本発明に係るエンファシス付加回路は、入力パターンに応じたアナログ信号を出力するＮビットＤＡＣに前記入力パターンを出力するエンファシス付加回路であって、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成し、生成した前記Ｎビットのパターンを前記入力パターンとして出力する複数のＦＩＲフィルタ部を備える構成である。

この構成により、本発明に係るエンファシス付加回路は、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成する。これにより、本発明に係るエンファシス付加回路は、ＭＵＸとＮビットＤＡＣを備えた信号発生装置に適用される場合に、ビットレートの高速化とエンファシス付加を両立することができる。

また、本発明に係るエンファシス付加回路においては、前記ＦＩＲフィルタ部は、前記ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのデータのうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータをそれらの１つ前のデータに対してそれぞれ１ＵＩずつ遅延させて出力する複数の遅延回路と、前記ＰＡＭ信号のパターンのｎ番目のデータ、並びに、前記複数の遅延回路により遅延された前記ＰＡＭ信号のパターンのｎ＋１番目からｎ＋Ｍ－１番目までのデータを、タップ数Ｍのタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力する複数の乗算器と、前記複数の乗算器の出力値を加算する複数の加算器と、前記複数の加算器により加算された前記複数の乗算器の出力値を、０から２^Ｎ－１の範囲の整数値に変換するＮビット変換部と、を有する構成であってもよい。

この構成により、本発明に係るエンファシス付加回路は、ＦＩＲフィルタのフィルタ構造を有する複数のＦＩＲフィルタ部を用いて、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加することができる。

また、本発明に係るエンファシス付加回路においては、前記複数のＦＩＲフィルタ部が、ＦＰＧＡ（Field Programmable Gate Array）上に構成されるものであってもよい。

この構成により、本発明に係るエンファシス付加回路は、複数のＦＩＲフィルタ部５０がＦＰＧＡ上に構成されることにより、タップ数Ｍや出力ビット数Ｎを容易に変更できるため、将来、規格の変更や拡張があっても柔軟に対応することができる。

また、本発明に係る信号発生装置は、２値以上の多値からなるＰＡＭ信号のパターンを生成するパターン生成回路と、前記パターン生成回路により生成されたＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成する複数のＦＩＲフィルタ部を含むエンファシス付加回路と、前記ＮビットのパターンをＮ×Ｘレーンに展開して出力するトランシーバと、前記トランシーバの出力をＮレーンに多重化して前記Ｎビットのパターンを復元するマルチプレクサと、前記マルチプレクサにより復元された前記Ｎビットのパターンに応じたアナログ信号を出力するＮビットＤＡＣと、を備える構成である。

この構成により、本発明に係る信号発生装置は、上記のエンファシス付加回路を備えるため、ビットレートの高速化とエンファシス付加を両立し、多値化に対応した波形性能の高い信号発生装置を実現することができる。

また、本発明に係るエンファシス付加方法は、入力パターンに応じたアナログ信号を出力するＮビットＤＡＣに前記入力パターンを出力するエンファシス付加方法であって、複数のＦＩＲフィルタ部を用いて、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成し、生成した前記Ｎビットのパターンを前記入力パターンとして出力するＦＩＲフィルタステップを含む構成である。

また、本発明に係るエンファシス付加方法においては、前記ＦＩＲフィルタステップは、前記ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのデータのうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータをそれらの１つ前のデータに対してそれぞれ１ＵＩずつ遅延させて出力する遅延ステップと、前記ＰＡＭ信号のパターンのｎ番目のデータ、並びに、前記遅延ステップにより遅延された前記ＰＡＭ信号のパターンのｎ＋１番目からｎ＋Ｍ－１番目までのデータを、タップ数Ｍのタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力する乗算ステップと、前記乗算ステップの出力値を加算する加算ステップと、前記加算ステップにより加算された前記乗算ステップの出力値を、０から２^Ｎ－１の範囲の整数値に変換するＮビット変換ステップと、を含む構成であってもよい。

また、本発明に係る信号発生方法は、２値以上の多値からなるＰＡＭ信号のパターンを生成するパターン生成ステップと、複数のＦＩＲフィルタ部を用いて、前記パターン生成ステップにより生成されたＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成するＦＩＲフィルタステップと、前記ＮビットのパターンをＮ×Ｘレーンに展開して出力するトランシーバステップと、前記トランシーバステップの出力をＮレーンに多重化して前記Ｎビットのパターンを復元するマルチプレクサステップと、前記マルチプレクサステップにより復元された前記Ｎビットのパターンに応じたアナログ信号を出力するＮビットＤＡＣステップと、を含む構成である。

本発明は、ビットレートの高速化とエンファシス付加を両立できるエンファシス付加回路、エンファシス付加方法、それを用いた信号発生装置及び信号発生方法を提供するものである。

本発明の実施形態に係る信号発生装置の構成を示すブロック図である。 本発明の実施形態に係るエンファシス付加回路が備えるＦＩＲフィルタ部の概略構成を示す回路図である。 本発明の実施形態に係るエンファシス付加回路の構成を示すブロック図である。 本発明の実施形態に係るエンファシス付加回路の１クロックごとの出力を説明するための表である。 本発明の実施形態に係るエンファシス付加回路を用いるエンファシス付加方法及び信号発生方法の処理を示すフローチャートである。 従来のエンファシス付加に用いられるＦＩＲフィルタの概略構成を示す回路図である。

以下、本発明に係るエンファシス付加回路、エンファシス付加方法、それを用いた信号発生装置及び信号発生方法の実施形態について、図面を用いて説明する。

図１に示す本実施形態に係る信号発生装置１は、パターン生成回路２と、エンコーディング回路３と、シンボル・レベル変換部４と、エンファシス付加回路５と、トランシーバ６と、マルチプレクサ（ＭＵＸ）７と、ＮビットＤＡＣ８と、操作部９と、制御部１０と、を備える。なお、パターン生成回路２、エンコーディング回路３、シンボル・レベル変換部４、エンファシス付加回路５、及びトランシーバ６は、例えばＦＰＧＡ又はＡＳＩＣ上に構成されるが、以下では、これらがＦＰＧＡ上に構成されるものとして説明する。

パターン生成回路２は、制御部１０から入力されるパターン情報に基づいて、所定周期のクロックに同期した２値以上の多値Ｋ（Ｋは２以上の整数）からなるＰＡＭ信号のパターンを生成するようになっている。パターン生成回路２は、例えば、ＮＲＺ信号（Ｋ＝２）、ＰＡＭ３信号（Ｋ＝３）、ＰＡＭ４信号（Ｋ＝４）、ＰＡＭ５信号（Ｋ＝５）、ＰＡＭ６信号（Ｋ＝６）、ＰＡＭ７信号（Ｋ＝７）、ＰＡＭ８信号（Ｋ＝８）などの任意の多値ＫからなるＰＡＭ信号のパターンを生成する。ここで、パターン情報とは、Ｋの値、パターンの種類（例えば、ＰＲＢＳ（Pseudo Random Binary Sequence）パターン、ＳＳＰＲＱ(Short Stress Pattern Random Quaternary)パターン、任意のパターン）などのＰＡＭ信号のパターンの情報であり、ユーザによる操作部９への操作入力により設定可能である。

エンコーディング回路３は、制御部１０から入力されるコーディング情報に基づいて、パターン生成回路２により生成されたＰＡＭ信号のパターンを構成するＰＡＭシンボルに、グレイコーディング（Gray Coding）やプレコーディング（Precoding）などのコーディングを行うようになっている。ここで、コーディング情報とは、グレイコーディングやプレコーディングを行うか否かを示す情報であり、ユーザによる操作部９への操作入力により設定可能である。

例えば、エンコーディング回路３は、あらかじめユーザによる操作部９への操作入力により、ＰＡＭシンボルに対するグレイコーディング処理のＯＮ設定がなされている場合に、ＰＡＭシンボルにグレイコーディングを行う。一方、エンコーディング回路３は、あらかじめユーザによる操作部９への操作入力により、グレイコーディング処理のＯＦＦ設定がなされている場合には、ＰＡＭシンボルにグレイコーディングを行わない。同様に、エンコーディング回路３は、あらかじめユーザによる操作部９への操作入力により、プレコーディング処理のＯＮ設定がなされている場合に、ＰＡＭシンボルにプレコーディングを行う。一方、エンコーディング回路３は、あらかじめユーザによる操作部９への操作入力により、プレコーディング処理のＯＦＦ設定がなされている場合には、ＰＡＭシンボルにプレコーディングを行わない。

シンボル・レベル変換部４は、制御部１０から入力される振幅情報に基づいて、エンコーディング回路３から出力されたＰＡＭ信号のパターンを構成するＰＡＭシンボルを、例えば－１から１の範囲の振幅値のデータａ_ｎに変換するようになっている。ここで、振幅情報とは、例えばＰＡＭ４信号（Ｋ＝４）の場合には、ＰＡＭシンボル"００"を振幅値"－１"、ＰＡＭシンボル"０１"を振幅値"－０．３３"、ＰＡＭシンボル"１０"を振幅値"０．３３"、ＰＡＭシンボル"１１"を振幅値"１"に対応付ける情報であり、ユーザによる操作部９への操作入力により設定可能である。つまり、振幅情報によって定められる振幅値の大きさに応じて、最終的にＮビットＤＡＣ８から出力されるＰＡＭ信号のアイの振幅比率が変わる。

エンファシス付加回路５は、入力パターンに応じたアナログ信号を出力するＮビットＤＡＣ８に入力パターンを出力するものである。エンファシス付加回路５は、シンボル・レベル変換部４から出力されたＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成し、生成したＮビットのパターンをＮビットＤＡＣ８の入力パターンとして出力する複数のＦＩＲフィルタ部５０を備える。

図２に示すように、ＦＩＲフィルタ部５０は、Ｍ－１個の遅延回路５１＿１～５１＿Ｍ－１と、Ｍ＋１個の乗算器５２＿０～５２＿Ｍと、Ｍ個の乗算器５２＿０～５２＿Ｍ－１の出力値を加算するＭ個の加算器５３＿０～５３＿Ｍ－１と、を有する。複数のＦＩＲフィルタ部５０は、例えばＦＰＧＡ上に構成される。

遅延回路５１＿１～５１＿Ｍ－１は、それぞれ、同一クロックのタイミングでシンボル・レベル変換部４から出力されたｎ番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａ_ｎ，ａ_ｎ＋１，・・・，ａ_{ｎ＋Ｍ－１}のうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータａ_ｎ＋１，ａ_ｎ＋２，・・・，ａ_{ｎ＋Ｍ－１}をそれらの１つ前のデータａ_ｎ，ａ_ｎ＋１，・・・，ａ_{ｎ＋Ｍ－２}に対してそれぞれ１ＵＩずつ遅延させて出力するようになっている。遅延回路５１＿１，５１＿２，・・・，５１＿Ｍ－１は、例えば、Ｄフリップフロップで構成される。

乗算器５２＿０～５２＿Ｍ－１は、シンボル・レベル変換部４から出力されたｎ番目のＰＡＭシンボルのデータａ_ｎ、並びに、遅延回路５１＿１～５１＿Ｍ－１により遅延されたｎ＋１番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａ_ｎ＋１，ａ_ｎ＋２，・・・，ａ_{ｎ＋Ｍ－１}を、タップ数Ｍのタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力するようになっている。ここで、タップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）は、それぞれ－１から１の範囲の値であって、それらの合計は１である。

乗算器５２＿０は、遅延のないｎ番目のＰＡＭシンボルのデータａ_ｎとタップ値Ｃ（０）とを乗算する。乗算器５２＿１は、遅延回路５１＿１により１ＵＩ遅延したｎ＋１番目のＰＡＭシンボルのデータａ_ｎ＋１とタップ値Ｃ（－１）とを乗算する。同様に、乗算器５２＿Ｍ－１は、遅延回路５１＿Ｍ－１によりＭ－１ＵＩ遅延したｎ＋Ｍ－１番目のＰＡＭシンボルのデータａ_{ｎ＋Ｍ－１}とタップ値Ｃ（１－Ｍ）とを乗算する。

加算器５３＿０は、乗算器５２＿０の出力値に１を加算する。加算器５３＿０で加算される１は、ＮビットＤＡＣ８への入力が０～２^Ｎ－１の範囲の整数になるように調整するための数値である。加算器５３＿１は、加算器５３＿０の出力値と乗算器５２＿１の出力値を加算する。同様に、加算器５３＿Ｍ－１は、加算器５３＿Ｍ－２の出力値と乗算器５２＿Ｍ－１の出力値を加算する。

さらに、乗算器５２＿Ｍは、加算器５３＿Ｍ－１の出力値に（２^Ｎ－１）／２を乗算し、得られたＮビットのパターンのデータｂ_ｎをＮレーンに展開して出力する。乗算器５２＿Ｍで乗算される（２^Ｎ－１）／２は、ＮビットＤＡＣ８への入力が０から２^Ｎ－１の範囲の整数になるように調整するための数値である。ここで、乗算器５２＿Ｍと加算器５３＿０は、Ｍ個の加算器５３＿０～５３＿Ｍ－１により加算されたＭ個の乗算器５２＿０～５２＿Ｍ－１の出力値を、０から２^Ｎ－１の範囲の整数値に変換するＮビット変換部を構成する。

なお、図２における縦の列に沿った各演算器の配置（例えば、加算器５３＿０と乗算器５２＿１）は、それらの演算器が同一クロックで処理を行うことを示している。また、タップ数Ｍは、ＦＰＧＡの容量による制限はあるが、任意の値とすることができる。

図２に示すＦＩＲフィルタ部５０の構成によれば、ＮビットＤＡＣ８への入力であるデータｂ_ｎの初項のデータｂ_０は、データａ_０，ａ_１，・・・，ａ_Ｍ－１を用いた下記の式（１）で表される。

同様に、データｂ_１は、データａ_１，ａ_２，・・・，ａ_Ｍを用いた下記の式（２）で表される。

よって、データｂ_ｎの一般項は、データａ_ｎ，ａ_ｎ＋１，・・・，ａ_{ｎ＋Ｍ－１}を用いた下記の式（３）で表される。ここで、データｂ_ｎは、０から２^Ｎ－１の範囲の整数である。

図２は、ＦＩＲフィルタ部５０がタップ数Ｍ個分のデータａ_ｎ，ａ_ｎ＋１，・・・，ａ_{ｎ＋Ｍ－１}を処理するための構成を示しているが、エンファシス付加回路５が構成されるＦＰＧＡは、同一クロックでレーンごとに２５６や５１２などのビット数を同時に処理することができる。このため、図３に示すように、エンファシス付加回路５は、図２のＦＩＲフィルタ部５０の回路構成をＦＰＧＡのリソースに応じて、並列に複数個設けたものとして構成することができる。すなわち、図３に示すように構成されたエンファシス付加回路５は、例えばデータｂ_ｎ，ｂ_ｎ＋１，ｂ_ｎ＋２，・・・などのエンファシス付加後のパターンを構成する複数のデータを同一クロックのタイミングで出力することができる。

例えば、エンファシス付加回路５の出力レーン数Ｎ、すなわちデータｂ_ｎのビット数Ｎが４であり、出力レーンごとの１クロックにおける処理ビット数Ｂが８ビットであるとすると、１クロック目と２クロック目のエンファシス付加回路５からのデータｂ_ｎの出力は、図４に示すようになる。すなわち、エンファシス付加回路５は、データｂ_ｎを構成するＮビットをＮ個のレーンに１ビットずつ振り分けて、１クロックでＢ個のデータｂ_ｉ×Ｂ～ｂ_{ｉ×Ｂ＋Ｂ－１}を同時に出力する。ここで、ｉは０以上の整数である。なお、ビット数Ｎは、上記の値に限定されるものではなく、ＮビットＤＡＣ８の入力ビット数に応じた任意の値であってよい。

図１に示すトランシーバ６は、エンファシス付加回路５により生成されたＮビットのパターンのデータｂ_ｎをＮ×Ｘレーンに展開して出力するようになっている。ここで、Ｘは２以上の整数である。本実施形態においては、トランシーバ６は、ＦＰＧＡの出力部であって、各出力レーンから０又は１のデジタル信号を出力する。

ＭＵＸ７は、後段のＮビットＤＡＣ８から出力される多値ＫのＰＡＭ信号のビットレートを高速化するために設けられたものであり、トランシーバ６のＮ×Ｘレーンの出力をＮレーンに多重化して、所望のビットレートのＮビットのパターンのデータｂ_ｎを復元するようになっている。なお、トランシーバ６のＮ×Ｘレーンの出力はそれぞれ０又は１のデジタル信号であるため、ＭＵＸ７がこのデジタル信号を所定のクロックで取り込む際に、エンファシス付加回路５によるＰＡＭ信号のパターンへのエンファシス付加が消えることはない。

ＮビットＤＡＣ８は、ＭＵＸ７により復元されたＮビットのパターンのデータｂ_ｎに応じたアナログ信号、すなわち多値ＫのＰＡＭ信号を出力するようになっている。なお、ＭＵＸ７とＮビットＤＡＣ８とは、別体のものであってもよく、一体化されたものであってもよい。

なお、通常のＮビットＤＡＣは、任意波形発生器のように任意波形を発生可能であるため、本実施形態のエンファシス付加回路５を用いずに、ＮビットＤＡＣ８から直接エンファシスが付加されたＰＡＭ信号のパターンを出力することも可能である。しかしながら、例えばＰＲＢＳ３１などの長尺パターンについては（２^３１－１）×ＮビットのパターンをＲＡＭに展開する必要があるため、大容量かつ広帯域のＲＡＭを用意する必要があるが、これはコストの面から現実的ではない。これに対して、本実施形態のエンファシス付加回路５を用いれば、そのような高価なＲＡＭを使用せずに、低コストで長尺パターンのエンファシス付加を行うことが可能になる。

操作部９は、ユーザによる操作入力を受け付けるためのものであり、例えば表示装置の表示画面に対応する入力面への接触操作による接触位置を検出するためのタッチセンサを備えるタッチパネルで構成される。あるいは、操作部９は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。操作部９への操作入力は、制御部１０により検知されるようになっている。例えば、操作部９により、パターン生成回路２に入力されるパターン情報、エンコーディング回路３に入力されるコーディング情報、シンボル・レベル変換部４に入力される振幅情報、ＦＩＲフィルタ部５０に入力されるタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）などの設定をユーザが任意に行うことが可能である。

制御部１０は、例えばＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk Drive）などを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、信号発生装置１を構成する上記各部の動作を制御するものである。

以下、本実施形態のエンファシス付加回路５を用いるエンファシス付加方法及び信号発生方法について、図５のフローチャートを参照しながらその処理の一例を説明する。

まず、制御部１０は、ユーザによる操作部９への操作入力により、パターン生成回路２に入力されるパターン情報、エンコーディング回路３に入力されるコーディング情報、シンボル・レベル変換部４に入力される振幅情報、ＦＩＲフィルタ部５０に入力されるタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）などの初期設定を行う（ステップＳ１）。

次に、パターン生成回路２は、ステップＳ１で設定されたパターン情報に基づいて、２値以上の多値ＫからなるＰＡＭ信号のパターンを生成する（パターン生成ステップＳ２）。

次に、エンコーディング回路３は、ステップＳ１で設定されたコーディング情報に基づいて、パターン生成ステップＳ２により生成されたＰＡＭ信号のパターンを構成するＰＡＭシンボルに、グレイコーディングやプレコーディングを行う（ステップＳ３）。

次に、シンボル・レベル変換部４は、ステップＳ１で設定された振幅情報に基づいて、ステップＳ３から出力されたＰＡＭシンボルを－１から１の範囲の振幅値のデータａ_ｎに変換する（ステップＳ４）。

次に、エンファシス付加回路５は、ステップＳ１で設定されたタップ値に基づいて、ステップＳ４で振幅値のデータａ_ｎに変換されたＰＡＭ信号のパターンに複数のＦＩＲフィルタ部５０を用いてエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成する（ＦＩＲフィルタステップＳ５）。なお、ＦＩＲフィルタステップＳ５で生成されたＮビットのパターンは、以下のステップＳ６，Ｓ７を経て、ＮビットＤＡＣ８への入力パターンとなる。

なお、上記のＦＩＲフィルタステップＳ５は、遅延ステップと、乗算ステップと、加算ステップと、Ｎビット変換ステップと、を含む。遅延ステップは、ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａ_ｎ，ａ_ｎ＋１，・・・，ａ_{ｎ＋Ｍ－１}のうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータａ_ｎ＋１，ａ_ｎ＋２，・・・，ａ_{ｎ＋Ｍ－１}をそれらの１つ前のデータａ_ｎ，ａ_ｎ＋１，・・・，ａ_{ｎ＋Ｍ－２}に対してそれぞれ１ＵＩずつ遅延させて出力するステップである。乗算ステップは、ｎ番目のＰＡＭシンボルのデータａ_ｎ、並びに、遅延ステップにより遅延されたｎ＋１番目からｎ＋Ｍ－１番目までのＰＡＭシンボルのデータａ_ｎ＋１，ａ_ｎ＋２，・・・，ａ_{ｎ＋Ｍ－１}を、タップ数Ｍのタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力するステップである。加算ステップは、乗算ステップの出力値を加算するステップである。Ｎビット変換ステップは、加算ステップにより加算された乗算ステップの出力値を、０から２^Ｎ－１の範囲の整数値に変換するステップである。

次に、トランシーバ６は、ＦＩＲフィルタステップＳ５から出力されたＮビットのパターンをＮ×Ｘレーンに展開して出力する（トランシーバステップＳ６）。

次に、ＭＵＸ７は、トランシーバステップＳ６の出力をＮレーンに多重化してＮビットのパターンを復元して、ＮビットＤＡＣ８に出力する（マルチプレクサステップＳ７）。

次に、ＮビットＤＡＣ８は、マルチプレクサステップＳ７により復元されたＮビットのパターンに応じたアナログ信号を出力する（ＮビットＤＡＣステップＳ８）。

なお、上記の処理のうち、ステップＳ１～Ｓ７は、入力パターンに応じたアナログ信号を出力するＮビットＤＡＣ８に入力パターンを出力するエンファシス付加方法を構成する。

以上説明したように、本実施形態に係るエンファシス付加回路５は、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成する。これにより、本実施形態に係るエンファシス付加回路５は、ＭＵＸとＮビットＤＡＣを備えた信号発生装置に適用される場合に、ビットレートの高速化とエンファシス付加を両立することができる。

また、本実施形態に係るエンファシス付加回路５は、ＦＩＲフィルタのフィルタ構造を有する複数のＦＩＲフィルタ部５０を用いて、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加することができる。

また、本実施形態に係るエンファシス付加回路５は、複数のＦＩＲフィルタ部５０がＦＰＧＡ上に構成される。これにより、本実施形態に係るエンファシス付加回路５は、タップ数Ｍや出力ビット数Ｎを容易に変更できるため、将来、規格の変更や拡張があっても柔軟に対応することができる。

また、本実施形態に係るエンファシス付加回路５は、大容量かつ広帯域の高価なＲＡＭを使用せずに、低コストで長尺パターンのエンファシス付加を行うことができる。

また、本実施形態に係る信号発生装置１は、上記のエンファシス付加回路５を備えるため、ビットレートの高速化とエンファシス付加を両立し、多値化に対応した波形性能の高い信号発生装置を実現することができる。

１ 信号発生装置
２ パターン生成回路
３ エンコーディング回路
４ シンボル・レベル変換部
５ エンファシス付加回路
６ トランシーバ
７ ＭＵＸ
８ ＮビットＤＡＣ
９ 操作部
１０ 制御部
５０ ＦＩＲフィルタ部
５１＿１～５１＿Ｍ－１ 遅延回路
５２＿０～５２＿Ｍ 乗算器
５３＿０～５３＿Ｍ－１ 加算器

Claims (7)

1. 入力パターンに応じたアナログ信号を出力するＮビットＤＡＣ（８）に前記入力パターンを出力するエンファシス付加回路（５）であって、
   ２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成し、生成した前記Ｎビットのパターンを前記入力パターンとして出力する複数のＦＩＲフィルタ部（５０）を備えることを特徴とするエンファシス付加回路。
2. 前記ＦＩＲフィルタ部は、
   前記ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのデータのうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータをそれらの１つ前のデータに対してそれぞれ１ＵＩずつ遅延させて出力する複数の遅延回路（５１＿１～５１＿Ｍ－１）と、
   前記ＰＡＭ信号のパターンのｎ番目のデータ、並びに、前記複数の遅延回路により遅延された前記ＰＡＭ信号のパターンのｎ＋１番目からｎ＋Ｍ－１番目までのデータを、タップ数Ｍのタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力する複数の乗算器（５２＿０～５２＿Ｍ－１）と、
   前記複数の乗算器の出力値を加算する複数の加算器（５３＿０～５３＿Ｍ－１）と、
   前記複数の加算器により加算された前記複数の乗算器の出力値を、０から２^Ｎ－１の範囲の整数値に変換するＮビット変換部（５２＿Ｍ，５３＿０）と、を有することを特徴とする請求項１に記載のエンファシス付加回路。
3. 前記複数のＦＩＲフィルタ部が、ＦＰＧＡ（Field Programmable Gate Array）上に構成されることを特徴とする請求項１又は請求項２に記載のエンファシス付加回路。
4. ２値以上の多値からなるＰＡＭ信号のパターンを生成するパターン生成回路（２）と、
   前記パターン生成回路により生成されたＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成する複数のＦＩＲフィルタ部（５０）を含むエンファシス付加回路（５）と、
   前記ＮビットのパターンをＮ×Ｘレーンに展開して出力するトランシーバ（６）と、
   前記トランシーバの出力をＮレーンに多重化して前記Ｎビットのパターンを復元するマルチプレクサ（７）と、
   前記マルチプレクサにより復元された前記Ｎビットのパターンに応じたアナログ信号を出力するＮビットＤＡＣ（８）と、を備えることを特徴とする信号発生装置。
5. 入力パターンに応じたアナログ信号を出力するＮビットＤＡＣ（８）に前記入力パターンを出力するエンファシス付加方法であって、
   複数のＦＩＲフィルタ部（５０）を用いて、２値以上の多値からなるＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成し、生成した前記Ｎビットのパターンを前記入力パターンとして出力するＦＩＲフィルタステップ（Ｓ５）を含むことを特徴とするエンファシス付加方法。
6. 前記ＦＩＲフィルタステップは、
   前記ＰＡＭ信号のパターンを構成するｎ番目からｎ＋Ｍ－１番目までのデータのうち、ｎ＋１番目からｎ＋Ｍ－１番目までのデータをそれらの１つ前のデータに対してそれぞれ１ＵＩずつ遅延させて出力する遅延ステップと、
   前記ＰＡＭ信号のパターンのｎ番目のデータ、並びに、前記遅延ステップにより遅延された前記ＰＡＭ信号のパターンのｎ＋１番目からｎ＋Ｍ－１番目までのデータを、タップ数Ｍのタップ値Ｃ（０），Ｃ（－１），・・・，Ｃ（１－Ｍ）にそれぞれ乗算して出力する乗算ステップと、
   前記乗算ステップの出力値を加算する加算ステップと、
   前記加算ステップにより加算された前記乗算ステップの出力値を、０から２^Ｎ－１の範囲の整数値に変換するＮビット変換ステップと、を含むことを特徴とする請求項５に記載のエンファシス付加方法。
7. ２値以上の多値からなるＰＡＭ信号のパターンを生成するパターン生成ステップ（Ｓ２）と、
   複数のＦＩＲフィルタ部（５０）を用いて、前記パターン生成ステップにより生成されたＰＡＭ信号のパターンにエンファシスを付加して、０から２^Ｎ－１の範囲の整数値に対応するＮビットのパターンを生成するＦＩＲフィルタステップ（Ｓ５）と、
   前記ＮビットのパターンをＮ×Ｘレーンに展開して出力するトランシーバステップ（Ｓ６）と、
   前記トランシーバステップの出力をＮレーンに多重化して前記Ｎビットのパターンを復元するマルチプレクサステップ（Ｓ７）と、
   前記マルチプレクサステップにより復元された前記Ｎビットのパターンに応じたアナログ信号を出力するＮビットＤＡＣステップ（Ｓ８）と、を含むことを特徴とする信号発生方法。

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