JP6900441B2 - Ｐａｍ３信号発生装置及びｐａｍ３信号発生方法 - Google Patents

Description

本発明は、ＰＡＭ３信号発生装置及びＰＡＭ３信号発生方法に関し、特に、ＰＡＭ３伝送を使用する通信機器の誤り率測定用の試験信号を生成するためのＰＡＭ３信号発生装置及びＰＡＭ３信号発生方法に関する。

近年、通信システムは高速化の一途をたどっており、通信システムを構成する各種の通信機器の高性能化が進んでいる。そして、これらの通信機器における信号の品質評価の指標の一つとして、受信データのうちビット誤りが発生した数と受信データの総数との比較として定義されるビット誤り率が知られている。

ＩＥＥＥ１００Ｇや４００Ｇなどの規格においてはビットレートの超高速化に応えるため、これまでのＰＡＭ２（ＮＲＺ）信号による伝送ではなく、ＰＡＭ４信号による伝送が規定されている。ＰＡＭ４信号は、一つのシンボルで４値を実現するためＰＡＭ２信号に比べて２倍の伝送量を実現できるが、Ｅｙｅ開口が小さくなるためＰＡＭ２信号に比べＳＮＲがとれなくなる。そこで両者の中間であるＰＡＭ３信号が検討され始めてきている。ＰＡＭ３信号では、一つのシンボルで３値を実現することで、ＰＡＭ４信号と比べて一つのシンボルに対する伝送量が３／４倍に低下するものの、ＳＮＲは理論上約３．５ｄＢ向上する。これにより、信号品質を保ったまま伝送レートを上げることが可能となる。

従来の誤り率測定用のＰＡＭ４信号発生装置は、２つの信号源を用い、それぞれの信号源から出力されたＭＳＢ（Most Significant Bit）とＬＳＢ（Least Significant Bit）の信号を足し合わせることで、０（００），１（０１），２（１０），３（１１）の４値のＰＡＭ４シンボルからなるＰＡＭ４信号を発生させていた。例えば、ＭＳＢ及びＬＳＢの信号は、各信号源が備えるＰＲＢＳ生成回路においてＰＲＢＳ（Pseudo-Random Bit Sequence）生成多項式に従って生成される。ＰＲＢＳ生成回路は、例えば、シフトレジスタと、排他的論理和（ＸＯＲ）回路とで構成される。

しかしながら、ＰＡＭ３信号は、ＰＲＴＳ（Pseudo-Random Ternary Sequence）生成多項式に従って生成された後に、ＭＳＢとＬＳＢに分解される必要があるため、ＰＡＭ４信号のようにＭＳＢとＬＳＢをそれぞれ足し合わせる既存の回路構成では実現が不可能となる。例えば、７段のＰＲＴＳ（ＰＲＴＳ−７）は下記の式（１）に示す生成多項式に従って生成される。また、式（１）に従ったＰＲＴＳ−７を生成するＰＲＴＳ生成回路を、シフトレジスタを用いて構成した場合の構成例は、例えば、図９に示すようなものになる。

図９に示すＰＲＴＳ−７用のＰＲＴＳ生成回路６０は、７個のレジスタ６１〜６７と、乗算器６８と、加算器６９と、剰余演算器７０，７１と、を備えて構成される。各レジスタ６１〜６７は、０（００），１（０１），２（１０）の３値のうちのいずれかを格納し、入力されるクロック信号に応じて、格納している値を隣のレジスタにシフトするシフトレジスタを構成する。乗算器６８は、レジスタ６７の出力を２倍した値を剰余演算器７０に出力するようになっている。加算器６９は、レジスタ６２の出力とレジスタ６７の出力を加算した値を剰余演算器７１に出力するようになっている。剰余演算器７０は、入力された値を３で割った余りをレジスタ６１に出力するようになっている。また、剰余演算器７１は、入力された値を３で割った余りをレジスタ６３に出力するようになっている。

このように構成されたＰＲＴＳ生成回路６０は、０以外のデータを少なくとも１つ含むデータ列がシフトレジスタの初期値（シード）として設定されることにより、ＰＡＭ３の擬似ランダムパターンを出力する。

しかしながら、ＰＲＴＳ生成多項式の生成ブロック中には四則演算が導入されているため、ＰＲＢＳ生成回路と比較してＰＲＴＳ生成回路６０の回路は複雑になり、回路規模も膨大になってしまう。そのため、例えばＦＰＧＡ（Field Programmable Gate Array）でＰＲＴＳ生成回路６０の回路を構成した場合に、回路速度が十分に出ず、回路を誤り率測定用の装置に実装できなくなることが考えられる。また、消費電力が増大するという問題も発生する。

ところで、上述のＭＳＢとＬＳＢの信号を足し合わせる方法によらずに、ＰＡＭ４の擬似ランダムパターンを生成する装置が提案されている（例えば、特許文献１参照）。特許文献１に開示された装置は、２値の擬似ランダムパターン（ＰＲＢＳ）を生成するように構成されたＰＲＢＳ生成器と、ＰＲＢＳに対応するマスク出力を生成するように構成されているマスク生成器と、マスク出力及びＰＲＢＳを受信して、ＰＲＢＳをマスク出力によってビットマスクして、ＰＡＭ４擬似ランダムパターンを生成するように構成されているマスキング回路と、を備えている。

特表２０１９−５２２２５９号公報

しかしながら、特許文献１に開示された装置は、ＰＡＭ４の擬似ランダムパターンの生成が可能だが、ＰＡＭ３の擬似ランダムパターン生成には対応することができないという問題があった。

本発明は、このような従来の課題を解決するためになされたものであって、回路規模を抑えつつ、ＰＡＭ３信号の擬似ランダムパターンを発生させることができるＰＡＭ３信号発生装置及びＰＡＭ３信号発生方法を提供することを目的とする。

上記課題を解決するために、本発明に係るＰＡＭ３信号発生装置は、所望の段数ＮｓのＰＲＴＳ生成多項式に従ったＰＡＭ３信号の擬似ランダムパターンを発生させるＰＡＭ３信号発生装置であって、前記擬似ランダムパターンを構成する１番目からＭ番目（Ｍ≧Ｎｓ）までの前記ＰＡＭ３信号のシンボルを元データＤ（１）〜Ｄ（Ｍ）としてあらかじめ記憶する記憶部と、前記記憶部に記憶された前記元データを用いて、前記擬似ランダムパターンを構成するＭ＋１番目以降の前記ＰＡＭ３信号のシンボルを算出することにより、前記ＰＡＭ３信号の擬似ランダムパターンを生成するＰＲＴＳ生成回路と、を備え、前記ＰＲＴＳ生成回路は、ｎ番目の前記ＰＡＭ３信号のシンボルを下記の式（３）を用いて算出するようになっており、前記式（３）の右辺を前記元データＤ（１）〜Ｄ（Ｍ）のみで表した演算式を取得する演算式取得部と、前記演算式取得部により取得された演算式に含まれる各前記元データの個数をカウントするカウント部と、前記カウント部によりカウントされた各前記元データの個数を３で割った余りを算出する元データ個数削減部と、前記元データ個数削減部により算出された余りと、各前記余りに対応する前記元データとを掛けた値を、全ての前記元データについて加算する元データ加算部と、前記元データ加算部により加算された値を３で割った余りを算出するシンボル算出部と、を含む構成である。

この構成により、本発明に係るＰＡＭ３信号発生装置は、ＰＡＭ３信号の擬似ランダムパターンを構成する１番目からＭ番目（Ｍ≧Ｎｓ）までのＰＡＭ３信号のシンボルを元データＤ（１）〜Ｄ（Ｍ）として用いて、Ｍ＋１番目以降のＰＡＭ３信号のシンボルを算出することにより、回路規模を抑えつつ、ＰＡＭ３信号の擬似ランダムパターンを発生させることができる。また、この構成により、本発明に係るＰＡＭ３信号発生装置は、式（３）に基づいて、ＰＡＭ３の擬似ランダムパターンを生成するアルゴリズムを圧縮して、ＰＲＴＳ生成回路の回路規模を削減することができる。

また、本発明に係るＰＡＭ３信号発生装置においては、前記ＰＲＴＳ生成多項式の段数Ｎｓが１９であってもよい。

この構成により、本発明に係るＰＡＭ３信号発生装置は、段数Ｎｓが１９のＰＲＴＳ生成多項式に従ったＰＡＭ３信号の擬似ランダムパターンを生成することができる。

また、本発明に係るＰＡＭ３信号発生装置においては、前記ＰＲＴＳ生成多項式の段数Ｎｓが７であってもよい。

この構成により、本発明に係るＰＡＭ３信号発生装置は、段数Ｎｓが７のＰＲＴＳ生成多項式に従ったＰＡＭ３信号の擬似ランダムパターンを生成することができる。

また、本発明に係るＰＡＭ３信号発生装置は、ＰＡＭ２信号の擬似ランダムパターンを生成する２つのＮＲＺ生成回路と、前記２つのＮＲＺ生成回路によりそれぞれ生成された前記ＰＡＭ２信号の擬似ランダムパターンを加算することにより、ＰＡＭ４信号の擬似ランダムパターンを生成する第１加算器と、前記第１加算器により生成された前記ＰＡＭ４信号の擬似ランダムパターンと、前記ＰＲＴＳ生成回路により生成された前記ＰＡＭ３信号の擬似ランダムパターンとのいずれかを出力するセレクタと、を更に備える構成であってもよい。

この構成により、本発明に係るＰＡＭ３信号発生装置は、２つのＮＲＺ生成回路を備えることで、ＰＡＭ３信号だけでなくＰＡＭ４信号も発生させることができる。

また、本発明に係るＰＡＭ３信号発生装置は、クロック信号を生成するクロック信号生成部と、前記クロック信号のクロック周期ごとに前記セレクタから入力される前記ＰＡＭ４信号の擬似ランダムパターンを構成するシンボルにプレコーディングを行う第１プレコーディング回路と、前記クロック信号のクロック周期ごとに前記セレクタから入力される前記ＰＡＭ３信号の擬似ランダムパターンを構成するシンボルにプレコーディングを行う第２プレコーディング回路と、を更に備え、前記第２プレコーディング回路は、前記セレクタから入力された前記ＰＡＭ３信号のシンボルのプレコーディング結果を出力する剰余演算器と、前記剰余演算器から出力された前記プレコーディング結果を、前記クロック信号の１クロック周期分遅延させて出力する遅延器と、前記遅延器から出力された前記プレコーディング結果と、前記セレクタから入力された前記ＰＡＭ３信号のシンボルとをそれぞれ３ビットのデータに変換した後に、前記セレクタから入力された前記ＰＡＭ３信号のシンボルから、前記遅延器から出力された前記プレコーディング結果を減算する第２加算器と、を含み、前記剰余演算器は、前記第２加算器から出力される３ビットのデータのうち、０００，００１，０１０をそれぞれ１０進数の０，１，２にデコードして出力するとともに、１１０，１１１をそれぞれ１０進数の１，２にデコードして出力する構成であってもよい。

この構成により、本発明に係るＰＡＭ３信号発生装置は、第２プレコーディング回路を備えることで、ＰＡＭ３信号のプレコーディングが可能である。

また、本発明に係るＰＡＭ３信号発生方法は、制御部がＰＡＭ３信号発生装置を制御して、所望の段数ＮｓのＰＲＴＳ生成多項式に従ったＰＡＭ３信号の擬似ランダムパターンを発生させるＰＡＭ３信号発生方法であって、前記ＰＡＭ３信号発生装置は、記憶部及びＰＲＴＳ生成回路を備え、前記記憶部が、前記擬似ランダムパターンを構成する１番目からＭ番目（Ｍ≧Ｎｓ）までの前記ＰＡＭ３信号のシンボルを元データＤ（１）〜Ｄ（Ｍ）としてあらかじめ記憶する記憶ステップと、前記制御部及び前記ＰＲＴＳ生成回路が、前記記憶ステップにより記憶された前記元データを用いて、前記擬似ランダムパターンを構成するＭ＋１番目以降の前記ＰＡＭ３信号のシンボルを算出することにより、前記ＰＡＭ３信号の擬似ランダムパターンを生成するＰＲＴＳ生成ステップと、を含み、前記ＰＲＴＳ生成ステップは、演算式取得部とカウント部と元データ個数削減部と元データ加算部とシンボル算出部とを含む前記ＰＲＴＳ生成回路が、ｎ番目の前記ＰＡＭ３信号のシンボルを下記の式（３）を用いて算出するようになっており、前記演算式取得部が、前記式（３）の右辺を前記元データＤ（１）〜Ｄ（Ｍ）のみで表した演算式を取得する演算式取得ステップと、前記カウント部が、前記演算式取得ステップにより取得された演算式に含まれる各前記元データの個数をカウントするカウントステップと、前記元データ個数削減部が、前記カウントステップによりカウントされた各前記元データの個数を３で割った余りを算出する元データ個数削減ステップと、前記元データ加算部が、前記元データ個数削減ステップにより算出された余りと、各前記余りに対応する前記元データとを掛けた値を、全ての前記元データについて加算する元データ加算ステップと、前記シンボル算出部が、前記元データ加算ステップにより加算された値を３で割った余りを算出するシンボル算出ステップと、を含む構成である。

この構成により、本発明に係るＰＡＭ３信号発生方法は、ＰＡＭ３信号の擬似ランダムパターンを構成する１番目からＭ番目（Ｍ≧Ｎｓ）までのＰＡＭ３信号のシンボルを元データＤ（１）〜Ｄ（Ｍ）として用いて、Ｍ＋１番目以降のＰＡＭ３信号のシンボルを算出することにより、回路規模を抑えつつ、ＰＡＭ３信号の擬似ランダムパターンを発生させることができる。また、この構成により、本発明に係るＰＡＭ３信号発生方法は、式（３）に基づいて、ＰＡＭ３の擬似ランダムパターンを生成するアルゴリズムを圧縮して、ＰＲＴＳ生成回路の回路規模を削減することができる。

また、本発明に係るＰＡＭ３信号発生方法は、前記ＰＡＭ３信号発生装置は、クロック信号生成部及び第２プレコーディング回路を更に備え、前記クロック信号生成部が、クロック信号を生成するクロック信号生成ステップと、剰余演算器と遅延器と第２加算器とを含む前記第２プレコーディング回路が、前記クロック信号のクロック周期ごとに前記ＰＲＴＳ生成ステップにより入力される前記ＰＡＭ３信号の擬似ランダムパターンを構成するシンボルにプレコーディングを行うプレコーディングステップと、を更に含み、前記プレコーディングステップは、前記剰余演算器が、前記ＰＲＴＳ生成ステップにより入力される前記ＰＡＭ３信号のシンボルのプレコーディング結果を出力する剰余演算ステップと、前記遅延器が、前記剰余演算ステップにより出力された前記プレコーディング結果を、前記クロック信号の１クロック周期分遅延させて出力する遅延ステップと、前記第２加算器が、前記遅延ステップにより出力された前記プレコーディング結果と、前記ＰＲＴＳ生成ステップにより入力される前記ＰＡＭ３信号のシンボルとをそれぞれ３ビットのデータに変換した後に、前記ＰＲＴＳ生成ステップにより入力される前記ＰＡＭ３信号のシンボルから、前記遅延ステップにより出力された前記プレコーディング結果を減算する加算ステップと、を含み、前記剰余演算ステップは、前記加算ステップにより出力される３ビットのデータのうち、０００，００１，０１０をそれぞれ１０進数の０，１，２にデコードして出力するとともに、１１０，１１１をそれぞれ１０進数の１，２にデコードして出力する構成であってもよい。

この構成により、本発明に係るＰＡＭ３信号発生方法は、プレコーディングステップを含むことで、ＰＡＭ３信号のプレコーディングが可能である。

本発明は、回路規模を抑えつつ、ＰＡＭ３信号の擬似ランダムパターンを発生させることができるＰＡＭ３信号発生装置及びＰＡＭ３信号発生方法を提供するものである。

本発明の実施形態に係るＰＡＭ３信号発生装置の構成を示すブロック図である。 ＰＲＴＳ−１９を生成するＰＲＴＳ生成回路をシフトレジスタを用いて構成した場合の構成例を示す概略図である。 本発明の実施形態に係るＰＡＭ３信号発生装置が備えるＰＲＴＳ生成回路の構成を示すブロック図である。 本発明の実施形態に係るＰＡＭ３信号発生装置が備えるプレコーディング回路の構成を示す概略図である。 図４のプレコーディング回路におけるＰＡＭ４信号用の加算器の真理値表である。 （ａ）は図４のＰＡＭ３信号用のプレコーディング回路の真理値表であり、（ｂ）は２ビット演算を行う加算器の真理値表であり、（ｃ）は３ビット演算を行う加算器の真理値表である。 本発明の実施形態に係るＰＡＭ３信号発生装置を用いるＰＡＭ３信号発生方法の処理を示すフローチャートである。 図７のフローチャートにおける処理を詳細に説明するためのフローチャートである。 ＰＲＴＳ−７を生成するＰＲＴＳ生成回路をシフトレジスタを用いて構成した場合の構成例を示す概略図である。

以下、本発明に係るＰＡＭ３信号発生装置及びＰＡＭ３信号発生方法の実施形態について、図面を用いて説明する。本発明の実施形態に係るＰＡＭ３信号発生装置及びＰＡＭ３信号発生方法は、所望の段数ＮｓのＰＲＴＳ生成多項式に従ったＰＡＭ３信号の擬似ランダムパターンを発生させるものである。

図１に示すように、本発明の実施形態に係るＰＡＭ３信号発生装置１０は、記憶部１１と、ＰＲＴＳ生成回路１２と、ＮＲＺ生成回路１３ａ，１３ｂと、第１加算器としての加算器１４と、セレクタ１５と、クロック信号生成部１６と、プレコーディング回路１７と、ＰＡＭ４デコーダ１８と、ＰＡＭ３デコーダ１９と、操作部２０と、制御部２１と、を備える。

記憶部１１は、所望の段数ＮｓのＰＲＴＳ生成多項式に従ったＰＡＭ３信号の擬似ランダムパターンを構成する１番目からＭ番目（Ｍ≧Ｎｓ）までのＰＡＭ３信号のシンボルを元データＤ（１）〜Ｄ（Ｍ）としてあらかじめ記憶している。ここで、段数Ｎｓは、ユーザによる操作部２０への操作入力により設定可能である。

例えば、Ｎｓ＝７であって、図９に示すＰＲＴＳ−７用のＰＲＴＳ生成回路６０において、各レジスタ６１〜６７に初期値（シード）として全て１が設定された場合の元データＤ（１）〜Ｄ（Ｍ）は、Ｄ（１）〜Ｄ（５）＝１，Ｄ（６）＝２，Ｄ（７）＝２，・・・となる。なお、記憶部１１は、各レジスタ６１〜６７に上記とは異なる初期値が設定された場合に得られる元データを更に記憶していてもよい。

また、Ｎｓ＝１９のＰＲＴＳ（ＰＲＴＳ−１９）は以下に式（２）として示す生成多項式に従って生成される。また、式（２）に従ったＰＲＴＳ−１９を生成するＰＲＴＳ生成回路を、シフトレジスタを用いて構成した場合の構成例は、例えば、図２に示すようなものになる。

図２に示すＰＲＴＳ−１９用のＰＲＴＳ生成回路３０は、１９個のレジスタ３１〜４９と、乗算器５０と、加算器５１と、剰余演算器５２，５３と、を備えて構成される。なお、レジスタ３５〜４７については図示を省略している。各レジスタ３１〜４９は、０（００），１（０１），２（１０）の３値のうちのいずれかを格納し、入力されるクロック信号に応じて、格納している値を隣のレジスタにシフトするシフトレジスタを構成する。乗算器５０は、レジスタ４９の出力を２倍した値を剰余演算器５２に出力するようになっている。加算器５１は、レジスタ３２の出力とレジスタ４９の出力を加算した値を剰余演算器５３に出力するようになっている。剰余演算器５２は、入力された値を３で割った余りをレジスタ３１に出力するようになっている。また、剰余演算器５３は、入力された値を３で割った余りをレジスタ３３に出力するようになっている。

このように構成されたＰＲＴＳ−１９用のＰＲＴＳ生成回路３０は、０以外のデータを少なくとも１つ含むデータ列がシフトレジスタの初期値（シード）として設定されることにより、ＰＡＭ３の擬似ランダムパターンを生成する。例えば、図２に示すＰＲＴＳ−１９用のＰＲＴＳ生成回路３０において、各レジスタ３１〜４９に初期値（シード）として全て１が設定された場合の元データＤ（１）〜Ｄ（Ｍ）は、Ｄ（１）〜Ｄ（１７）＝１，Ｄ（１８）＝２，Ｄ（１９）＝２，・・・となる。なお、ＰＲＴＳ−７の場合と同様に、記憶部１１は、各レジスタ３１〜４９に上記とは異なる初期値が設定された場合に得られる元データを更に記憶していてもよい。

すなわち、ＰＲＴＳ生成回路３０は、各レジスタ３１〜４９に設定された１９個分のデータを使用することで、ＰＡＭ３の擬似ランダムパターンを構成するＰＡＭ３信号のシンボルをクロック信号のクロック周期ごとに推論することができる。

しかしながら、背景技術の欄でも述べたように、ＰＲＴＳ生成多項式の生成ブロック中には四則演算が導入されているため、ＰＲＴＳ生成回路３０の回路は複雑になり、回路規模も膨大になってしまう。そのため、例えばＦＰＧＡでＰＲＴＳ生成回路３０の回路を構成した場合に、回路速度が十分に出ず、回路を誤り率測定用の装置に実装できなくなることが考えられる。また、消費電力が増大するという問題も発生する。そのため、ＰＡＭ３の擬似ランダムパターンを生成するアルゴリズムを圧縮して、ＰＲＴＳ生成回路３０の回路規模を縮小する必要がある。

ＰＲＴＳ生成回路１２は、ＰＡＭ３信号の擬似ランダムパターンを出力するものであり、図３に示すように、演算式取得部１２ａと、カウント部１２ｂと、元データ個数削減部１２ｃと、元データ加算部１２ｄと、シンボル算出部１２ｅと、を含む。ＰＲＴＳ生成回路１２は、ｎ番目のＰＡＭ３信号のシンボルＤ（ｎ）を下記の式（３）を用いて算出するようになっており、記憶部１１に記憶された元データＤ（１）〜Ｄ（Ｍ）を用いて、ＰＡＭ３信号の擬似ランダムパターンを構成するＭ＋１番目以降のＰＡＭ３信号のシンボルＤ（ｎ）を算出するようになっている。なお、式（３）は、少なくともＮｓ＝７，１９について成立するが、今後Ｎｓ＝７，１９以外の生成多項式が確定した場合にも、式（３）と同一又は類似した関係式が定義できると考えられる。

演算式取得部１２ａは、式（３）の右辺を元データＤ（１）〜Ｄ（Ｍ）のみで表した演算式Ｄ（ｎ）を取得するようになっている。以下、Ｎｓ＝１９の場合を例に挙げて、演算式取得部１２ａの処理の概要を説明する。

例えば、Ｍ＋（Ｎｓ−２）×ｋ＋１≦ｎ＜Ｍ＋（Ｎｓ−２）×（ｋ＋１）＋１において、Ｍ＝Ｎｓ＝１９、かつｋ＝０の場合、すなわち、２０≦ｎ＜３７の場合には、演算式取得部１２ａは、下記の式（４）に示す演算式を取得する。

また、Ｍ＋（Ｎｓ−２）×ｋ＋１≦ｎ＜Ｍ＋（Ｎｓ−２）×（ｋ＋１）＋１において、Ｍ＝Ｎｓ＝１９、かつｋ＝１の場合、すなわち、３７≦ｎ＜５４の場合には、演算式取得部１２ａは、下記の式（５），（６）に示す演算式を取得する。なお、ｎ−１９の値が１９以下となるｎ＝３７，３８については、式（６）の演算式は取得されない。

さらに、演算式取得部１２ａは、式（５），（６）を式（４）に代入することにより、下記の式（７）に示す演算式を取得する。なお、ｎ−１９の値が１９以下となるｎ＝３７，３８については、式（６）の演算式は式（４）に代入されない。

このようにして、Ｍ＋（Ｎｓ−２）×ｋ＋１≦ｎ＜Ｍ＋（Ｎｓ−２）×（ｋ＋１）＋１の範囲ごとに（ｋは０以上の整数）、注目するシンボルを繰り下げた式（３）自身を式（３）の右辺に順次代入していくことにより、演算式取得部１２ａは、ＰＡＭ３信号の擬似ランダムパターンを構成するＰＡＭ３信号のシンボルＤ（ｎ）の演算式を取得する。

カウント部１２ｂは、演算式取得部１２ａにより取得された演算式に含まれる各元データＤ（１）〜Ｄ（Ｍ）の個数をカウントするようになっている。例えば、上記のＮｓ＝１９の例において、シンボルＤ（３９）は、下記の式（８）で与えられる。

このとき、カウント部１２ｂは、シンボルＤ（１）の個数を４、シンボルＤ（３）の個数を４、シンボルＤ（５）の個数を１とカウントする。

元データ個数削減部１２ｃは、カウント部１２ｂによりカウントされた各元データＤ（１）〜Ｄ（Ｍ）の個数を３で割った余りを算出するようになっている。式（８）等において、例えば同一の元データが３個あるということは、その３個の元データの和の余りは必ず"０"になり、最終的な演算結果に寄与しない。このため、元データ個数削減部１２ｃは、不要な演算を省略するための処理を行う。例えば、上記のＮｓ＝１９の例において、元データ個数削減部１２ｃは、シンボルＤ（１）について１、シンボルＤ（３）について１、シンボルＤ（５）について１を算出する。

元データ加算部１２ｄは、下記の式（９）に示すように、元データ個数削減部１２ｃにより算出された余りＲｄ（ｎ，ｉ）と、各余りＲｄ（ｎ，ｉ）に対応する元データＤ（ｉ）とを掛けた値を、全ての元データＤ（１）〜Ｄ（Ｍ）について加算するようになっている。ここで、ｉは１からＭまでの自然数である。

例えば、上記のＮｓ＝１９の例において、シンボルＤ（１）についてＲｄ（３９，１）＝１、シンボルＤ（３）についてＲｄ（３９，３）＝１、シンボルＤ（５）についてＲｄ（３９，５）＝１である。また、Ｒｄ（３９，２），Ｒｄ（３９，４），Ｒｄ（３９，６）〜Ｒｄ（３９，１９）については０である。

シンボル算出部１２ｅは、式（９）に示すように、元データ加算部１２ｄにより加算された値を３で割った余りを算出するようになっている。例えば、上記のＮｓ＝１９の例において、シンボル算出部１２ｅは、Ｄ（１）＋Ｄ（３）＋Ｄ（５）を３で割った余りを算出する。

図１に示すＮＲＺ生成回路１３ａ，１３ｂは、それぞれＰＡＭ２信号の擬似ランダムパターンを生成するようになっている。加算器１４は、２つのＮＲＺ生成回路１３ａ，１３ｂよりそれぞれ生成されたＰＡＭ２信号の擬似ランダムパターンを加算することにより、ＰＡＭ４信号の擬似ランダムパターンを生成するようになっている。

セレクタ１５は、ユーザによる操作部２０への操作入力に応じて、加算器１４より生成されたＰＡＭ４信号の擬似ランダムパターンと、ＰＲＴＳ生成回路１２により生成されたＰＡＭ３信号の擬似ランダムパターンとのいずれかを出力するようになっている。

クロック信号生成部１６は、ＰＡＭ３信号発生装置１０を構成する各部の動作用のクロック信号を生成するようになっている。例えば、クロック信号生成部１６により生成されたクロック信号は、ＰＲＴＳ生成回路１２、ＮＲＺ生成回路１３ａ、ＮＲＺ生成回路１３ｂ、プレコーディング回路１７、ＰＡＭ４デコーダ１８、ＰＡＭ３デコーダ１９、及び制御部２１に入力される。

図４に示すように、プレコーディング回路１７は、第１プレコーディング回路２２と、第２プレコーディング回路２３と、を含む。第１プレコーディング回路２２は、クロック信号生成部１６から出力されたクロック信号のクロック周期ごとにセレクタ１５から入力されるＰＡＭ４信号の擬似ランダムパターンを構成するシンボルにプレコーディングを行うようになっている。また、第２プレコーディング回路２３は、クロック信号生成部１６から出力されたクロック信号のクロック周期ごとにセレクタ１５から入力されるＰＡＭ３信号の擬似ランダムパターンを構成するシンボルにプレコーディングを行うようになっている。第１プレコーディング回路２２及び第２プレコーディング回路２３におけるプレコーディング処理のＯＮ／ＯＦＦは、ユーザによる操作部２０への操作入力により設定可能である。

ＰＡＭ４のプレコーディングを実行する第１プレコーディング回路２２は、剰余演算器２２ａと、遅延器２２ｂと、加算器２２ｃと、を備える。ＰＡＭ４におけるプレコーディングでは、現在の入力データと、現在の入力データから一つ前の時点の出力データとの差分をとるコーディングが行われる。

剰余演算器２２ａは、セレクタ１５から入力されたＰＡＭ４信号のシンボルのプレコーディング結果を出力するようになっている。遅延器２２ｂは、剰余演算器２２ａから出力されたプレコーディング結果を、クロック信号生成部１６から出力されたクロック信号の１クロック周期分遅延させて出力するようになっている。加算器２２ｃは、例えば２ビット演算を行うように構成されており、セレクタ１５から入力されたＰＡＭ４信号のシンボルから、遅延器２２ｂから出力された１クロック周期前のプレコーディング結果を減算するようになっている。

図５は、加算器２２ｃの真理値表であって、セレクタ１５から入力されたＰＡＭ４信号のシンボル（図中の「入力データ」）から、１クロック周期前のプレコーディング結果（図中の「１クロック前の出力データ」）を減算することにより得られる値を示している。すなわち、加算器２２ｃの出力値は１０進数表記で０，１，２，３のいずれかの値となるため、剰余演算器２２ａは加算器２２ｃの出力値をそのまま出力することになる。

また、図４に示すように、ＰＡＭ３のプレコーディングを実行する第２プレコーディング回路２３は、剰余演算器２３ａと、遅延器２３ｂと、第２加算器としての加算器２３ｃと、を備える。剰余演算器２３ａは、セレクタ１５から入力されたＰＡＭ３信号のシンボルのプレコーディング結果を出力するようになっている。遅延器２３ｂは、剰余演算器２３ａから出力されたプレコーディング結果を、クロック信号生成部１６から出力されたクロック信号の１クロック周期分遅延させて出力するようになっている。加算器２３ｃは、セレクタ１５から入力されたＰＡＭ３信号のシンボルから、遅延器２３ｂから出力された１クロック周期前のプレコーディング結果を減算するようになっている。

ＰＡＭ３のプレコーディングにおいて、第２プレコーディング回路２３の真理値表は、図６（ａ）に示すものになる必要がある。一方、図６（ｂ）は、ＰＡＭ４のプレコーディングと同様に、加算器２３ｃが２ビット演算を行うと仮定した場合の加算器２３ｃの真理値表である。図６（ｂ）の真理値表では、網掛けの箇所が図６（ａ）の真理値表での値と異なっている。さらに、網掛けの箇所の値を３で割った余りも、図６（ａ）の真理値表での値と異なる。

そこで、本実施形態においては、加算器２３ｃは、３ビット演算を行う加算器として構成され、遅延器２３ｂから出力されたプレコーディング結果と、セレクタ１５から入力されたＰＡＭ３信号のシンボルとをそれぞれ３ビットのデータに変換した後に、上記の減算を行う。この場合、加算器２３ｃの真理値表は図６（ｃ）のようになる。図６（ｃ）の真理値表では、網掛けの箇所を１０進数に換算した値が図６（ａ）の真理値表での値と異なっている。

さらに、本実施形態においては、剰余演算器２３ａは、加算器２３ｃから出力される３ビットのデータのうち、０００，００１，０１０をそれぞれ１０進数の０，１，２にデコードして出力するとともに、図６（ｃ）の真理値表における網掛けで示した値を次のようにデコードして出力する。すなわち、剰余演算器２３ａは、加算器２３ｃから出力される３ビットのデータのうち、１１０を１０進数の１にデコードして出力し、１１１を１０進数の２にデコードして出力する。これにより、網掛けで示した値を正しい値に変換することができる。加算器２３ｃと剰余演算器２３ａを上記のように構成することによって、ＰＡＭ３のプレコーディングが可能となる。

なお、２ビット演算を行う加算器により得られる図６（ｂ）の真理値表の値に対して同様のデコードを行ったとしても、２（１０）の値に関して網掛けされていない正しい値も変換されることになり、図６（ａ）の本来の真理値表に対応したデコードとはならない。このことから、加算器２３ｃを３ビット演算を行う加算器として構成する必要があることが分かる。

図１に示すＰＡＭ４デコーダ１８は、第１プレコーディング回路２２から出力されたＰＡＭ４信号のＭＳＢの信号とＬＳＢの信号を出力するようになっている。また、ＰＡＭ３デコーダ１９は、第２プレコーディング回路２３から出力されたＰＡＭ３信号のＭＳＢの信号とＬＳＢの信号を出力するようになっている。

図１に示す操作部２０は、ユーザによる操作入力を受け付けるためのものであり、例えば表示装置の表示画面の表面に設けられたタッチパネルで構成される。あるいは、操作部２０は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。また、操作部２０は、リモートコマンドなどによる遠隔制御を行う外部制御装置で構成されてもよい。操作部２０への操作入力は、制御部２１により検知されるようになっている。例えば、操作部２０により、ＰＲＴＳ生成多項式の段数Ｎｓ、セレクタ１５から出力される信号の種類（ＰＡＭ４信号又はＰＡＭ３信号）、プレコーディング回路１７におけるプレコーディング処理のＯＮ／ＯＦＦなどをユーザが任意に指定することなどが可能である。

制御部２１は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤなどを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、ＰＡＭ３信号発生装置１０を構成する上記各部の動作を制御する。また、制御部２１は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、ＰＲＴＳ生成回路１２、ＮＲＺ生成回路１３ａ，１３ｂ、加算器１４、セレクタ１５、プレコーディング回路１７、ＰＡＭ４デコーダ１８、及びＰＡＭ３デコーダ１９の少なくとも一部をソフトウェア的に構成することが可能である。なお、ＰＲＴＳ生成回路１２、ＮＲＺ生成回路１３ａ，１３ｂ、加算器１４、セレクタ１５、プレコーディング回路１７、ＰＡＭ４デコーダ１８、及びＰＡＭ３デコーダ１９の少なくとも一部は、ＦＰＧＡやＡＳＩＣ（Application Specific Integrated Circuit）などのディジタル回路で構成することも可能である。あるいは、ＰＲＴＳ生成回路１２、ＮＲＺ生成回路１３ａ，１３ｂ、加算器１４、セレクタ１５、プレコーディング回路１７、ＰＡＭ４デコーダ１８、及びＰＡＭ３デコーダ１９の少なくとも一部は、ディジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。

以下、本実施形態のＰＡＭ３信号発生装置１０を用いるＰＡＭ３信号発生方法について、図７のフローチャートを参照しながらその処理の一例を説明する。

まず、記憶部１１は、ＰＡＭ３信号の擬似ランダムパターンを構成する１番目からＭ番目（Ｍ≧Ｎｓ）までのＰＡＭ３信号のシンボルを元データＤ（１）〜Ｄ（Ｍ）としてあらかじめ記憶する（記憶ステップＳ１）。

次に、クロック信号生成部１６はクロック信号を生成して出力する（クロック信号生成ステップＳ２）。

次に、ユーザによる操作部２０への操作入力によりＰＲＴＳ生成多項式の所望の段数Ｎｓが入力される（ステップＳ３）。

次に、制御部２１は、変数ｋの値を０に初期化する（ステップＳ４）。

次に、演算式取得部１２ａは、Ｍ＋（Ｎｓ−２）×ｋ＋１≦ｎ＜Ｍ＋（Ｎｓ−２）×（ｋ＋１）＋１を満たすｎについて、式（３）の右辺を元データＤ（１）〜Ｄ（Ｍ）のみで表した演算式Ｄ（ｎ）を取得する（演算式取得ステップＳ５）。

次に、カウント部１２ｂは、ステップＳ５により取得された演算式Ｄ（ｎ）に含まれる各元データＤ（１）〜Ｄ（Ｍ）の個数をカウントする（カウントステップＳ６）。

次に、元データ個数削減部１２ｃは、カウント部１２ｂによりカウントされた各元データＤ（１）〜Ｄ（Ｍ）の個数を３で割った余りＲｄ（ｎ，ｉ）を算出する（元データ個数削減ステップＳ７）。

次に、元データ加算部１２ｄは、式（９）に示すように、ステップＳ７により算出された余りＲｄ（ｎ，ｉ）と、各余りＲｄ（ｎ，ｉ）に対応する元データＤ（ｉ）とを掛けた値を、全ての元データＤ（１）〜Ｄ（Ｍ）について加算する（元データ加算ステップＳ８）。

次に、シンボル算出部１２ｅは、式（９）に示すように、ステップＳ８により加算された値を３で割った余りを算出する（シンボル算出ステップＳ９）。これにより、Ｍ＋（Ｎｓ−２）×ｋ＋１≦ｎ＜Ｍ＋（Ｎｓ−２）×（ｋ＋１）＋１を満たすｎについて、ＰＡＭ３信号の擬似ランダムパターンを構成するｎ番目のＰＡＭ３信号のシンボルＤ（ｎ）が算出される。

次に、ＰＲＴＳ生成回路１２は、ｎ番目のＰＡＭ３信号のシンボルＤ（ｎ）をセレクタ１５を介して出力する（ステップＳ１０）。なお、ＰＲＴＳ生成回路１２は、シンボルＤ（ｎ）の出力に先駆けて元データＤ（１）〜Ｄ（Ｍ）をセレクタ１５を介して出力する。

次に、第２プレコーディング回路２３は、ステップＳ２により生成されるクロック信号のクロック周期ごとにステップＳ１０により入力されるＰＡＭ３信号のシンボルにプレコーディングを行う（プレコーディングステップＳ１１）。なお、ステップＳ１１の処理の詳細は後述する。

次に、制御部２１は、ユーザによる操作部２０への操作入力により、ＰＡＭ３信号の擬似ランダムパターンの出力の停止が指示されたか否かを判断する（ステップＳ１２）。ＰＡＭ３信号の擬似ランダムパターンの出力の停止が指示されていない場合には、制御部２１は、ステップＳ１３の処理を実行する。一方、ＰＡＭ３信号の擬似ランダムパターンの出力の停止が指示された場合には、制御部２１は処理を終了する。

ステップＳ１３において制御部２１は、変数ｋの値をインクリメントして、ステップＳ５以降の処理を続行する（ステップＳ１３）。

つまり、上記の処理は、ｎ番目のＰＡＭ３信号のシンボルを式（３）を用いて算出するようになっている。なお、ステップＳ３〜Ｓ１０，Ｓ１２，Ｓ１３は、記憶ステップＳ１により記憶された元データＤ（１）〜Ｄ（Ｍ）を用いて、ＰＡＭ３信号の擬似ランダムパターンを構成するＭ＋１番目以降のＰＡＭ３信号のシンボルを算出することにより、ＰＡＭ３信号の擬似ランダムパターンを生成するＰＲＴＳ生成ステップを構成する。

以下、図８のフローチャートを参照しながら、図７のプレコーディングステップＳ１１の処理の一例を説明する。

まず、加算器２３ｃは、遅延器２３ｂから出力された値（１クロック周期前のプレコーディング結果）と、ステップＳ１０により入力されるＰＡＭ３信号のシンボルとをそれぞれ３ビットのデータに変換した後に、ステップＳ１０により入力されるＰＡＭ３信号のシンボルから、遅延器２３ｂから出力された値を減算する（加算ステップＳ２１）。

次に、剰余演算器２３ａは、ステップＳ１０により入力されるＰＡＭ３信号のシンボルのプレコーディング結果を、遅延器２３ｂとＰＡＭ３デコーダ１９に出力する（剰余演算ステップＳ２２）。ステップＳ２２において剰余演算器２３ａは、ステップＳ２１により出力される３ビットのデータのうち、０００，００１，０１０をそれぞれ１０進数の０，１，２にデコードして出力するとともに、１１０，１１１をそれぞれ１０進数の１，２にデコードして出力する。

次に、遅延器２３ｂは、ステップＳ２２により出力されたプレコーディング結果を、ステップＳ２により生成されたクロック信号の１クロック周期分遅延させて加算器２３ｃに出力する（遅延ステップＳ２３）。

以上説明したように、本実施形態に係るＰＡＭ３信号発生装置１０は、ＰＡＭ３信号の擬似ランダムパターンを構成する１番目からＭ番目（Ｍ≧Ｎｓ）までのＰＡＭ３信号のシンボルを元データＤ（１）〜Ｄ（Ｍ）として用いて、Ｍ＋１番目以降のＰＡＭ３信号のシンボルを算出することにより、回路規模を抑えつつ、ＰＡＭ３信号の擬似ランダムパターンを発生させることができる。

また、本実施形態に係るＰＡＭ３信号発生装置１０は、式（３）に基づいて、ＰＡＭ３の擬似ランダムパターンを生成するアルゴリズムを圧縮して、ＰＲＴＳ生成回路１２の回路規模を削減することができる。

また、本実施形態に係るＰＡＭ３信号発生装置１０は、特に、段数Ｎｓが１９又は７のＰＲＴＳ生成多項式に従ったＰＡＭ３信号の擬似ランダムパターンを生成することができる。

また、本実施形態に係るＰＡＭ３信号発生装置１０は、２つのＮＲＺ生成回路を備えることで、ＰＡＭ３信号だけでなくＰＡＭ４信号も発生させることができる。

また、本実施形態に係るＰＡＭ３信号発生装置１０は、第２プレコーディング回路２３を備えることで、ＰＡＭ３信号のプレコーディングが可能である。

１０ 信号発生装置
１１ 記憶部
１２ ＰＲＴＳ生成回路
１２ａ 演算式取得部
１２ｂ カウント部
１２ｃ 元データ個数削減部
１２ｄ 元データ加算部
１２ｅ シンボル算出部
１３ａ，１３ｂ ＮＲＺ生成回路
１４ 加算器
１５ セレクタ
１６ クロック信号生成部
２０ 操作部
２１ 制御部
２３ 第２プレコーディング回路
２３ａ 剰余演算器
２３ｂ 遅延器
２３ｃ 加算器

Claims (7)

1. 所望の段数ＮｓのＰＲＴＳ生成多項式に従ったＰＡＭ３信号の擬似ランダムパターンを発生させるＰＡＭ３信号発生装置（１０）であって、
   前記擬似ランダムパターンを構成する１番目からＭ番目（Ｍ≧Ｎｓ）までの前記ＰＡＭ３信号のシンボルを元データＤ（１）〜Ｄ（Ｍ）としてあらかじめ記憶する記憶部（１１）と、
   前記記憶部に記憶された前記元データを用いて、前記擬似ランダムパターンを構成するＭ＋１番目以降の前記ＰＡＭ３信号のシンボルを算出することにより、前記ＰＡＭ３信号の擬似ランダムパターンを生成するＰＲＴＳ生成回路（１２）と、を備え、
   前記ＰＲＴＳ生成回路は、ｎ番目の前記ＰＡＭ３信号のシンボルを下記の式（３）を用いて算出するようになっており、
   前記式（３）の右辺を前記元データＤ（１）〜Ｄ（Ｍ）のみで表した演算式を取得する演算式取得部（１２ａ）と、
   前記演算式取得部により取得された演算式に含まれる各前記元データの個数をカウントするカウント部（１２ｂ）と、
   前記カウント部によりカウントされた各前記元データの個数を３で割った余りを算出する元データ個数削減部（１２ｃ）と、
   前記元データ個数削減部により算出された余りと、各前記余りに対応する前記元データとを掛けた値を、全ての前記元データについて加算する元データ加算部（１２ｄ）と、
   前記元データ加算部により加算された値を３で割った余りを算出するシンボル算出部（１２ｅ）と、を含むことを特徴とするＰＡＭ３信号発生装置。
   

   
2. 前記ＰＲＴＳ生成多項式の段数Ｎｓが１９であることを特徴とする請求項１に記載のＰＡＭ３信号発生装置。
3. 前記ＰＲＴＳ生成多項式の段数Ｎｓが７であることを特徴とする請求項１又は請求項２に記載のＰＡＭ３信号発生装置。
4. ＰＡＭ２信号の擬似ランダムパターンを生成する２つのＮＲＺ生成回路（１３ａ，１３ｂ）と、
   前記２つのＮＲＺ生成回路によりそれぞれ生成された前記ＰＡＭ２信号の擬似ランダムパターンを加算することにより、ＰＡＭ４信号の擬似ランダムパターンを生成する第１加算器（１４）と、
   前記第１加算器により生成された前記ＰＡＭ４信号の擬似ランダムパターンと、前記ＰＲＴＳ生成回路により生成された前記ＰＡＭ３信号の擬似ランダムパターンとのいずれかを出力するセレクタ（１５）と、を更に備えることを特徴とする請求項１から請求項３のいずれかに記載のＰＡＭ３信号発生装置。
5. クロック信号を生成するクロック信号生成部（１６）と、
   前記クロック信号のクロック周期ごとに前記セレクタから入力される前記ＰＡＭ４信号の擬似ランダムパターンを構成するシンボルにプレコーディングを行う第１プレコーディング回路（２２）と、
   前記クロック信号のクロック周期ごとに前記セレクタから入力される前記ＰＡＭ３信号の擬似ランダムパターンを構成するシンボルにプレコーディングを行う第２プレコーディング回路（２３）と、を更に備え、
   前記第２プレコーディング回路は、
   前記セレクタから入力された前記ＰＡＭ３信号のシンボルのプレコーディング結果を出力する剰余演算器（２３ａ）と、
   前記剰余演算器から出力された前記プレコーディング結果を、前記クロック信号の１クロック周期分遅延させて出力する遅延器（２３ｂ）と、
   前記遅延器から出力された前記プレコーディング結果と、前記セレクタから入力された前記ＰＡＭ３信号のシンボルとをそれぞれ３ビットのデータに変換した後に、前記セレクタから入力された前記ＰＡＭ３信号のシンボルから、前記遅延器から出力された前記プレコーディング結果を減算する第２加算器（２３ｃ）と、を含み、
   前記剰余演算器は、前記第２加算器から出力される３ビットのデータのうち、０００，００１，０１０をそれぞれ１０進数の０，１，２にデコードして出力するとともに、１１０，１１１をそれぞれ１０進数の１，２にデコードして出力することを特徴とする請求項４に記載のＰＡＭ３信号発生装置。
6. 制御部（２１）がＰＡＭ３信号発生装置（１０）を制御して、所望の段数ＮｓのＰＲＴＳ生成多項式に従ったＰＡＭ３信号の擬似ランダムパターンを発生させるＰＡＭ３信号発生方法であって、前記ＰＡＭ３信号発生装置は、記憶部（１１）及びＰＲＴＳ生成回路（１２）を備え、
   前記記憶部が、前記擬似ランダムパターンを構成する１番目からＭ番目（Ｍ≧Ｎｓ）までの前記ＰＡＭ３信号のシンボルを元データＤ（１）〜Ｄ（Ｍ）としてあらかじめ記憶する記憶ステップ（Ｓ１）と、
   前記制御部及び前記ＰＲＴＳ生成回路が、前記記憶ステップにより記憶された前記元データを用いて、前記擬似ランダムパターンを構成するＭ＋１番目以降の前記ＰＡＭ３信号のシンボルを算出することにより、前記ＰＡＭ３信号の擬似ランダムパターンを生成するＰＲＴＳ生成ステップ（Ｓ４〜Ｓ１０，Ｓ１２，Ｓ１３）と、を含み、
   前記ＰＲＴＳ生成ステップは、演算式取得部（１２ａ）とカウント部（１２ｂ）と元データ個数削減部（１２ｃ）と元データ加算部（１２ｄ）とシンボル算出部（１２ｅ）とを含む前記ＰＲＴＳ生成回路が、ｎ番目の前記ＰＡＭ３信号のシンボルを下記の式（３）を用いて算出するようになっており、
   前記演算式取得部が、前記式（３）の右辺を前記元データＤ（１）〜Ｄ（Ｍ）のみで表した演算式を取得する演算式取得ステップ（Ｓ５）と、
   前記カウント部が、前記演算式取得ステップにより取得された演算式に含まれる各前記元データの個数をカウントするカウントステップ（Ｓ６）と、
   前記元データ個数削減部が、前記カウントステップによりカウントされた各前記元データの個数を３で割った余りを算出する元データ個数削減ステップ（Ｓ７）と、
   前記元データ加算部が、前記元データ個数削減ステップにより算出された余りと、各前記余りに対応する前記元データとを掛けた値を、全ての前記元データについて加算する元データ加算ステップ（Ｓ８）と、
   前記シンボル算出部が、前記元データ加算ステップにより加算された値を３で割った余りを算出するシンボル算出ステップ（Ｓ９）と、を含むことを特徴とするＰＡＭ３信号発生方法。
   

   
7. 前記ＰＡＭ３信号発生装置は、クロック信号生成部（１６）及び第２プレコーディング回路（２３）を更に備え、
   前記クロック信号生成部が、クロック信号を生成するクロック信号生成ステップ（Ｓ２）と、
   剰余演算器（２３ａ）と遅延器（２３ｂ）と第２加算器（２３ｃ）とを含む前記第２プレコーディング回路が、前記クロック信号のクロック周期ごとに前記ＰＲＴＳ生成ステップにより入力される前記ＰＡＭ３信号の擬似ランダムパターンを構成するシンボルにプレコーディングを行うプレコーディングステップ（Ｓ１１）と、を更に含み、
   前記プレコーディングステップは、
   前記剰余演算器が、前記ＰＲＴＳ生成ステップにより入力される前記ＰＡＭ３信号のシンボルのプレコーディング結果を出力する剰余演算ステップ（Ｓ２２）と、
   前記遅延器が、前記剰余演算ステップにより出力された前記プレコーディング結果を、前記クロック信号の１クロック周期分遅延させて出力する遅延ステップ（Ｓ２３）と、
   前記第２加算器が、前記遅延ステップにより出力された前記プレコーディング結果と、前記ＰＲＴＳ生成ステップにより入力される前記ＰＡＭ３信号のシンボルとをそれぞれ３ビットのデータに変換した後に、前記ＰＲＴＳ生成ステップにより入力される前記ＰＡＭ３信号のシンボルから、前記遅延ステップにより出力された前記プレコーディング結果を減算する加算ステップ（Ｓ２１）と、を含み、
   前記剰余演算ステップは、前記加算ステップにより出力される３ビットのデータのうち、０００，００１，０１０をそれぞれ１０進数の０，１，２にデコードして出力するとともに、１１０，１１１をそれぞれ１０進数の１，２にデコードして出力することを特徴とする請求項６に記載のＰＡＭ３信号発生方法。

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