JP2010252317A - 通信システム、データ送信装置、およびデータ受信装置 - Google Patents
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Abstract
【解決手段】PRBSパターン発生回路11で生成されたN(Nは整数)ビットを繰返し単位として所定のビットパターンを繰返す繰返しパターンを、パラレルデータ順序反転回路12でMビットに区切ったパラレルデータそれぞれについて、各パラレルデータのMSBからLSBの全てのビットと、その各ワードデータ内の全てのビットとを入れ替えることによりビット入替パターンを生成してシリアライザ13でシリアルデータに変換してデータ受信装置20に送信し、デシリアライザ21でMビットのパラレルデータ列に変換した後、第1,第2のパラレルデータ順序反転回路22,24,PRBSパターン発生回路23で比較パターンを生成し、これらパラレルデータと比較パターンとを比較判定回路25で比較する。
【選択図】図1
Description
(手順1)データ送信装置110は、PRBSパターン発生回路111で発生したPRBSパターンをシリアライザ112でパラレルデータからシリアルデータSDに変換し、このシリアルデータSDをデータ受信装置120に送信する。
(手順2)データ受信装置120は、データ送信装置120から送信されてきたシリアルデータSDをクロック・データリカバリ回路121で受信する。クロック・データリカバリ回路121は、受信したシリアルデータSDに基づいて生成したパラレルデータを、PRBSパターン発生回路122および比較判定回路123に出力する。PRBSパターン発生回路122は、クロック・データリカバリ回路121からのパラレルデータを構成する最初のmビットのデータ(初期値)が入力された時点から比較用のPRBSパターンを生成する。
(手順3)比較判定回路123は、クロック・データリカバリ回路121からのパラレルデータとPRBSパターン発生回路122からの比較用のPRBSパターンとを比較する。
(手順4)さらに、比較判定回路123では、これらのPRBSパターンを比較した結果、一致しない場合は、データ送信装置110から送信されてきたシリアルデータSDがデータ受信装置120で正常に受信されていないと判定してビット誤り検出信号ERRを出力する。このようにして、データ送信装置110から送信されてきたシリアルデータSDがデータ受信装置120で正常に受信されるか否かを試験する。
上記データ送信装置が、
初期値を入力して所定の処理を行うことによりNビット(NはMとは異なる正の整数)を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
上記送信側パターン生成回路で生成された繰返しパターンをMビットごとに区切った時のパラレルデータそれぞれについて、その各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
上記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して上記クロック信号とともに送信するデータ送信回路とを備え、
上記データ受信装置が、
上記データ送信装置から送信されてきた上記シリアルデータを上記クロック信号とともに受信し、そのクロック信号に同期してパラレルデータに変換するデータ受信回路と、
上記データ受信回路で変換したパラレルデータに上記送信側ビット入替回路における入れ替えとは逆の入れ替えを施すことにより上記繰返しパターンに相当するビット再入替パターンを生成する受信側ビット再入替回路と、
ビット再入替パターンを初期値として入力して上記送信側パターン生成回路と同一の処理を行なうことにより繰返しパターンを生成する受信側パターン生成回路と、
上記受信側パターン生成回路で生成された繰返しパターンに上記送信側ビット入替回路における入れ替えと同一の入れ替えを施すことにより比較パターンを生成する受信側ビット入替回路と、
上記データ受信回路で変換したパラレルデータと、上記受信側ビット入替回路で生成した比較パターンとを比較することにより正常受信されたか否かを判定する比較判定回路とを備えたことを特徴とする。
上記データ送信装置が、
初期値を入力してNビット(NはMとは異なる正の整数)を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
上記送信側パターン生成回路で生成された繰返しパターンをMビットごとに区切った時のパラレルデータそれぞれについて、その各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
上記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して上記クロック信号とともに送信するデータ送信回路とを備え、
上記データ受信装置が、
上記データ送信装置から送信されてきた上記シリアルデータを上記クロック信号とともに受信し、そのクロック信号に同期してパラレルデータに変換するデータ受信回路と、
上記データ受信回路で変換したパラレルデータに上記送信側ビット入替回路における入れ替えとは逆の入れ替えを施すことにより上記繰返しパターンに相当するビット再入替パターンを生成する受信側ビット再入替回路と、
上記ビット再入替パターンを初期値として入力して上記受信側パターン生成回路と同一の処理を行なうことにより繰り返しパターンからなる比較パターンを生成する受信側パターン生成回路と、
上記受信側ビット再入替回路で生成したビット再入替パターンと、上記受信側パターン生成回路で生成した比較パターンとを比較することにより正常受信されたか否かを判定する比較判定回路とを備えたことを特徴とする。
Nビット(NはMとは異なる正の整数)を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
上記送信側パターン生成回路で生成された繰返しパターンをMビットごとに区切った時のパラレルデータそれぞれについて、その各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
上記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して上記クロック信号とともに送信するデータ送信回路とを備えたことを特徴とする。
上記データ送信装置から送信されてきた上記シリアルデータを上記クロック信号とともに受信し、そのクロック信号に同期してMビットのパラレルデータに変換するデータ受信回路と、
上記データ受信回路で変換したパラレルデータのそれぞれについて、各パラレルデータ内の所定のビットを入れ替えることにより複数のビット再入替パラレルデータからなるビット再入替パターンを生成する受信側ビット再入替回路と、
ビット再入替パターンを初期値として入力して、Nビット(NはMとは異なる正の整数)を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する受信側パターン生成回路と、
上記受信側パターン生成回路で生成された繰返しパターンに上記受信機側ビット再入替回路による入れ替えとは逆の入れ替えを施すことにより比較パターンを生成する受信側ビット入替回路と、
上記データ受信回路で変換したパラレルデータと、上記受信側ビット入替回路で生成した比較パターンとを比較することにより、前記シリアルデータが正常受信されたか否かを判定する比較判定回路とを備えたことを特徴とする。
上記データ送信装置から送信されてきた上記シリアルデータを上記クロック信号とともに受信し、そのクロック信号に同期してMビットのパラレルデータに変換するデータ受信回路と、上記データ受信回路で変換したパラレルデータのそれぞれについて、各パラレルデータ内の所定のビットを入れ替えることにより複数のビット再入替パラレルデータからなるビット再入替パターンを生成する受信側ビット再入替回路と、
上記ビット再入替パターンを初期値として入力して、Nビット(NはMとは異なる正の整数)を繰返し単位として所定のビットパターンを繰返す比較パターンを生成する受信側パターン生成回路と、
上記受信側ビット再入替回路で生成したビット再入替パターンと、上記受信側パターン生成回路で生成した比較パターンとを比較することにより、前記シリアルデータが正常に受信されたか否かを判定する比較判定回路とを備えたことを特徴とする。
10 データ送信装置
11,23,33 PRBSパターン発生回路
11_1 シフトレジスタ
11_1a,11_1b,11_1c フリップフロップ
11_2 エクスクルーシブ・オアゲート
11_3 シリアル/パラレル変換部
12,22,24,32 パラレルデータ順序反転回路
13 シリアライザ
20,30 データ受信装置
21,31 デシリアライザ
25,34 比較判定回路
Claims (10)
- Mビット(Mは正の整数)からなるパラレルデータをシリアルデータに変換して順次送信するデータ送信装置と、前記データ送信装置から送信されてきたシリアルデータを順次受信するデータ受信装置とを有し、該データ送信装置から送信されてきたデータが該データ受信装置で正常に受信されるか否かを試験する試験機能を備えた通信システムであって、
前記データ送信装置が、
初期値を利用して所定の処理を行うことによりNビット(NはMとは異なる正の整数)を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
前記送信側パターン生成回路で生成された繰返しパターンをMビットごとに区切った時のパラレルデータそれぞれについて、該各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
前記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して前記クロック信号とともに送信するデータ送信回路とを備え、
前記データ受信装置が、
前記データ送信装置から送信されてきた前記シリアルデータを前記クロック信号とともに受信し、該クロック信号に同期してパラレルデータに変換するデータ受信回路と、
前記データ受信回路で変換したパラレルデータに前記送信側ビット入替回路における入れ替えとは逆の入れ替えを施すことにより前記繰返しパターンに相当するビット再入替パターンを生成する受信側ビット再入替回路と、
前記ビット再入替パターンを初期値として入力して前記送信側パターン生成回路と同一の処理を行なうことにより繰返しパターンを生成する受信側パターン生成回路と、
前記受信側パターン生成回路で生成された繰返しパターンに前記送信側ビット入替回路における入れ替えと同一の入れ替えを施すことにより比較パターンを生成する受信側ビット入替回路と、
前記データ受信回路で変換したパラレルデータと、前記受信側ビット入替回路で生成した比較パターンとを比較することにより正常受信されたか否かを判定する比較判定回路とを備えたことを特徴とする通信システム。 - Mビット(Mは正の整数)からなるパラレルデータをシリアルデータに変換して順次送信するデータ送信装置と、前記データ送信装置から送信されてきたシリアルデータを順次受信するデータ受信装置とを有し、該データ送信装置から送信されてきたデータが該データ受信装置で正常に受信されるか否かを試験する試験機能を備えた通信システムであって、
前記データ送信装置が、
初期値を入力して所定の処理を行うことによりNビット(NはMとは異なる正の整数)を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
前記送信側パターン生成回路で生成された繰返しパターンをMビットごとに区切った時のパラレルデータそれぞれについて、該各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
前記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して前記クロック信号とともに送信するデータ送信回路とを備え、
前記データ受信装置が、
前記データ送信装置から送信されてきた前記シリアルデータを前記クロック信号とともに受信し、該クロック信号に同期してパラレルデータに変換するデータ受信回路と、
前記データ受信回路で変換したパラレルデータに前記送信側ビット入替回路における入れ替えとは逆の入れ替えを施すことにより前記繰返しパターンに相当するビット再入替パターンを生成する受信側ビット再入替回路と、
前記ビット再入替パターンを初期値として入力して前記受信側パターン生成回路と同一の処理を行なうことにより繰り返しパターンからなる比較パターンを生成する受信側パターン生成回路と、
前記受信側ビット再入替回路で生成したビット再入替パターンと、前記受信側パターン生成回路で生成した比較パターンとを比較することにより正常受信されたか否かを判定する比較判定回路とを備えたことを特徴とする通信システム。 - Mビット(Mは正の整数)からなるパラレルデータをシリアルデータに変換して順次送信するデータ送信装置であって、
Nビット(NはMとは異なる正の整数)を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する送信側パターン生成回路と、
前記送信側パターン生成回路で生成された繰返しパターンをMビットごとに区切った時のパラレルデータそれぞれについて、該各パラレルデータ内の所定のビットを入れ替えることにより複数のビット入替パラレルデータからなるビット入替パターンを生成する送信側ビット入替回路と、
前記送信側ビット入替回路で生成されたビット入替パターンを、クロック信号に同期してシリアルデータに変換して前記クロック信号とともに送信するデータ送信回路とを備えたことを特徴とするデータ送信装置。 - データ送信装置からクロック信号とともに送信されるシリアルデータを順次受信するデータ受信装置であって、
前記データ送信装置から送信されてきた前記シリアルデータを前記クロック信号とともに受信し、該クロック信号に同期してMビット(Mは正の整数)のパラレルデータに変換するデータ受信回路と、
前記データ受信回路で変換したパラレルデータのそれぞれについて、該各パラレルデータ内の所定のビットを入れ替えることにより複数のビット再入替パラレルデータからなるビット再入替パターンを生成する受信側ビット再入替回路と、
前記ビット再入替パターンを初期値として入力して、Nビット(NはMとは異なる正の整数)を繰返し単位として所定のビットパターンを繰返す繰返しパターンを生成する受信側パターン生成回路と、
前記受信側パターン生成回路で生成された繰返しパターンに前記受信機側ビット再入替回路による入れ替えとは逆の入れ替えを施すことにより比較パターンを生成する受信側ビット入替回路と、
前記データ受信回路で変換したパラレルデータと、前記受信側ビット入替回路で生成した比較パターンとを比較することにより、前記シリアルデータが正常に受信されたか否かを判定する比較判定回路とを備えたことを特徴とするデータ受信装置。 - データ送信装置からクロック信号とともに送信されるシリアルデータを順次受信するデータ受信装置であって、
前記データ送信装置から送信されてきた前記シリアルデータを前記クロック信号とともに受信し、該クロック信号に同期してMビット(Mは正の整数)のパラレルデータに変換するデータ受信回路と、
前記データ受信回路で変換したパラレルデータのそれぞれについて、該パラレルデータ内の所定のビットを入れ替えることにより複数のビット再入替パラレルデータからなるビット再入替パターンを生成する受信側ビット再入替回路と、
前記ビット再入替パターンを初期値として入力して、Nビット(NはMとは異なる正の整数)を繰返し単位として所定のビットパターンを繰返す比較パターンを生成する受信側パターン生成回路と、
前記受信側ビット再入替回路で生成したビット再入替パターンと、前記受信側パターン生成回路で生成した比較パターンとを比較することにより、前記シリアルデータが正常に受信されたか否かを判定する比較判定回路とを備えたことを特徴とするデータ受信装置。 - 前記送信側パターン生成回路および前記受信側パターン生成回路が擬似ランダム2進法シーケンスによる繰返しパターンを生成するものであることを特徴とする請求項1または2に記載の通信システム。
- 前記送信側パターン生成回路が擬似ランダム2進法シーケンスによる繰返しパターンを生成するものであることを特徴とする請求項3記載のデータ送信装置。
- 前記送信側パターン生成回路および前記受信側パターン生成回路が擬似ランダム2進法シーケンスによる繰返しパターンを生成するものであることを特徴とする請求項4または5に記載のデータ受信装置。
- 前記シリアルデータが前記Nとは異なるビットを繰返し単位として所定のビットパターンを繰返す繰返しパターンを有することを特徴とする請求項4または5に記載のデータ受信装置。
- 前記シリアルデータがM×Nビットを繰返し単位として所定のビットパターンを繰返す繰返しパターンを有することを特徴とする請求項4または5に記載のデータ受信装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018523363A (ja) * | 2015-06-29 | 2018-08-16 | 武漢精測電子技術股▲ふん▼有限公司 | Lvdsビデオ信号をdpビデオ信号に変換するための方法およびシステム |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8514955B2 (en) * | 2009-03-24 | 2013-08-20 | Megachips Corporation | Communication system, data transmitter, and data receiver capable of detecting incorrect receipt of data |
US20120269239A1 (en) * | 2011-04-20 | 2012-10-25 | Mykhaylo Sabelkin | Method and Apparatus for Data Transmission Oriented on the Object, Communication Media, Agents, and State of Communication Systems |
JP2012124642A (ja) * | 2010-12-07 | 2012-06-28 | Fuji Xerox Co Ltd | 受信装置、データ転送装置、及びプログラム |
JP2012124643A (ja) * | 2010-12-07 | 2012-06-28 | Fuji Xerox Co Ltd | 受信装置及びデータ転送装置 |
JP5965219B2 (ja) * | 2011-06-09 | 2016-08-03 | 株式会社メガチップス | 受信装置 |
JP6092727B2 (ja) * | 2012-08-30 | 2017-03-08 | 株式会社メガチップス | 受信装置 |
TWI615700B (zh) * | 2015-10-14 | 2018-02-21 | 慧榮科技股份有限公司 | 時脈校正方法、參考時脈產生方法、時脈校正電路以及參考時脈產生電路 |
KR102450325B1 (ko) * | 2015-12-28 | 2022-10-04 | 에스케이하이닉스 주식회사 | 반도체 장치 |
KR20180040959A (ko) * | 2016-10-13 | 2018-04-23 | 에스케이하이닉스 주식회사 | 복수개의 전송레인들을 갖는 데이터 전송 시스템 및 데이터 전송 시스템의 전송 데이터 테스트 방법 |
CN108155979B (zh) * | 2016-12-02 | 2020-01-14 | 电信科学技术研究院 | 一种检测设备 |
CN109387765B (zh) * | 2017-08-07 | 2021-12-21 | 默升科技集团有限公司 | 用于标识通道错误的器件、方法和集成电路 |
CN110233807B (zh) * | 2019-05-08 | 2022-07-15 | 合肥杰发科技有限公司 | 一种低压差分信号发送器以及数据传输设备 |
US20240160516A1 (en) * | 2022-11-14 | 2024-05-16 | Qualcomm Incorporated | C-phy receiver corrupt post pattern filter |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11136217A (ja) * | 1997-10-28 | 1999-05-21 | Anritsu Corp | ビット誤り測定装置 |
JP2008193516A (ja) * | 2007-02-06 | 2008-08-21 | Anritsu Corp | ランダムエラー信号発生装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4586159A (en) * | 1983-11-21 | 1986-04-29 | The United States Of America As Represented By The Secretary Of The Navy | Digital bus adaptor |
KR100306282B1 (ko) * | 1998-12-10 | 2001-11-02 | 윤종용 | 통신시스템의인터리빙/디인터리빙장치및방법 |
JP2001175170A (ja) | 1999-12-14 | 2001-06-29 | Victor Co Of Japan Ltd | ストリーム再生方法及びストリーム再生装置 |
US6862296B1 (en) * | 1999-12-21 | 2005-03-01 | Lsi Logic Corporation | Receive deserializer circuit for framing parallel data |
US6914885B2 (en) * | 2001-05-07 | 2005-07-05 | Ericsson Inc. | Methods, wireless radio receivers, and systems for selecting a data stream from concurrently demodulated radio signals |
US7183797B2 (en) * | 2004-10-29 | 2007-02-27 | Altera Corporation | Next generation 8B10B architecture |
GB2419788B (en) * | 2004-11-01 | 2007-10-31 | Toshiba Res Europ Ltd | Interleaver and de-interleaver systems |
JP4873533B2 (ja) * | 2005-12-15 | 2012-02-08 | 富士通株式会社 | 高速シリアル転送デバイス試験方法、プログラム及び装置 |
US7653141B2 (en) * | 2006-03-31 | 2010-01-26 | Panasonic Corporation | Multi-band OFDM UWB communication systems having improved frequency diversity |
JP5289736B2 (ja) | 2006-09-29 | 2013-09-11 | 富士通セミコンダクター株式会社 | 送受信装置 |
US7698088B2 (en) | 2006-11-15 | 2010-04-13 | Silicon Image, Inc. | Interface test circuitry and methods |
US8452560B2 (en) * | 2006-12-29 | 2013-05-28 | Teradyne, Inc. | Identifying periodic jitter in a signal |
US8514955B2 (en) | 2009-03-24 | 2013-08-20 | Megachips Corporation | Communication system, data transmitter, and data receiver capable of detecting incorrect receipt of data |
-
2010
- 2010-03-08 US US12/659,408 patent/US8514955B2/en active Active
- 2010-03-24 CN CN201010143191.9A patent/CN101848073B/zh active Active
- 2010-03-24 TW TW99108698A patent/TWI468708B/zh active
- 2010-03-24 JP JP2010068531A patent/JP5624781B2/ja active Active
-
2013
- 2013-04-30 US US13/873,941 patent/US9094181B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11136217A (ja) * | 1997-10-28 | 1999-05-21 | Anritsu Corp | ビット誤り測定装置 |
JP2008193516A (ja) * | 2007-02-06 | 2008-08-21 | Anritsu Corp | ランダムエラー信号発生装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2018523363A (ja) * | 2015-06-29 | 2018-08-16 | 武漢精測電子技術股▲ふん▼有限公司 | Lvdsビデオ信号をdpビデオ信号に変換するための方法およびシステム |
Also Published As
Publication number | Publication date |
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