RU2008116679A - Устройство декодирования и устройство приема - Google Patents

Устройство декодирования и устройство приема Download PDF

Info

Publication number
RU2008116679A
RU2008116679A RU2008116679/09A RU2008116679A RU2008116679A RU 2008116679 A RU2008116679 A RU 2008116679A RU 2008116679/09 A RU2008116679/09 A RU 2008116679/09A RU 2008116679 A RU2008116679 A RU 2008116679A RU 2008116679 A RU2008116679 A RU 2008116679A
Authority
RU
Russia
Prior art keywords
variable
verification
message
generating
register
Prior art date
Application number
RU2008116679/09A
Other languages
English (en)
Other versions
RU2391774C2 (ru
Inventor
Норифуми КАМИЯ (JP)
Норифуми КАМИЯ
Original Assignee
Нек Корпорейшн (Jp)
Нек Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Нек Корпорейшн (Jp), Нек Корпорейшн filed Critical Нек Корпорейшн (Jp)
Publication of RU2008116679A publication Critical patent/RU2008116679A/ru
Application granted granted Critical
Publication of RU2391774C2 publication Critical patent/RU2391774C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6577—Representation or format of variables, register sizes or word-lengths and quantization
    • H03M13/658—Scaling by multiplication or division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H03M13/1117—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using approximations for check node processing, e.g. an outgoing message is depending on the signs and the minimum over the magnitudes of all incoming messages according to the min-sum rule
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1111—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms
    • H03M13/1117—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using approximations for check node processing, e.g. an outgoing message is depending on the signs and the minimum over the magnitudes of all incoming messages according to the min-sum rule
    • H03M13/1122—Soft-decision decoding, e.g. by means of message passing or belief propagation algorithms using approximations for check node processing, e.g. an outgoing message is depending on the signs and the minimum over the magnitudes of all incoming messages according to the min-sum rule storing only the first and second minimum values per check node
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1105—Decoding
    • H03M13/1131—Scheduling of bit node or check node processing
    • H03M13/1134—Full parallel processing, i.e. all bit nodes or check nodes are processed in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H03M13/6505—Memory efficient implementations

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Correction Of Errors (AREA)

Abstract

1. Устройство декодирования, которое декодирует псевдоциклические коды с контролем четности низкой плотности при кодировании с исправлением ошибок и выводит оцененную последовательность битов передачи, которая является результатом декодирования, упомянутое устройство содержит: ! средство формирования сообщения переменной для проверки, включающее в себя множество регистров сдвига с обратными связями предопределенного количества ступеней, включающих в себя множество регистров; упомянутое средство формирования сообщения переменной для проверки принимает последовательность принятых данных, формирует и выводит сообщение переменной для проверки и оцененную последовательность битов передачи; упомянутое сообщение переменной для проверки содержит данные, заключающие в себе сумму коэффициента логарифмического правдоподобия и априорного значения; ! средство формирования сообщения проверки для переменной, включающее в себя множество регистров сдвига с обратными связями заданного количества ступеней, включающих в себя множество регистров; упомянутое средство формирования сообщения проверки для переменной выводит, по приему сообщения переменной для проверки, выведенного из упомянутого средства формирования сообщения переменной для проверки, сообщение проверки для переменной, включающее в себя данные, сформированные в ответ на упомянутое принятое сообщение переменной для проверки; и ! средство обработки нормализации, которое перемножает заданные данные, включенные в упомянутое сообщение проверки для переменной, выведенное упомянутым средством формирования сообщения проверки для переменной, с за�

Claims (24)

1. Устройство декодирования, которое декодирует псевдоциклические коды с контролем четности низкой плотности при кодировании с исправлением ошибок и выводит оцененную последовательность битов передачи, которая является результатом декодирования, упомянутое устройство содержит:
средство формирования сообщения переменной для проверки, включающее в себя множество регистров сдвига с обратными связями предопределенного количества ступеней, включающих в себя множество регистров; упомянутое средство формирования сообщения переменной для проверки принимает последовательность принятых данных, формирует и выводит сообщение переменной для проверки и оцененную последовательность битов передачи; упомянутое сообщение переменной для проверки содержит данные, заключающие в себе сумму коэффициента логарифмического правдоподобия и априорного значения;
средство формирования сообщения проверки для переменной, включающее в себя множество регистров сдвига с обратными связями заданного количества ступеней, включающих в себя множество регистров; упомянутое средство формирования сообщения проверки для переменной выводит, по приему сообщения переменной для проверки, выведенного из упомянутого средства формирования сообщения переменной для проверки, сообщение проверки для переменной, включающее в себя данные, сформированные в ответ на упомянутое принятое сообщение переменной для проверки; и
средство обработки нормализации, которое перемножает заданные данные, включенные в упомянутое сообщение проверки для переменной, выведенное упомянутым средством формирования сообщения проверки для переменной, с заданной константой и выводит результирующее произведение в упомянутое средство формирования сообщения переменной для проверки;
при этом упомянутое средство формирования сообщения переменной для проверки включает в себя средство обработки переменной для проверки, которое суммирует данные, соответствующие выходу упомянутого средства формирования сообщения проверки для переменной, с заданными данными из числа данных, удерживаемых в регистрах из числа упомянутых регистров сдвига с обратными связями, включенных в упомянутое средство формирования сообщения переменной для проверки, сохраняет результирующую сумму в регистре следующей ступени и выводит, при заданной временной привязке, оцененную последовательность битов передачи и сообщение переменной для проверки, включающее в себя данные, удерживаемые в упомянутом регистре; и
при этом упомянутое средство формирования сообщения проверки для переменной включает в себя средство обработки проверки для переменной, которое выбирает два элемента данных из данных, удерживаемых упомянутыми регистрами из числа упомянутых регистров сдвига с обратными связями упомянутого средства формирования сообщения проверки для переменной, а также данные наименьшего значения и данные второго наименьшего значения из данных, выведенных упомянутым средством обработки переменной для проверки, сохраняет данные, выбранные в регистре следующей ступени, и выводит данные, удерживаемые в упомянутом регистре, при заданной временной привязке, в качестве сообщения проверки для переменной;
упомянутое средство формирования сообщения переменной для проверки является скомпонованным между регистрами из числа упомянутых регистров сдвига с обратными связями упомянутого средства формирования сообщения проверки для переменной;
упомянутое средство формирования сообщения проверки для переменной является скомпонованным между регистрами из числа упомянутых регистров сдвига с обратными связями упомянутого средства формирования сообщения проверки для переменной.
2. Устройство декодирования по п.1, в котором
упомянутое средство формирования сообщения переменной для проверки включает в себя первый счетчик тактовых импульсов, синхронизированный с рабочим тактовым сигналом упомянутого регистра сдвига с обратными связями упомянутого средства формирования сообщения переменной для проверки; и
упомянутое средство формирования сообщения проверки для переменной включает в себя второй счетчик тактовых импульсов, синхронизированный с рабочим тактовым сигналом упомянутого регистра сдвига с обратными связями упомянутого средства формирования сообщения проверки для переменной;
упомянутое средство обработки переменной для проверки выбирает, в ответ на значение счета упомянутого первого счетчика тактовых импульсов, данные, которые должны суммироваться, с частью данных, удерживаемых в регистре упомянутого средства формирования сообщения переменной для проверки;
регистр упомянутого средства формирования сообщения проверки для переменной удерживает значение счета упомянутого второго счетчика тактовых импульсов;
упомянутое средство обработки проверки для переменной выводит, когда данные, соответствующие выходу упомянутого средства формирования сообщения переменной для проверки, стали наименьшим значением, числовое значение, соответствующее значению счета упомянутого второго счетчика тактовых импульсов, удерживаемому упомянутым регистром, и заставляет выходное значение удерживаться в регистре следующей ступени.
3. Устройство декодирования по п.1, в котором
упомянутое средство формирования сообщения переменной для проверки включает в себя первый счетчик тактовых импульсов, синхронизированный с рабочим тактовым сигналом упомянутого регистра сдвига с обратными связями упомянутого средства формирования сообщения переменной для проверки;
упомянутое средство формирования сообщения проверки для переменной включает в себя второй счетчик тактовых импульсов, синхронизированный с рабочим тактовым сигналом упомянутого регистра сдвига с обратными связями упомянутого средства формирования сообщения проверки для переменной;
упомянутое средство обработки переменной для проверки выбирает, в ответ на значение счета упомянутого первого счетчика тактовых импульсов и числовое значение, назначенное регистру из упомянутого средства формирования сообщения переменной для проверки, данные, которые должны суммироваться с частью данных, удерживаемых в регистре упомянутого регистра с обратными связями упомянутого средства формирования сообщения переменной для проверки;
регистр упомянутого средства формирования сообщения проверки для переменной удерживает значение счета упомянутого второго счетчика тактовых импульсов;
упомянутое средство обработки проверки для переменной выводит, когда данные, соответствующие выходу упомянутого средства формирования сообщения переменной для проверки, стали наименьшим значением, набор, состоящий из значения счета упомянутого второго счетчика тактовых импульсов, удерживаемого упомянутым регистром, и числового значения, назначенного регистру упомянутого средства формирования сообщения переменной для проверки.
4. Устройство декодирования по п.1, в котором
упомянутое средство формирования сообщения переменной для проверки и упомянутое средство формирования сообщения проверки для переменной повторяют формирование и вывод упомянутого сообщения переменной для проверки, а также формирование и вывод упомянутого сообщения проверки для переменной, заданное количество раз;
упомянутое средство формирования сообщения переменной для проверки выводит оцененную последовательность битов передачи после повторения формирования упомянутого сообщения переменной для проверки упомянутое заданное количество раз.
5. Устройство декодирования по п.2, в котором
упомянутое средство формирования сообщения переменной для проверки и упомянутое средство формирования сообщения проверки для переменной повторяют формирование и вывод упомянутого сообщения переменной для проверки, а также формирование и вывод упомянутого сообщения проверки для переменной заданное количество раз;
упомянутое средство формирования сообщения переменной для проверки выводит оцененную последовательность битов передачи после повторения формирования упомянутого сообщения переменной для проверки упомянутое заданное количество раз.
6. Устройство декодирования по п.3, в котором
упомянутое средство формирования сообщения переменной для проверки и упомянутое средство формирования сообщения проверки для переменной повторяют формирование и вывод упомянутого сообщения переменной для проверки, а также формирование и вывод упомянутого сообщения проверки для переменной заданное количество раз;
упомянутое средство формирования сообщения переменной для проверки выводит оцененную последовательность битов передачи после повторения формирования упомянутого сообщения переменной для проверки упомянутое заданное количество раз.
7. Устройство декодирования по любому одному из пп.1-6, в котором упомянутое средство формирования сообщения переменной для проверки включает в себя такое же количество регистров и упомянутых средств обработки проверки для переменной, как размер циклической матрицы, составляющей проверочную матрицу псевдоциклических кодов с контролем четности низкой плотности; и при этом
упомянутое средство формирования сообщения проверки для переменной включает в себя такое же количество упомянутых регистров и упомянутых средств обработки проверки для переменной, как размер циклической матрицы, составляющей проверочную матрицу упомянутых псевдоциклических кодов с контролем четности низкой плотности.
8. Устройство декодирования по п.1, в котором упомянутое средство формирования переменной для проверки включает в себя:
такое же количество блоков регистров переменной для проверки, как общее количество n блоков столбца проверочной матрицы;
сумматор; и
первый счетчик тактовых импульсов, синхронизированный с тактовым сигналом регистра, включенного в упомянутый блок регистров переменной для проверки;
выходные данные упомянутого блока регистров переменной для проверки суммируются упомянутым сумматором с частью последовательности принятых данных, эквивалентных блоку столбца проверочной матрицы, соответствующему упомянутому блоку регистров переменной для проверки; результат суммирования выводится; при этом
упомянутый блок регистров переменной для проверки включает в себя:
количество ступеней регистров, равное размеру a циклической матрицы, составляющей упомянутую проверочную матрицу;
множество средств обработки переменной для проверки, скомпонованных между упомянутыми регистрами; и
выходной переключатель, который принимает выходные данные регистра последней ступени и переключается между соединением на вход регистра первой ступени и подводом на вход упомянутого сумматора;
упомянутый блок регистров переменной для проверки принимает такое же количество последовательностей данных, как количество m блоков строки проверочной матрицы;
упомянутый блок регистров переменной для проверки дополнительно включает в себя
средство переключения соединений, которое определяет, по m последовательностям битов, каждая из которых состоит из a битов, предопределенных упомянутой проверочной матрицей, должны или нет входные данные в упомянутый блок регистров переменной для проверки подаваться в качестве входных данных в упомянутое средство обработки переменной для проверки;
упомянутое средство обработки переменной для проверки выбирает данные, суммированные в данные входного сообщения, на основании значения счета упомянутого первого счетчика; информация, удерживаемая и обновляемая в упомянутом регистре упомянутым средством обработки переменной для проверки, включает в себя данные, соответствующие сообщению переменной для проверки (сообщению VC), и информацию, представляющую плюс или минус данных части сообщения, вычисленной упомянутым средством обработки переменной для проверки.
9. Устройство декодирования по п.1, в котором упомянутое средство обработки проверки для переменной включает в себя:
такое же количество блоков регистров проверки для переменной, как общее количество m блоков строки проверочной матрицы; и
второй счетчик тактовых импульсов, который синхронизирован с тактовым сигналом регистра в упомянутом блоке регистров проверки для переменной;
упомянутый блок регистров проверки для переменной включает в себя
такое же количество ступеней регистров, как размер циклической матрицы, составляющей проверочную матрицу;
средство обработки проверки для переменной, предусмотренное между соседними из упомянутых регистров;
средство переключения соединений для определения, на основании n последовательностей битов, каждая составлена из a битов, как предопределено с самого начала упомянутой проверочной матрицей, должны или нет входные данные в упомянутый блок регистров проверки для переменной подаваться в упомянутое средство обработки проверки для проверки, и
выходной переключатель, который переключается между выходом регистра последней ступени на вход регистра первой ступени или на упомянутое средство обработки нормализации; при этом
в упомянутом блоке регистров проверки для переменной информация, удерживаемая и обновляемая в упомянутом регистре упомянутым средством обработки проверки для переменной, включает в себя данные, эквивалентные сообщению проверки для переменной (сообщению CV), значение упомянутого второго счетчика тактовых импульсов и информацию, вычисленную упомянутым средством формирования сообщения переменной для проверки и представляющую синдром для результата принятия жесткого решения по сообщению, поданному в упомянутое средство формирования сообщения проверки для переменной.
10. Устройство декодирования по п.8, в котором такое же количество средств обработки переменной для проверки, как количество '1'-иц, содержащихся в проверочной матрице {hr (0,l), hr (1,l), hr (2,l),..., hr (m-1,l)}, предусмотрено между r-м регистром и (r+1)-м регистром в l-м блоке регистров переменной для проверки, где l и r указывают целое число между 0 и n-1 и целое число между 0 и a-1 соответственно.
11. Устройство декодирования по п.9, в котором такое же количество средств обработки проверки для переменной, как количество '1'-иц, содержащихся в {gt(s,0), gt(s,1), gt(s,2),..., gt(s,n-1)} матрицы G (GTH=0, что касается проверочной матрицы H, GT является транспонированной матрицей G), предусмотрено между t-м регистром и (t+1)-м регистром в s-м блоке регистров проверки для переменной, где s и t обозначают целое число между 0 и m-1, и целое число между 0 и a-1 соответственно.
12. Устройство декодирования по любому одному из пп.8 и 10, в котором упомянутое средство обработки переменной для проверки принимает cnt, μ, а также первые и вторые данные L1, L2, P2, P1-in и Zin, эквивалентные сообщению проверки для переменной,
где μ, L1, L2 и P2 соответствуют μ(i,j), Lj,1 (s), Lj,2 (s) и P2(i,j) в равенстве
Figure 00000001
которое дает данные Zr (l)(j) сообщения в момент (a-j) времени, если начальное состояние (значение в момент (0) времени) данных сообщения, сохраненных в r-м регистре, представлено в качестве Zr (1)(a), а cnt обозначает набор целых чисел l между 0 и n-1, предопределенных из одного блока регистров переменной для проверки в другой, и набор целых чисел между 0 и a-1, соответствующих значению счетчика, синхронизированного с тактовым сигналом; упомянутое средство обработки переменной для проверки включает в себя:
компаратор, который принимает cnt и μ;
селектор, который принимает L1 и L2 в качестве входных данных и выводит одно из L1 и L2 с выходными данными упомянутого компаратора в качестве управляющего сигнала выбора;
схему, исключающего ИЛИ, которая принимает P2 и P1-in;
инвертор плюса и минуса, который принимает выходные данные упомянутого селектора и инвертирует полярность выходных данных упомянутого селектора на основании выходных данных упомянутой схемы, исключающего ИЛИ; и
сумматор, который суммирует Zin и выходные данные инвертора плюса и минуса, и выводит результат суммирования в качестве Z1-out;
упомянутое средство обработки переменной для проверки выводит, для входных данных Zin и P1-in, Z1-out и P1-out, представленные следующими равенствами:
Figure 00000002
и подает Z1-out и P1-out в качестве Zin и P1-in через упомянутый регистр в средство обработки переменной для проверки следующей ступени.
13. Устройство декодирования по любому одному из пп.9 и 11, в котором упомянутое средство обработки проверки для переменной принимает Z, cnt, P2-in, μin, L1-in и L2-in в качестве входных данных; упомянутое средство обработки проверки для переменной включает в себя:
схему, исключающего ИЛИ, которая принимает, в качестве входных данных, информацию, указывающую плюс или минус P2-in и Z;
первый компаратор, который принимает, в качестве входных данных, L2-in и абсолютное значение Z;
второй компаратор, который принимает, в качестве входных данных, L1-in и абсолютное значение Z;
первый селектор, который принимает абсолютное значение Z, L1-in и L2-in в качестве входных данных, принимает выходные данные упомянутого компаратора в качестве управляющего сигнала выбора и переключает его выходные данные в зависимости от выходного результата упомянутого первого компаратора, чтобы выдавать L1-out и L2-out в качестве выходных сигналов; и
второй селектор, который принимает cnt и μin в качестве входных данных, принимает выходные данные упомянутого второго компаратора в качестве управляющего сигнала выбора, переключает его выходные данные в зависимости от выходного результата упомянутого второго компаратора и выводит μout; при этом
Z соответствует Zj-1;
cnt обозначает набор целых чисел между 0 и n-1, и целых чисел между 0 и a-1, который соответствует значению счетчика, синхронизированного с тактовым сигналом;
упомянутый блок узлов обработки проверки для переменной выводит, для входных сигналов L1-in, L2-in, P2-in и μin, L1-out, L2-out, P2-out и μout, представленные следующими равенствами:
Figure 00000003
14. Устройство декодирования по п.12, в котором:
упомянутый компаратор и упомянутый селектор удалены из упомянутого средства обработки переменной для проверки; при этом
предусмотрены упомянутая схема, исключающего ИЛИ, инвертор плюса и минуса, и упомянутый сумматор; и при этом
L2, P2, P1-in и Zin являются входными данными, а V1-out и P1-out являются выходными данными.
15. Устройство декодирования по п.13, в котором
упомянутый компаратор и упомянутый селектор удалены из упомянутого средства обработки проверки для переменной; при этомпредусмотрены упомянутая схема исключающего ИЛИ, первый и второй компаратор, и первый селектор; и при этом,
Z, P2-in, L1-in и L2-in являются входными данными, а L1-out, L2-out и P2-out являются выходными данными.
16. Устройство приема, включающее в себя устройство декодирования, которое декодирует псевдоциклические коды с контролем четности низкой плотности при кодировании с исправлением ошибок и выводит оцененную последовательность битов передачи, упомянутое устройство приема содержит:
демодулятор, который демодулирует и выводит принятую информацию; и
устройство преобразования управляющих данных синхронизации, которое преобразует выходные данные упомянутого демодулятора во входные данные вида, приведенного в соответствие упомянутому устройству декодирования;
упомянутое устройство декодирования включает в себя:
средство формирования сообщения переменной для проверки, включающее в себя множество регистров сдвига с обратными связями предопределенного количества ступеней, включающих в себя множество регистров; упомянутое средство формирования сообщения переменной для проверки принимает последовательность принятых данных, формирует и выводит сообщение переменной для проверки и оцененную последовательность битов передачи; упомянутое сообщение переменной для проверки содержит данные, заключающие в себе сумму коэффициента логарифмического правдоподобия и априорного значения;
средство формирования сообщения проверки для переменной, включающее в себя множество регистров сдвига с обратными связями заданного количества ступеней, включающих в себя множество регистров; упомянутое средство формирования сообщения проверки для переменной выводит, по приему сообщения переменной для проверки, выведенного из упомянутого средства формирования сообщения переменной для проверки, сообщение проверки для переменной, заключающее в себе данные, сформированные в ответ на упомянутое принятое сообщение переменной для проверки; и
средство обработки нормализации, которое перемножает заданные данные, включенные в упомянутое сообщение проверки для переменной, выведенное упомянутым средством формирования сообщения проверки для переменной, с заданной константой и выводит результирующее произведение в упомянутое средство формирования сообщения переменной для проверки;
упомянутое средство формирования сообщения переменной для проверки включает в себя средство обработки переменной для проверки, которое суммирует данные, соответствующие выходу упомянутого средства формирования сообщения проверки для переменной, с заданными данными из числа данных, удерживаемых в регистрах из числа упомянутых регистров сдвига с обратными связями, включенных в упомянутое средство формирования сообщения переменной для проверки, сохраняет результирующую сумму в регистре следующей ступени и выводит, при заданной временной привязке, оцененную последовательность битов передачи и сообщение переменной для проверки, включающее в себя данные, удерживаемые в упомянутом регистре;
упомянутое средство формирования сообщения проверки для переменной включает в себя средство обработки проверки для переменной, которое выбирает два элемента данных из данных, удерживаемых упомянутыми регистрами из числа упомянутых регистров сдвига с обратными связями упомянутого средства формирования сообщения проверки для переменной, а также данные наименьшего значения и данные второго наименьшего значения из данных, выведенных упомянутым средством обработки переменной для проверки, сохраняет данные, выбранные в регистре следующей ступени и выводит данные, удерживаемые в упомянутом регистре, при заданной временной привязке, в качестве сообщения проверки для переменной;
упомянутое средство обработки переменной для проверки является скомпонованным между регистрами из упомянутого регистра сдвига с обратными связями упомянутого средства формирования сообщения проверки для переменной;
упомянутое средство обработки проверки для переменной является скомпонованным между регистрами из упомянутого регистра сдвига с обратными связями упомянутого средства формирования сообщения проверки для переменной.
17. Устройство декодирования, которое декодирует псевдоциклические коды с контролем четности низкой плотности при кодировании с исправлением ошибок и выводит оцененную последовательность битов передачи, которая является результатом декодирования, упомянутое устройство включает в себя:
средство формирования сообщения переменной для проверки, которое принимает последовательность принятых данных, а также формирует и выводит сообщение переменной для проверки (сообщение VC) и оцененную битовую последовательность передачи; упомянутое сообщение переменной для проверки содержит данные, заключающие в себе сумму отношения логарифмического правдоподобия и априорного значения; и
средство формирования сообщения проверки для переменной, которое выводит сообщение проверки для переменной (сообщение CV), включающее в себя данные, сформированные в ответ на упомянутое сообщение переменной для проверки;
упомянутое устройство декодирования декодирует псевдоциклические коды с контролем четности низкой плотности при кодировании с исправлением ошибок и выводит оцененную последовательность битов передачи, которая является результатом декодирования; при этом
упомянутое средство формирования переменной для проверки включает в себя:
такое же количество блоков регистров переменной для проверки, как общее количество n блоков столбца проверочной матрицы;
сумматор; и
первый счетчик тактовых импульсов, синхронизированный с тактовым сигналом регистра, включенного в упомянутый блок регистров переменной для проверки;
выходные данные упомянутого блока регистров переменной для проверки суммируются упомянутым сумматором с частью последовательности принятых данных, эквивалентных блоку столбца проверочной матрицы, соответствующему упомянутому блоку регистров переменной для проверки; результат суммирования выводится; при этом
упомянутый блок регистров переменной для проверки включает в себя:
такое же количество ступеней регистров, как размер a циклической матрицы, составляющей упомянутую проверочную матрицу;
множество средств обработки переменной для проверки, скомпонованных между упомянутыми регистрами; и
выходной переключатель, который принимает выходные данные регистра последней ступени и переключается между соединением на вход регистра первой ступени и подводом на вход упомянутого сумматора
упомянутый блок регистров переменной для проверки принимает такое же количество последовательностей данных, как количество m блоков строки проверочной матрицы;
упомянутый блок регистров переменной для проверки дополнительно включает в себя
средство переключения соединений, которое определяет, по m последовательностям битов, каждая состоящая из a битов, предопределенных упомянутой проверочной матрицей, должны или нет входные данные в упомянутый блок регистров переменной для проверки подаваться в качестве входных данных в упомянутое средство обработки переменной для проверки;
упомянутое средство обработки переменной для проверки выбирает данные, суммированные с данными входного сообщения, на основании значения счета упомянутого первого счетчика;
информация, удерживаемая и обновляемая в упомянутом регистре упомянутым средством обработки переменной для проверки, включает в себя данные, соответствующие сообщению переменной для проверки, и информацию, представляющую плюс или минус данных части сообщения, вычисленной упомянутым средством обработки переменной для проверки; при этом
упомянутое средство формирования сообщения проверки для переменной включает в себя:
такое же количество блоков регистров проверки для переменной, как общее количество m блоков строки упомянутой проверочной матрицы; и
второй счетчик тактовых импульсов, синхронизированный с тактовым сигналом регистра, включенного в упомянутый блок регистров проверки для переменной;
упомянутый блок регистров проверки для переменной включает в себя
такое же количество ступеней регистров, как размер a циклической матрицы, составляющей упомянутую проверочную матрицу;
средство обработки проверки для переменной, скомпонованное между соседними из упомянутых регистров;
средство переключения соединений, которое определяет, по n последовательностям битов, каждая состоящая из a битов, предопределенных упомянутой проверочной матрицей, должны или нет входные данные в упомянутый блок регистров проверки для переменной подаваться в качестве входных данных в упомянутое средство обработки проверки для переменной; и
выходной переключатель, который переключается между соединяющим обратную связь выходом регистра последней ступени на вход регистра начальной ступени и подводом в качестве выхода выходных данных регистра последней ступени; при этом
в упомянутом блоке регистров проверки для переменной информация, удерживаемая и обновляемая в упомянутом регистре упомянутым средством обработки проверки для переменной, включает в себя данные, эквивалентные сообщению проверки для переменной (сообщению CV), значение счета упомянутого второго счетчика тактовых импульсов и информацию, вычисленную упомянутым средством формирования сообщения проверки для переменной и представляющую синдром для результата принятия жесткого решения по сообщению, поданному в упомянутое средство формирования сообщения проверки для переменной.
18. Устройство декодирования по п.17, в котором такое же количество средств обработки переменной для проверки, как количество '1'-иц, содержащихся в проверочной матрице {hr (0,l), hr (1,l), hr (2,l),..., hr (m-1,l)}, предусмотрено между r-м регистром и (r+1)-м регистром в l-м блоке регистров переменной для проверки, где l и r указывают целое число между 0 и n-1, и целое число между 0 и a-1 соответственно.
19. Устройство декодирования по п.17, в котором такое же количество средств обработки проверки для переменной, как количество '1'-иц, содержащихся в {gt(s,0), gt(s,1), gt(s,2),..., gt(s,n-1)} матрицы G (GTH=0, что касается проверочной матрицы H, GT является транспонированной матрицей G), предусмотрено между t-ым регистром и (t+1)-м регистром в s-м блоке регистров проверки для переменной, где s и t обозначают целое число между 0 и m-1, и целое число между 0 и a-1 соответственно.
20. Устройство декодирования по любому одному из пп.17 и 18, в котором упомянутое средство обработки переменной для проверки принимает cnt, μ, а также первые и вторые данные L1, L2, P2, P1-in и Zin, эквивалентные сообщению проверки для переменной,
где μ, L1, L2 и P2 соответствуют μ(i,j), Lj,1 (s), Lj,2 (s) и P2(i,j) в равенстве
Figure 00000001
которое дает данные Zr (l)(j) сообщения в момент (a-j) времени, если начальное состояние (значение в момент (0) времени) данных сообщения, сохраненных в r-м регистре, представлено в качестве Zr (1)(a), а cnt обозначает набор целых чисел l между 0 и n-1, предопределенных из одного блока регистров переменной для проверки в другой, и набор целых чисел между 0 и a-1, соответствующих значению счетчика, синхронизированного с тактовым сигналом; упомянутое средство обработки переменной для проверки включает в себя:
компаратор, который принимает cnt и μ;
селектор, который принимает L1 и L2 в качестве входных данных и выводит одно из L1 и L2 с выходными данными упомянутого компаратора в качестве управляющего сигнала выбора;
схему, исключающего ИЛИ, которая принимает P2 и P1-in;
инвертор плюса и минуса, который принимает выходные данные упомянутого селектора и инвертирует полярность выходных данных упомянутого селектора на основании выходных данных упомянутой схемы, исключающего ИЛИ; и
сумматор, который суммирует Zin и выходные данные инвертора плюса и минуса, и выводит результат суммирования в качестве Z1-out;
упомянутое средство обработки переменной для проверки выводит, для входных данных Zin и P1-in, Z1-out и P1-out, представленные следующими равенствами:
Figure 00000002
и подает Z1-out и P1-out в качестве Zin и P1-in через упомянутый регистр в средство обработки переменной для проверки следующей ступени.
21. Устройство декодирования по любому одному из пп.17 и 19, в котором упомянутое средство обработки проверки для переменной принимает Z, cnt, P2-in, μin, L1-in и L2-in в качестве входных данных; упомянутое средство обработки проверки для переменной включает в себя:
схему, исключающего ИЛИ, которая принимает, в качестве входных данных, информацию, указывающую плюс или минус P2-in и Z;
первый компаратор, который принимает, в качестве входных данных, L2-in и абсолютное значение Z;
второй компаратор, который принимает, в качестве входных данных, L1-in и абсолютное значение Z;
первый селектор, который принимает абсолютное значение Z, L1-in и L2-in в качестве входных данных, принимает выходные данные упомянутого компаратора в качестве управляющего сигнала выбора и переключает его выходные данные в зависимости от выходного результата упомянутого первого компаратора, чтобы выдавать L1-out и L2-out в качестве выходных сигналов; и
второй селектор, который принимает cnt и μin в качестве входных данных, принимает выходные данные упомянутого второго компаратора в качестве управляющего сигнала выбора, переключает его выходные данные в зависимости от выходного результата упомянутого второго компаратора и выводит μout; при этом
Z соответствует Zj-1;
cnt обозначает набор целых чисел между 0 и n-1, и целых чисел между 0 и a-1, который соответствует значению счетчика, синхронизированного с тактовым сигналом;
упомянутый блок узлов обработки проверки для переменной выводит, для входных сигналов L1-in, L2-in, P2-in и μin, L1-out, L2-out, P2-out и μout, представленные следующими равенствами:
Figure 00000003
22. Устройство декодирования по п.20, в котором
упомянутый компаратор и упомянутый селектор удалены из упомянутого средства обработки переменной для проверки; при этом
предусмотрены упомянутая схема, исключающего ИЛИ, инвертор плюса и минуса, и упомянутый сумматор; и при этом
L2, P2, P1-in и Zin являются входными данными, а V1-out и P1-out являются выходными данными.
23. Устройство декодирования по п.21, в котором
упомянутый компаратор и упомянутый селектор удалены из упомянутого средства обработки проверки для переменной; при этом
предусмотрены упомянутая схема исключающего ИЛИ, первый и второй компаратор, и первый селектор; и при этом
Z, P2-in, L1-in и L2-in являются входными данными, а L1-out, L2-out и P2-out являются выходными данными.
24. Устройство приема, включающее в себя устройство декодирования согласно по одному из пп.1-15 и 17-23.
RU2008116679/09A 2005-09-26 2006-09-21 Устройство декодирования и устройство приема RU2391774C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005-278429 2005-09-26
JP2005278429A JP4320418B2 (ja) 2005-09-26 2005-09-26 復号装置および受信装置

Publications (2)

Publication Number Publication Date
RU2008116679A true RU2008116679A (ru) 2009-11-10
RU2391774C2 RU2391774C2 (ru) 2010-06-10

Family

ID=37888913

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2008116679/09A RU2391774C2 (ru) 2005-09-26 2006-09-21 Устройство декодирования и устройство приема

Country Status (6)

Country Link
US (1) US8074142B2 (ru)
EP (1) EP1940032B1 (ru)
JP (1) JP4320418B2 (ru)
CN (1) CN101273532B (ru)
RU (1) RU2391774C2 (ru)
WO (1) WO2007034870A1 (ru)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8020072B2 (en) * 2006-10-25 2011-09-13 International Business Machines Corporation Method and apparatus for correcting data errors
KR100938068B1 (ko) * 2007-01-30 2010-01-21 삼성전자주식회사 통신 시스템에서 신호 수신 장치 및 방법
RU2440669C1 (ru) 2007-12-13 2012-01-20 Нек Корпорейшн Устройство декодирования, устройство хранения данных, система обмена данными и способ декодирования
US8261166B2 (en) * 2008-09-17 2012-09-04 Seagate Technology Llc Node processor for use with low density parity check decoder using multiple variable node degree distribution codes
JP5488472B2 (ja) * 2008-11-07 2014-05-14 日本電気株式会社 復号装置、この復号装置を有するデータ通信装置およびデータ記憶装置
CN101807928B (zh) * 2009-02-13 2013-06-05 瑞昱半导体股份有限公司 记录控制器及奇偶校验码译码器
JP5510447B2 (ja) * 2009-03-13 2014-06-04 日本電気株式会社 復号装置および復号方法
JP5445829B2 (ja) * 2009-05-29 2014-03-19 ソニー株式会社 受信装置、受信方法、およびプログラム、並びに受信システム
CN101699770B (zh) * 2009-10-23 2013-03-06 山东大学 一种高速ldpc码编码器及其编码方法
JP2012080283A (ja) * 2010-09-30 2012-04-19 Jvc Kenwood Corp 復号装置および復号方法
US9048867B2 (en) * 2013-05-21 2015-06-02 Lsi Corporation Shift register-based layered low density parity check decoder
US9543984B2 (en) * 2014-04-25 2017-01-10 Infinera Corporation Efficient storage architecture for low-density parity-check decoding
US20160020783A1 (en) * 2014-07-17 2016-01-21 Lsi Corporation Low Density Parity Check Decoder With Relative Indexing
RU2586338C2 (ru) * 2014-10-08 2016-06-10 Общество с ограниченной ответственностью НПО "Квантрон" Способ установки стойки в грунт и стойка, установленная в грунт
US10110249B2 (en) * 2016-08-23 2018-10-23 Sandisk Technologies Llc Column-layered message-passing LDPC decoder
JP2023037446A (ja) * 2021-09-03 2023-03-15 日本電気株式会社 無線受信装置及びその方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6757122B1 (en) * 2002-01-29 2004-06-29 Seagate Technology Llc Method and decoding apparatus using linear code with parity check matrices composed from circulants
JP4224777B2 (ja) * 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
JP2005045735A (ja) * 2003-07-25 2005-02-17 Sony Corp 符号検出装置及び方法、復号装置及び方法、並びに情報処理装置及び方法
US7484158B2 (en) * 2003-12-03 2009-01-27 Infineon Technologies Ag Method for decoding a low-density parity check (LDPC) codeword
US20050283707A1 (en) * 2004-06-22 2005-12-22 Eran Sharon LDPC decoder for decoding a low-density parity check (LDPC) codewords
JP4595650B2 (ja) * 2005-04-25 2010-12-08 ソニー株式会社 復号装置および復号方法
US20070089019A1 (en) * 2005-10-18 2007-04-19 Nokia Corporation Error correction decoder, method and computer program product for block serial pipelined layered decoding of structured low-density parity-check (LDPC) codes, including calculating check-to-variable messages
US20090049357A1 (en) * 2007-08-16 2009-02-19 Yeong-Luh Ueng Decoding Method for Quasi-Cyclic Low-Density Parity-Check Codes and Decoder for The Same
US8181083B2 (en) * 2007-08-27 2012-05-15 Stmicroelectronics S.R.L. Methods and architectures for layered decoding of LDPC codes with minimum latency
RU2440669C1 (ru) * 2007-12-13 2012-01-20 Нек Корпорейшн Устройство декодирования, устройство хранения данных, система обмена данными и способ декодирования

Also Published As

Publication number Publication date
JP2007089064A (ja) 2007-04-05
EP1940032A4 (en) 2015-03-04
RU2391774C2 (ru) 2010-06-10
US20100153810A1 (en) 2010-06-17
JP4320418B2 (ja) 2009-08-26
WO2007034870A1 (ja) 2007-03-29
EP1940032B1 (en) 2019-10-30
US8074142B2 (en) 2011-12-06
EP1940032A1 (en) 2008-07-02
CN101273532B (zh) 2011-11-16
CN101273532A (zh) 2008-09-24

Similar Documents

Publication Publication Date Title
RU2008116679A (ru) Устройство декодирования и устройство приема
JP5624781B2 (ja) 通信システム、データ送信装置、およびデータ受信装置
JP3285354B2 (ja) 最大値探索回路
JP3437635B2 (ja) 疑似ランダム２進パターンの生成方法および装置
JP3046988B2 (ja) データストリームのフレーム同期検出方法及び装置
US5430739A (en) Real-time Reed-Solomon decoder
KR20100005231A (ko) 패리티 검사 디코더들에서 사용하기 위한 노드 처리기들
JPH08335955A (ja) データ伝送用の符号化方法および装置
US6728925B2 (en) Error correcting method and apparatus
US9619206B2 (en) Pseudo-random bit sequence generator
KR100195741B1 (ko) 가변 레이트 비터비 복호화기
CA1213673A (en) Burst error correction using cyclic block codes
Kudryashova Analysis of the peculiarities of encoding messages from various sources
EP1624583A2 (en) Method and apparatus for constructing low-density parity check (LDPC) Matrix
KR101848431B1 (ko) 신호의 인터리빙 주기를 추정하기 위한 장치 및 방법
EP1130865A1 (en) Dummy error addition circuit
US20140136931A1 (en) Error-correcting decoder
JP6774512B2 (ja) Ｆｅｃエラー付加装置、それを用いた試験信号発生装置、及びｆｅｃエラー付加方法
RU2450436C1 (ru) Способ кодовой цикловой синхронизации
JP2003078421A (ja) 符号系列の先頭位置検出方法とその装置、それを用いた復号方法とその装置
RU2428801C1 (ru) Устройство кодовой цикловой синхронизации с мягкими решениями
RU2359414C1 (ru) Способ кодовой цикловой синхронизации
RU2812335C1 (ru) Способ синхронизации кодовых комбинаций
JP2003283341A (ja) 線形ブロック符号に従って符号化されたデータを訂正するための装置
JP3558026B2 (ja) 自己直交符号復号回路及び自己直交符号復号方法