CN101699770B - 一种高速ldpc码编码器及其编码方法 - Google Patents

Abstract

一种高速LDPC码编码器及其编码方法，属移动通信信道编码技术领域，编码器包括一二级编码电路、暂存模块和控制模块，一二级编码电路中含有反馈移位寄存器和异或门，一级编码电路根据校验矩阵和信息位得到中间向量，暂存模块为寄存器组，其特征在于两路一级编码电路的输出端和两路暂存模块中的寄存器输入端相连，暂存模块中的寄存器通过控制模块后其输出端和二级编码电路的反馈移位寄存器输入端相连，二级编码电路根据中间向量和校验矩阵得到校验位。本发明方法直接使用校验矩阵的信息实现编码，先得到一个中间向量，再根据中间向量和校验矩阵中的信息得到校验位。本发明方法编码效率高，可广泛地用于移动通信信道编码技术领域。

Description

一种高速LDPC码编码器及其编码方法

一．所属技术领域：

本发明涉及一种高速LDPC码编码器及其编码方法，属移动通信信道编码技术领域。

二．背景技术：

随着无线互联网多媒体通信的快速发展，无线通信系统对速度和可靠性的要求越来越高。目前对于LDPC码的理论研究已经趋于成熟，无论是国际还是国内都把研究重点放在了编译码器的实现上，研究的焦点为如何在现有器件条件下尽可能的增加编译码的效率。我国3G建设正如火如荼，而对于4G的研究也早已展开，MIMO+OFDM+LDPC的第四代移动通信关键技术向高校以及研究领域提出了严峻的考验。

LDPC码目前已经广泛应用于深空通信、光纤通信、卫星数字视频和音频广播等领域，而基于LDPC码的编码方案已经被下一代卫星数字视频广播标准DVB-S2采纳。数字电视已成为世界通信与信息技术迅猛发展的一个缩影，我国数字电视节目在许多省市已经开始试播，并且计划在2015年终止模拟信号的播放。随着DVB-S2标准在数字视频和卫星通信中的广泛应用，如何设计高效的发送和接收设备受到越来越多的重视。

目前，LDPC编码方法主要有传统编码算法、串行编码算法、并行编码算法。在传统编码过程中，一般生成矩阵是必需的。尽管LDPC码的奇偶校验矩阵是非常稀疏的，但其生成矩阵的稀疏性却无法保证，这样就可能会导致编码的运算和存储复杂性大大增加；而且如果通过行列变换的方式将稀疏奇偶校验矩阵H转换为生成矩阵G，再根据G来进行编码，运算复杂度为o(n²)，将不具有实用性。传统编码方式是:记m×n阶的校验矩阵H=[A|B]，其中子矩阵A为m×k阶，子矩阵B为m×m阶，k+m=n。通过对子矩阵B进行LU分解，得到下三角矩阵L和上三角矩阵U，然后利用前向迭代就可以方便地根据信息位求解得到校验位，完成编码。LDPC编码方法的研究主要集中在如何直接利用稀疏的校验矩阵进行编码，以使其编码复杂度随码长线性增长。未来的发展趋势就是要在保证LDPC码性能的基础上，综合考虑运算复杂度和存储复杂度，设计复杂度低的编码方法。准循环LDPC码性能优异，而且其编码可以采用移位寄存器实现，编码复杂度低，成为当前的一个研究热点。串行编码和并行编码算法都是针对准循环码的，都是利用反馈移位寄存器实现编码。串行编码算法对消息位的处理是串行的，完成一次编码需要(t-c)×b个时钟周期；并行编码算法对消息位的处理是并行的。并行编码是将所有的(t-c)×b个消息位一起送进编码器，校验位则是一位一位的输出，完成一次编码需要bc个时钟周期。但是这两种编码算法都是依赖于生成矩阵。《应用科技》杂志2007.12期.作者为石雷,赵旦峰,薛睿等所写的论文“LDPC编码的FPGA实现”中公开的技术即属于此列。

三．发明内容：

为克服现有技术的缺陷和不足,实现通信系统编码环节的高速处理以及编码器的硬件实现，本发明提供了一种高速LDPC码编码器及其编码方法。

本发明的技术方案是采用以下方式来实现的。

一种高速LDPC码编码器，包括一级编码电路、二级编码电路、暂存模块和控制模块，一级编码电路和二级编码电路中含有反馈移位寄存器和异或门，一级编码电路根据校验矩阵和信息位得到中间向量，暂存模块为寄存器组，其特征在于两路一级编码电路的输出端和两路暂存模块中的寄存器输入端相连，暂存模块中的寄存器通过控制模块后其输出端和二级编码电路的反馈移位寄存器输入端相连，二级编码电路根据中间向量和校验矩阵得到校验位。

上述LDPC是英文Low Density Parity Check的缩略语简称，意为低密度奇偶校验，LDPC码是一种先进的纠错编码技术。

上述一级编码电路中每一路都有c个输出端，其作用是产生中间向量y；每一个暂存模块中都有c个b比特的寄存器，这c个寄存器的输入端分别与一级编码电路的c个输出端相连；控制模块控制两个一级编码电路交替工作；二级编码电路的作用是通过中间向量得到校验位。

上述编码器的编码过程步骤如下：

1、第一个时钟周期，控制模块控制一级编码电路1开始工作，一级编码电路2和二级编码电路等待，由

知，此时相当于l=1，经过一级编码电路计算得到y_1，1,y_2，1，……y_c,1并将这c个比特分别存入暂存模块的c个反馈移位寄存器的第0位；

2、第二个时钟周期，控制模块控制一级编码电路1停止工作，一级编码电路2开始工作，一级编码电路2计算得到y_1，2，y_2，2，……y_c，2，分别存入暂存模块中各个反馈移位寄存器的第1位；

3、第三个时钟周期，一级编码电路2停止工作，一级编码电路1中反馈移位寄存器向右循环移位两次，运算得到y_1，3,y_2，3，……y_c,3分别存入暂存模块中各个反馈移位寄存器的第2位；

4、第四个时钟周期，一级编码电路1停止工作，一级编码电路2中反馈移位寄存器右移两位，运算得到y_1，4，y_2，4，……y_c,4分别存入暂存模块中各个反馈移位寄存器的第3位；

5、重复步骤2，3两个过程，第b-1个时钟周期，一级编码电路2停止工作，一级编码电路1中反馈移位寄存器向右循环移位两次，计算得到y_1，b-1,y_2，b-1,……y_c，b-1，分别存入暂存模块中各个反馈移位寄存器的第b-2位；

6、第b个时钟周期一级编码电路1停止工作，一级编码电路2中反馈移位寄存器右移两位，得到y_1，b，y_2，b，……y_c,b分别存入暂存模块中各个反馈移位寄存器的第b-1位；

7、前b个时钟后，暂存模块中c个反馈移位寄存器中存储的分别为y_1，1,y_1，2，……y_1,b，y_2，1，y_2，2，……y_2,b，....y_c，1，y_c，2，…,y_c,b；第b+1个时钟周期，一级编码电路1和一级编码电路2的反馈移位寄存器中存入下一个信息序列的信息，并交替工作；暂存模块中存储的中间向量的信息送到二级编码电路中的c个反馈移位寄存器中，二级编码电路开始工作，这个时钟周期结束得到校验位p_1，1,p_2，1，……,p_c，1；

8、第b+2个时钟周期，二级编码电路的反馈移位寄存器右移一位，计算得到校验位p_1,2,p_2,2,……,p_c,2；

9、重复步骤8，第2b个时钟周期得到校验位p_1，b，p_2，b，……,p_c，b；第一次编码结束；重复上述过程，可完成整个编码过程。

上述第一次编码虽然用了2b个时钟周期，但是第2b个时钟周期结束时，第二个信息序列对应的中间向量信息已经在得到了，二级编码电路不必等待b个时钟周期了。一般情况下(t-c)×b≥bc≥b，因此两级编码方式能够在最短的时间内完成一次编码，较串行编码和并行编码是一种快速编码方式，在可编程逻辑器件门数越来越多的情况下，这种编码方式能够满足通信系统对速度的要求。

一种利用上述编码器进行具体编码的方法，步骤如下：

a.开始；

b.接受待编码序列；

c.计数器清零；

d.计算中间向量；

e计算校验位；

f.计数器是否等于b-1，若是则进行下一步，否则转入步骤d；

g.信息序列+校验位；

h.编码结束。

本发明最核心的结构为用来存放校验矩阵的信息和中间向量的信息，通过不同反馈移位寄存器中比特的异或运算生成校验位。

本发明方法直接使用校验矩阵实现编码，其过程如下：

1、从校验矩阵中找到一个可逆的方阵，记为D；校验矩阵中除D外的部分记为M，根据M和信息序列得到一个中间向量y。

2、根据中间向量y和D的逆矩阵得到校验位。

所述的LDPC码的校验矩阵具有分块矩阵的形式，由多个子矩阵构成，形式如下：

其中每一个子矩阵A_i,j(i＝1,2,...,c;j=1,2,...,t)都是一个b×b的循环方陈，每一个子矩阵都可由其第一行或者第一列确定，称为生成向量。子矩阵只可能是零矩阵、单位矩阵或单位矩阵循环移位后得到的矩陈。由于校验矩阵的子矩阵具有循环结构，因此校验矩阵得到的生成矩阵G也是一个分块矩阵，其子矩阵也具有循环码的形式，可以用反馈移位寄存器来实现编码，同时译码复杂度也可大大降低。

LDPC码的传统编码算法和一般的线性分组码十分类似,需要求出生成矩阵，然后得到码字，其编码复杂度和码长的平方成正比，使得编码耗费太多硬件资源。基于RU算法的编码方式虽然可以使编码复杂度与码长成线性关系，但是它需要经过贪婪算法对校验矩阵重新排列，使之变成一个下三角阵，这个过程太过复杂。针对准循环LDPC码，其编码可以用移位寄存器和简单的逻辑门就可以实现。所述的高速LDPC编码算法利用反馈移位寄存器和异或门，直接对LDPC校验矩阵进行处理，得到校验位实现编码，是一种高速实用的编码算法。

所述的准循环的LDPC码，已有串行编码算法和并行编码算法。根据准循环校验矩阵和生成矩阵的循环子矩阵的维数b，以b位为一块，把消息序列、校验序列进行分段，则消息序列分为(t-c)块，有b(t-c)个比特；校验序列分为c块，有bc个比特。分别用a和p表示消息序列和校验序列，即：

a=[a₁，a₂,,a_t-c]

p=[p₁,p₂,,p_c]

其中，第i个消息块为a_i＝[a_(i1)b+1,a_(i1)b+1，...，a_ib]，1≤i≤t-c第j个校验块为p_j＝[p_j1，p_j2,……,p_jb]，1≤j≤c

则编码后的码字v=a·G可以表示为

v=[a,p₁,p₂，,p_c]

因此，编码的任务就是确定码字中的校验序列p=[p₁,p₂,,p_c]。

串行编码和并行编码都是利用生成矩阵G实现编码，而两级编码方式直接由校验矩阵H就可完成编码。这种编码方法将编码过程分两个阶段：第一阶段计算出一个中间向量y^T，第二阶段计算得到校验位

其理论推导过程如下：

1、获取生成矩阵的表示形式。

2、得到中间向量。

3、得到校验位。

其中步骤1的推导如下：

根据校验矩阵H和生成矩阵G的关系H·G^T=O，可以推出：

$\left[\begin{array}{cc}{M}_{c\×(t-c)}& D_{c\×c}\end{array}\right]\·{\left[\begin{array}{cc}{\mathrm{II}}_{(t-c)\×(t-c)}& {\stackrel{\‾}{G}}_{(t-c)\×c}\end{array}\right]}^T=O_{c\×(t-c)}$

即 ${\stackrel{\‾}{G}}^T=D^{-1}\·M,$ 其中：

根据展开可以得到G_i，j的另一种表示方式:

$G_{i,j}=\left[\begin{array}{cccc}{A}_{1,i}^T& A_{2,i}^T& \·\·\·& A_{c,i}^T\end{array}\right]\left[\begin{array}{c}{B}_{j,1}^T\\ B_{j,2}^T\\ \·\\ \·\\ \·\\ B_{j,c}^T\end{array}\right]=M_i^T{B}_j^T$

其中B_j＝[B_j，1…B_j，c]

因此生成矩阵可以表示为

步骤2的推导如下：

将v^T=G^Ta^T展开，可以得到校验位的第j块p_j为

$p_j^T{B}_j[M_1{M}_2\·\·\·\·\·\·M_{t-c}]a^T$

设中间向量y^T=[M₁M₂……M_t-c]a^T，则校验位可以表示为

把y以b个比特为一组分为c块，则y＝(y₁,y₂,…,y_c)，其中第k部分为：

y_k=(y_k,1,y_k,2…y_k,b)

代入矩阵M的表示形式，可得:

$y_k^T=A_{k,1}{a}_1^T+A_{k,2}{a}_2^T+\·\·\·+A_{k,t-c}{a}_{t-c}^T---\left(1\right)$

对A_k，i，假设q_k，i是矩阵A_k，i的生成向量，对应矩阵A_k，i的第一行元素，则A_k，i可以表示为 $A_{k,i}=\left[\begin{array}{c}{q}_{k,j}\\ q_{k,j}^{\left(1\right)}\\ \·\\ \·\\ \·\\ q_{k,j}^{(b-1)}\end{array}\right]$ （1≤j≤c）

其中

由q_k，i循环右移l次得到，

(1）式展开得到y的第k部分的第l位：

$y_{k,l}=q_{k,1}^{(l-1)}{a}_1^T+q_{k,2}^{(l-1)}{a}_2^T+\·\·\·+q_{k,t-c}^{(l-1)}{a}_{t-c}^T$

如果用

表示a_i循环向左移位l次，是

的转置，有

则：

$y_{k,l}=q_{k,1}{\left(a_1^{(l-1)}\right)}^T+\·\·\·+q_{k,t-c}{\left(a_{t-c}^{(l-1)}\right)}^T---\left(1\right)$

步骤3的推导如下：

把 $p_j^T=B_j\·y^T$ 展开得：

$p_j^T=B_j{y}^T=B_{j,1}{y}_1^T+B_{j,2}{y}_2^T+...+B_{j,c}{y}_c^T$

用生成向量表示矩阵B_j，1B_j，2…B_j，c，则可得校验位的第j部分的第l位:

$p_{j,l}=b_{j,1}{\left(y_1^{(l-1)}\right)}^T+\·\·\·+b_{j,c}{\left(y_c^{(l-1)}\right)}^T---\left(2\right)$

本发明方法不再产生生成矩阵，直接利用校验矩阵进行编码，故编码速度快，能够在编码复杂度不高的情况下获得较高的编码效率，可广泛地用于移动通信信道编码技术领域。

四．附图说明：

图1为本发明编码器的结构示意图。

其中：1、2、一级编码电路，3、4、暂存模块，5、控制模块，6、二级编码电路。

图2为一级编码过程示意图，其中7为b比特反馈移位寄存器，共有t-c个，反馈移位寄存器中存储的是信息位；9为异或门；8为反馈移位寄存器和异或门之间的连线，根据M矩阵中1的位置决定将反馈移位寄存器中的哪些位取出来进行异或操作，例如：公式（1）中有

q_k，1为b比特的行向量，

为b比特的列向量，二者相乘相当于根据q_k，1中1元素的位置，将

中的对应比特位取出来进行异或运算。

图3为二级编码电路过程示意图，由c个反馈移位寄存器和c个异或门组成，其中反馈移位寄存器中存储的是一级编码电路产生的中间向量。这里的连线是根据D的逆矩阵中1的位置决定将反馈移位寄存器中的哪些位取出来进行异或操作。

图4为本发明编码方法的流程图。其中10-18为该方法中的每一个步骤。

图5为本发明具体编码方法的流程图。其中19-26为该方法中的每一个具体的步骤。

具体实施方式

下面结合附图和实施例对本发明做进一步说明，但不限于此。

实施例1：

如图1所示，一种高速LDPC码编码器，包括一级编码电路1和2、二级编码电路6、暂存模块3和4及控制模块5，一级编码电路1、2和二级编码电路6中含有反馈移位寄存器和异或门，一级编码电路1、2根据校验矩阵和信息位得到中间向量，暂存模块3和4为寄存器组，其特征在于两路一级编码电路1、2的输出端和两路暂存模块3和4中的寄存器输入端相连，暂存模块3和4中的寄存器通过控制模块5后其输出端和二级编码电路6的反馈移位寄存器输入端相连，二级编码电路6根据中间向量和校验矩阵得到校验位。

上述一级编码电路1、2中每一路都有c个输出端，其作用是产生中间向量y；每一个暂存模块3或4中都有c个b比特的寄存器，这c个寄存器的输入端分别与一级编码电路1或2的c个输出端相连；控制模块5控制两个一级编码1和2电路交替工作；二级编码电路6的作用是通过中间向量得到校验位。

实施例2：

如图1－5所示，上述编码器的编码过程步骤如下：

10、第一个时钟周期，控制模块5控制一级编码电路①开始工作，一级编码电路②和二级编码电路等待，由

知，此时相当于l=1，经过一级编码电路①计算得到y_1，1,y_2，1，……y_c，1，并将这c个比特分别存入暂存模块3的c个反馈移位寄存器的第0位；

11、第二个时钟周期，控制模块5控制一级编码电路①停止工作，一级编码电路②开始工作，一级编码电路②计算得到y_1，2，y_2，2，……y_c，2，分别存入暂存模块4中各个反馈移位寄存器的第1位；

12、第三个时钟周期，一级编码电路②停止工作，一级编码电路①中反馈移位寄存器向右循环移位两次，运算得到y_1，3,y_2，3，……y_c,3分别存入暂存模块3中各个反馈移位寄存器的第2位；

13、第四个时钟周期，一级编码电路①停止工作，一级编码电路②中反馈移位寄存器右移两位，运算得到y_1，4，y_2，4，……y_c,4分别存入暂存模块4中各个反馈移位寄存器的第3位；

14、重复步骤11、12两个过程，第b-1个时钟周期，一级编码电路②停止工作，一级编码电路①中反馈移位寄存器向右循环移位两次，计算得到y_1，b-1,y_2，b-1,……y_c，b-1，分别存入暂存模块3中各个反馈移位寄存器的第b-2位；

15、第b个时钟周期一级编码电路①停止工作，一级编码电路②中反馈移位寄存器右移两位，得到y_1，b，y_2，b，……y_c,b分别存入暂存模块4中各个反馈移位寄存器的第b-1位；

16、前b个时钟后，暂存模块3、4中c个反馈移位寄存器中存储的分别为y_1，1,y_1，2，……y_1，b，y_2，1，y_2，2，……y_2,b，....y_c，1，y_c，2，…,y_c,b；第b+1个时钟周期，一级编码电路①和一级编码电路②的反馈移位寄存器中存入下一个信息序列的信息，并交替工作；暂存模块3、4中存储的中间向量的信息送到二级编码电路6中的c个反馈移位寄存器中，二级编码电路6开始工作，这个时钟周期结束得到校验位p_1，1,p_2，1，……,p_c，1；

17、第b+2个时钟周期，二级编码电路6的反馈移位寄存器右移一位，计算得到校验位p_1,2,p_2,2,……,p_c,2；

18、重复步骤17，第2b个时钟周期得到校验位p_1，b，p_2，b，……,p_c，b；第一次编码结束；重复上述过程，可完成整个编码过程。

一种利用上述编码器进行具体编码的方法，步骤如下：

19.开始；

20.接受待编码序列；

21.计数器清零；

22.计算中间向量；

23.计算校验位；

24.计数器是否等于b-1，若是则进行下一步，否则转入步骤22；

25.信息序列+校验位；

26.编码结束。

Claims (1)

1.一种高速LDPC码编码器，包括一级编码电路、二级编码电路、暂存模块和控制模块，一级编码电路和二级编码电路中含有反馈移位寄存器和异或门，一级编码电路根据校验矩阵和信息位得到中间向量，暂存模块为寄存器组，其特征在于两路一级编码电路的输出端和两路暂存模块中的寄存器输入端相连，暂存模块中的寄存器通过控制模块后其输出端和二级编码电路的反馈移位寄存器输入端相连，二级编码电路根据中间向量和校验矩阵得到校验位；

该编码器的编码过程步骤如下：

1)第一个时钟周期，控制模块控制一级编码电路1开始工作，一级编码电路2和二级编码电路等待，由

知，此时相当于l＝1，经过一级编码电路计算得到y_1，1，y_2，1……y_c，1，并将这c个比特分别存入暂存模块的c个反馈移位寄存器的第0位；

2)第二个时钟周期，控制模块控制一级编码电路1停止工作，一级编码电路2开始工作，一级编码电路2计算得到y_1，2，y_2，2，……y_c，2，分别存入暂存模块中各个反馈移位寄存器的第1位；

3)第三个时钟周期，一级编码电路2停止工作，一级编码电路1中反馈移位寄存器向右循环移位两次，运算得到y_1，3，y_2，3，……y_c，3，分别存入暂存模块中各个反馈移位寄存器的第2位；

4)第四个时钟周期，一级编码电路1停止工作，一级编码电路2中反馈移位寄存器右移两位，运算得到y_1，4，y_2，4，……y_c，4，分别存入暂存模块中各个反馈移位寄存器的第3位；

5)重复步骤2)、3)两个过程，第b-1个时钟周期，一级编码电路2停止工作，一级编码电路1中反馈移位寄存器向右循环移位两次，计算得到y_1，b-1，y_2，b-1，……y_c，b-1，分别存入暂存模块中各个反馈移位寄存器的第b-2位；

6)第b个时钟周期一级编码电路1停止工作，一级编码电路2中反馈移位寄存器右移两位，得到y_1，b，y_2，b，……y_c，b，分别存入暂存模块中各个反馈移位寄存器的第b-1位；

7)前b个时钟后，暂存模块中c个反馈移位寄存器中存储的分别为y_1，1，y_1，2，……y_1，b，y_2，1，y_2，2，……y_2，b，....y_c，1，y_c，2，…，y_c，b；第b+1个时钟周期，一级编码电路1和一级编码电路2的反馈移位寄存器中存入下一个信息序列的信息，并交替工作；暂存模块中存储的中间向量的信息送到二级编码电路中的c个反馈移位寄存器中，二级编码电路开始工作，这个时钟周期结束得到校验位p_1，1，p_2，1，……，p_c，1；

8)第b+2个时钟周期，二级编码电路的反馈移位寄存器右移一位，计算得到校验位p_1，2，p_2，2，……，p_c，2；

9)重复步骤8，第2b个时钟周期得到校验位p_1，b，p_2，b，……，p_c，b；第一次编码结束；重复上述过程，可完成整个编码过程。

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