CN102075198A - 准循环低密度奇偶校验卷积码编译码系统及其编译码方法 - Google Patents

Abstract

一种数字信号技术领域的准循环低密度奇偶校验卷积码编译码系统及其编译码方法，该系统包括：码字构造器、编码器模块和译码器模块，码字构造器产生校验母矩阵并向编码器模块和译码器模块传输相应的数据存取地址、移位因子等信息，并存储在各自的母矩阵存储单元中，编码器模块从信息源获得输入数据并将编码后的输出数据传输给信道，译码器模块从信道获得输入信息经过译码后输出信息。本发明通过加入准循环单位矩阵，实现用较少的迭代次数就能达到较好的译码性能，因此显著减少了硬件开销；准循环单位矩阵的低密度校验码字结构使整个编码、译码时都能够实现并行运算，因此有效减少了译码时钟延迟并大幅提高吞吐率。

Description

准循环低密度奇偶校验卷积码编译码系统及其编译码方法

技术领域

本发明涉及的是一种数字信号处理技术领域的系统及方法，具体是一种准循环低密度奇偶校验卷积码编译码系统及其编译码方法。

背景技术

低密度奇偶校验码(Low Density Parity Check Codes，LDPC Codes)是1963年Gallager首先提出的一种编码技术，具有接近香农极限的性能，已经成为编码领域的一个研究热点，被广泛地应用到各种无线通信领域标准中，包括我国的数字电视地面传输标准、欧洲第二代卫星数字视频广播标准、IEEE 802.11n、IEEE 802.16e等。目前的无线通信中，高数据速率的通信越来越受到人们的重视，因此结构简单，吞吐量高，译码性能优良的LDPC编译码器设计方法一直是LDPC码的研究重点。虽然LDPC码系统具有较好的性能，但由于LDPC码字较长且其编译码过程并非实时数据传输而是将数据分组编译，即在编码前需收集足够的信息比特，然后编码；译码时首先要获得码长个信道数据，因此整个通信链路的时钟延迟较大，从而一些实时性服务要求较高的场合例如：语音、视频通信等成为了LDPC系统的瓶颈。

经对现有技术的文献检索发现，A.J.Felstrom和K.S.Zigangirov于1999年在IEEETransactions on Information Theory，vol.45，pp.2181-2191，1999发表了“Time-varyingperiodic convolutional codes with low-density parity-check matrix”(1999年IEEE信息理论期刊，第45卷2181-2191页，《基于低密度奇偶校验矩阵的时变周期卷积码》)，提出了卷积LDPC码的概念，这种码将卷积编码与LDPC低密度校验矩阵结合，从而使较短码长的校验矩阵能够周期扩展为无限码长的矩阵，从而能够在相同编码长度下达到比普通分组LDPC校验码更好的译码性能；另外由于其卷积编译码的特性使得卷积LDPC码能够进行实时编译，相应的应用范围更广泛。但A.J.Felstrom等人提出卷积的LDPC码译码器存在缺点，具体为：译码迭代次数较大(70-80次)，由于其硬件开销与迭代次数成正比，因此译码器资源消耗较大；码字构造时没考虑译码器设计方案并行化，致使译码器结构较复杂；整个编译码系统吞吐率低、译码延迟较大，正是因为这些原因导致原本LDPC卷积码实时性的特点没有得到充分发挥，限制其从理论研究转为工程实现。

发明内容

本发明针对现有技术存在的上述不足，提供一种准循环低密度奇偶校验卷积码编译码系统及其编译码方法，通过加入准循环单位矩阵，并采用类似分组LDPC分层译码结构，实现用较少的迭代次数就能达到较好的译码性能，因此显著减少了硬件开销；准循环单位矩阵的低密度校验码字结构使整个编码、译码时都能够实现并行运算，因此有效减少了译码时钟延迟并大幅提高吞吐率。

本发明是通过以下技术方案实现的，

本发明涉及一种准循环低密度奇偶校验卷积码编译码系统，包括：码字构造器、编码器模块和译码器模块，其中：码字构造器产生校验母矩阵并向编码器模块和译码器模块传输相应的数据存取地址、移位因子等信息，并存储在各自的母矩阵存储单元中，编码器模块从信息源获得输入数据并将编码后的输出数据传输给信道，译码器模块从信道获得输入信息经过译码后输出信息。

所述的码字构造器包括：空母矩阵生成单元、母矩阵校验位填充单元、母矩阵度分布填充单元和母矩阵结果提取单元，其中：空母矩阵生成单元获得需要构造的母矩阵的相关信息并构造准循环低密度奇偶校验卷积码的空母矩阵形态，母矩阵校验位填充单元将在空母矩阵中校验比特对应的位置填入非零随机移位因子，母矩阵度分布填充单元根据度分布要求对剩余母矩阵位置按最大环长准则进行填充，母矩阵结果提取单元将既得母矩阵非零元素所在位置和移位因子等信息写入编码器模块和译码器模块的母矩阵存储单元中。

所述的母矩阵的相关信息包括：码率、编码长度和并行度。

所述的编码器模块包括：编码存储单元、母矩阵存储单元、编码交织网络和编码处理单元，其中：编码存储单元用于存储编码长度个比特数据的存储器，其数据来源为信息源的信息比特流抑或是编码处理单元输出的编码后校验比特流，并从母矩阵存储单元获得地址信息将对应的数据传输给编码交织网络，母矩阵存储单元将地址信息传输给编码存储单元，将移位因子信息传输给编码交织网络，编码交织网络从编码存储单元得到数据，从母矩阵存储单元获得移位因子信息，将数据按母矩阵中相应移位因子进行循环移位操作，然后将移位后的比特数据传输给编码处理装置，编码处理单元从编码交织网络获得已经正确移位的数据，与编码处理单元内部的寄存器进行按位异或操作，并将最终编码结果输出。

所述的译码器模块包括：一个译码器输入交织网络模块、母矩阵存储单元和若干个译码器子模块，每个译码器子模块包括：以并行度为数量的译码处理模块、译码第一存储单元、译码第二存储单元、译码交织网络，其中：译码器输入交织网络模块负责对从信道获得的数据以并行度个信息组成一个字，然后根据母矩阵存储单元提供的移位因子信息进行移位，将结果传输给后级译码器子模块的译码第二存储单元，母矩阵存储单元将数据读写地址信息传输给若干个译码器子模块的译码第二存储单元，将移位因子信息传输给译码器输入交织网络和若干个译码器子模块的译码交织网络，译码第一存储单元将从上一级译码器子模块的译码第一存储单元输出的数据存入队尾，同时将队首数据输出到下一级译码器子模块的译码第一存储单元，然后将上次迭代的校验节点传递给信息节点的软值即校验更新值输出给译码处理模块，并存储译码处理模块传输过来的本次迭代中的检验更新值，译码第二存储单元将从上一级译码器子模块的译码第二存储单元输出的数据存入队尾，同时将队首数据输出到下一级译码器子模块的译码第二存储单元，然后根据母矩阵存储单元提供的地址将信息节点的后验概率似然比传递给译码处理模块，并存储译码处理模块传输过来的信息节点的后验概率似然比更新值；

所述的译码交织网络从母矩阵存储单元得到移位因子，负责调整译码处理模块输出到译码第二存储单元的信息节点的后验概率似然比更新值的传输顺序。

所述的译码处理模块的个数等于译码器的并行度，译码处理模块将本次迭代中由校验节点传递给信息节点的校验更新值传递给译码第一存储单元，将信息节点的后验概率似然比更新值经译码交织网络传递给译码第二存储单元，该译码处理模块包括：比特信息计算模块、校验节点信息计算模块、信息节点后验概率似然比计算模块，其中：比特信息计算模块计算信息节点的比特更新值，传递给校验节点信息计算模块和信息节点后验概率似然比计算模块；校验节点信息计算模块根据接收到的比特信息计算模块送来的信息节点的比特更新值，计算本次迭代的校验更新值，并传递给信息节点后验概率似然比计算模块和译码第一存储单元；信息节点后验概率似然比计算模块根据比特信息计算模块传来的比特更新值以及校验节点信息计算模块传来的本次迭代的校验更新值来计算信息节点后验概率似然比更新值，并经译码交织网络输出给译码第二存储单元。

所述的比特信息计算模块包括：减法器、第一补码转化器和第一截位运算器，其中：减法器将从译码第二存储单元传来的信息节点后验概率似然比和第一存储单元读出的上一次迭代的校验更新值相减，得到信息节点的信息更新值，传递给第一补码转换器；第一补码转换器将信息节点的信息更新值转换为符号位-绝对值形式的数字，并传输给第一截位运算器；第一截位运算器对第一补码转换器的输出数据进行截位操作，将位宽变为原先预定的信息节点信息的位宽，以避免在累加的过程中可能会出现数据位宽变大的情况，即得到信息节点的比特更新值。

所述的校验节点信息计算模块包括：缓存器、第一比较器、第一寄存器、二选一选择器、第二寄存器、第二比较器、乘法器、第二截位运算器和第二补码转换器，其中：缓存器用于存放比特信息计算模块传输过来的信息节点的比特更新值，其长度等于与当前校验节点相连的信息节点的个数(即等于校验矩阵对应当前校验节点的行重)；第一比较器的一个输入是当前的比特更新值，另一个输入是校验节点接收到信息中的当前最小值和当前次小值，第一比较器根据这两个输入对校验节点接收到信息的最小值和次小值进行更新，同时第一比较器将当前比特更新值的符号位与当前最小值和当前次小值的符号位分别进行异或运算，作为更新后最小值和次小值的符号位，第一比较器的输出通过第一寄存器传输给二选一选择器；当完成W_i个数据的比较后，第一比较器的输出传递给第二寄存器，就是与当前校验节点相连的所有信息节点传递给它的信息中的最小值和次小值；二选一选择器的输入是第一寄存器的输出，根据当前比较时刻选择用于比较的数据作为输出，如果当前时刻，传递给第一比较器的比特更新值是某个校验节点的第一个信息，则二选一选择器选择11…1作为当前最小值和当前次小值输出，其中1的个数等于数据的位宽；否则二选一选择器选择第一寄存器的输出，传递给第一比较器；第二比较器接收第二寄存器的输出和缓存器的输出，第二比较器从校验节点的结果中选择值传递给信息节点，第二比较器的具体操作方式是：当来自缓存器的数据和最小值的相同时，第二比较器选取次小值，否则选取最小值；第二比较器还将选取出来的值的符号位与来自缓存器的数据的符号位进行异或运算，得到输出数据的符号位，第二比较器的输出传递给乘法器；乘法器将第二比较器的输出乘以一个常数，该常数通过软件仿真得到，乘法器的输出再通过第二截位运算器，将校验更新值的位宽约束在一定范围内，之后再经过第二补码转换器，得到最终本次迭代的校验更新值；

所述的信息节点后验概率似然比计算模块包括：第三补码转换器、加法器，其中：第三补码转换器接收校验节点信息计算模块中的缓存器传输过来数据，将符号-绝对值形式的数据转换为补码形式；加法器将第三补码转换器的输出和校验节点信息计算模块传输过来的本次迭代的校验更新值相加，得到信息节点后验概率似然比更新值，传递给译码交织网络。

所述的译码交织网络，从母矩阵存储单元得到移位因子，负责将译码处理模块得到的信息节点后验概率似然比更新值循环移位到正确的位置上，并存入译码第二存储单元。

本发明涉及上述编译码系统的校验母矩阵产生方法，包括以下步骤：

第一步、利用空母矩阵生成单元获得需要构造的母矩阵的相关信息并构造准循环低密度奇偶校验卷积码的空母矩阵形态；

第二步、使用母矩阵校验位填充单元将在空母矩阵中校验比特对应的位置填入非零随机移位因子；

第三步、母矩阵度分布填充单元根据度分布要求对剩余母矩阵位置按最大环长准则进行填充；

第四步、母矩阵结果提取单元将既得母矩阵非零元素所在位置和移位因子等信息写入编码器模块和译码器模块的母矩阵存储单元中。

本发明涉及上述编译码系统的编码方法，包括以下步骤：

第一步、在初次编码前将编码存储器数据清零；

第二步、从信息源获得比特数据，按顺序存入编码存储器的队尾，同时作为编码器输出；

第三步、计算校验字：从母矩阵存储单元得到数据读取地址，依次从编码存储队列中读出对应的字(除校验字本身)，这些字经过循环移位后进行按位异或运算最终得到一个校验字；

第四步、将第三步实施若干次(与码率要求相符)得到若干个校验字，存入编码存储队列的队尾，同时作为编码器输出，这样一次编码操作完成。

本发明涉及上述编译码系统的解码方法，包括以下步骤：

第一步、译码器获得输入数据，即信道值，经过译码器输入交织网络模块进行相应循环移位，然后这些数据进入第一个译码器子模块的译码第二存储单元的队尾，同时后续译码器子模块的译码第二存储单元队首的数据作为下一级译码器子模块的第二存储单元的新数据存于队尾，最后一个译码器子模块的译码第二存储单元输出数据的符号位直接作为最终译码硬判结果；

第二步、在完成译码第二存储单元的新数据输入后，根据当前译码所对应的母矩阵中的行，译码第一存储单元也进行行重个级联数据的出队入队操作，对于第一个译码器子模块的译码第一存储单元，入队的数据均为零；

第三步、根据母矩阵存储单元提供的数据读写地址，对所有译码器子模块，从译码第二存储单元中读出的数据作为当前迭代的信息节点后验概率似然比传递给译码处理模块；

第四步、对所有译码器子模块，从译码第一存储单元读取上一次迭代中校验节点传递给信息节点的软值即校验更新值，传递给译码处理模块；

第五步、比特信息计算模块从译码第二存储单元的信息节点后验概率似然比和译码第一存储单元读取的上一次迭代的校验更新值，得到信息节点的比特更新值，传递给校验节点信息计算模块；

第六步、校验节点信息计算模块根据传递给当前校验节点的所有信息节点的比特更新值，计算本次迭代的校验更新值，这个校验更新值存入译码第一存储单元；

第七步、利用第五步计算得到的信息节点的比特更新值和第六步计算得到的本次迭代的校验更新值，计算信息节点的后验概率似然比更新值，传递给译码交织网络进行移位，最终将结果根据母矩阵存储单元提供的地址存入译码第二存储单元。

第八步、通过以上步骤就完成了对母矩阵中一行所对应的数据的译码，并获得译码输出结果，若需持续译码，则继续获得信道值，重复上述步骤即可。

本发明具有如下有益效果：

(1)本发明中提出的码字构造器可以根据不同码率、不同码长设计码字，并且码字灵活度更高，选择性更广；

(2)本发明中提出的在低密度奇偶校验卷积码中加入准循环机制，能显著减少译码时钟延迟并提高整个编码、译码系统吞吐率；

(3)本发明中提出的在低密度奇偶校验卷积码编码器结构，具有非常小的硬件复杂度，十分适合在对发射机规模要求较高的场合使用；

(4)本发明中提出的加入乘性修正的最小和分层译码结构能够显著较少低密度奇偶校验卷积码的迭代次数，从而有效较小硬件开销、节省资源、提高低密度奇偶校验卷积码的实时性。

附图说明

图1是本发明中准循环低密度奇偶校验卷积码编译码系统结构示意图。

图2是校验母矩阵的结构示意图。

图3是编码器模块结构示意图。

图4是译码器模块结构示意图。

图5是译码处理模块结构示意图。

图6是实施例码字性能比较。

具体实施方式

下面结合附图对本发明的实施例作详细说明，本实施例在以本发明技术方案为前提下进行实施，给出了详细的实施方式和具体的操作过程，但本发明的保护范围不限于下述的实施例。

如图1所示，本实施例包括：码字构造器、编码器模块和译码器模块，其中：码字构造器产生校验母矩阵并向编码器模块和译码器模块传输相应的数据存取地址、移位因子等信息，并存储在各自的母矩阵存储单元中，编码器模块从信息源获得输入数据并将编码后的输出数据传输给信道，译码器模块从信道获得输入信息经过译码后输出信息。

本实施例中的实时编译码系统(码率R＝b/c，并行度p)传输方案具体为：编码器从信息源获得b×p个输入比特，编码后得到c×p个输出比特，传输给信道；译码器从信道获得c×p个译码输入信息，经过译码后得到b×p个译码输出比特，这样就完成了一次信息编解码过程。

所述的码字构造器包括：空母矩阵生成单元、母矩阵校验位填充单元、母矩阵度分布填充单元和母矩阵结果提取单元，其中：空母矩阵生成单元获得需要构造的母矩阵的相关信息并构造准循环低密度奇偶校验卷积码的空母矩阵形态，母矩阵校验位填充单元将在空母矩阵中校验比特对应的位置填入非零随机移位因子，母矩阵度分布填充单元根据度分布要求对剩余母矩阵位置按最大环长准则进行填充，母矩阵结果提取单元将既得母矩阵非零元素所在位置和移位因子等信息写入编码器模块和译码器模块的母矩阵存储单元中。

所述的母矩阵的相关信息包括：码率、编码长度和并行度。

如图2所示，是所述的码字构造器所构造出的准循环低密度奇偶校验卷积码码字实例，其码率R＝2/3，矩阵记忆长度m_s＝5，并行度p＝8。本实施例所述的码字构造器是一种能够构造出不同码率的准循环低密度奇偶校验卷积码的模块，它包括：空母矩阵生成单元、母矩阵校验位填充单元、母矩阵度分布填充单元和母矩阵结果提取单元。其中，空母矩阵生成单元获得需要构造的母矩阵的相关信息，如码率、编码长度、并行度等，然后将准循环低密度奇偶校验卷积码的空母矩阵形态构造出来，以供后面的模块在其范围内进行填充；母矩阵校验位填充单元将校验比特对应的位置填入非零随机移位因子，这能确保编码器根据母矩阵进行编码；母矩阵度分布填充单元将根据度分布情况对剩余母矩阵位置按最大环长准则进行填充；母矩阵结果提取单元将既得母矩阵非零元素所在位置和移位因子等信息写入编码器模块和译码器模块的母矩阵存储单元中。

如图3所示，所述的编码器模块包括：编码存储单元、母矩阵存储单元、编码交织网络和编码处理单元，其中：编码存储单元用于存储编码长度个比特数据的存储器，其数据来源为信息源的信息比特流抑或是编码处理单元输出的编码后校验比特流，并从母矩阵存储单元获得地址信息将对应的数据传输给编码交织网络，母矩阵存储单元将地址信息传输给编码存储单元，将移位因子信息传输给编码交织网络，编码交织网络从编码存储单元得到数据，从母矩阵存储单元获得移位因子信息，将数据按母矩阵中相应移位因子进行循环移位操作，然后将移位后的比特数据传输给编码处理装置，编码处理单元从编码交织网络获得已经正确移位的数据，与编码处理单元内部的寄存器进行按位异或操作，并将最终编码结果输出。

所述的编码存储单元用于存储编码长度v_s个比特数据，其数据来源为信息源的信息比特流抑或是是编码处理单元输出的编码后校验比特流，并从母矩阵存储单元获得地址信息将对应的数据传输给编码交织网络。若系统的准循环单位阵的大小(码字并行度)为p，则编码存储单元为内部包含v_s/p＝m_s×c个字，每个字大小为p个比特的存储器。

所述的母矩阵存储单元将地址信息传输给编码存储单元，将移位因子信息传输给编码交织网络。

所述的编码交织网络从编码存储单元得到p个比特数据，从母矩阵存储单元获得移位因子信息，将数据按母矩阵中相应移位因子进行循环移位操作，然后将移位后的比特数据传输给编码处理单元。

所述的编码处理单元从编码交织网络获得已经正确移位的p个比特数据，与编码处理装置内部的p比特位宽寄存器进行按位异或操作，并将最终编码结果输出。

如图4所示，所述的译码器模块包括：一个译码器输入交织网络模块、母矩阵存储单元和若干个译码器子模块，每个译码器子模块包括：以并行度为数量的译码处理模块、译码第一存储单元、译码第二存储单元、译码交织网络，其中：译码器输入交织网络模块负责对从信道获得的数据以并行度个信息组成一个字，然后根据母矩阵存储单元提供的移位因子信息进行移位，将结果传输给后级译码器子模块的译码第二存储单元，母矩阵存储单元将数据读写地址信息传输给若干个译码器子模块的译码第二存储单元，将移位因子信息传输给译码器输入交织网络和若干个译码器子模块的译码交织网络，译码第一存储单元将从上一级译码器子模块的译码第一存储单元输出的数据存入队尾，同时将队首数据输出到下一级译码器子模块的译码第一存储单元，然后将上次迭代的校验节点传递给信息节点的软值即校验更新值输出给译码处理模块，并存储译码处理模块传输过来的本次迭代中的检验更新值，译码第二存储单元将从上一级译码器子模块的译码第二存储单元输出的数据存入队尾，同时将队首数据输出到下一级译码器子模块的译码第二存储单元，然后根据母矩阵存储单元提供的地址将信息节点的后验概率似然比传递给译码处理模块，并存储译码处理模块传输过来的信息节点的后验概率似然比更新值；

如图4所示，本实施例涉及的一种译码器模块功能是对接收到的数据进行译码，其中图a)是本实施例涉及的译码器的顶层框架图，若设定译码迭代次数为N，则该模块包括：一个译码器输入交织网络模块、一个母矩阵存储单元和N个译码器子模块；图b)是本实施例涉及的译码器的译码子模块结构图，每个子模块包括：以并行度为数量的译码处理模块、译码第一存储单元、译码第二存储单元、译码交织网络，若设当前译码码字的码率为R＝b/c，编码长度为v_s，准循环单位阵的大小(码字并行度)为p。设母矩阵H_m当前更新行为第i行，行重为W_i，则其中：

所述的译码器输入交织网络模块负责对从信道获得的数据以p个信息组成一个字，然后根据母矩阵存储单元提供的移位因子信息进行移位，将结果传输给后级译码器子模块的译码第二存储单元；

所述的母矩阵存储单元将数据读写地址信息传输给若干个译码器子模块的译码第二存储单元，将移位因子信息传输给译码器输入交织网络和若干个译码器子模块的译码交织网络；所述的译码第一存储单元的大小为

个字，每个字的大小为p个校验值，译码第一存储单元将从上一级译码器子模块的译码第一存储单元输出的数据存入队尾，同时将队首数据输出到下一级译码器子模块的译码第一存储单元，然后将上次迭代的校验节点传递给信息节点的软值即校验更新值输出给译码处理模块，并存储译码处理模块传输过来的本次迭代中的检验更新值；

译码第二存储单元的大小为m_s×c个字，每个字的大小为p个后验概率似然比值，译码第二存储单元将从上一级译码器子模块的译码第二存储单元输出的数据存入队尾，同时将队首数据输出到下一级译码器子模块的译码第二存储单元，然后根据母矩阵存储单元提供的地址将信息节点的后验概率似然比传递给译码处理模块，并存储译码处理模块传输过来的信息节点的后验概率似然比更新值；

译码处理模块的个数等于译码器的并行度p，译码处理模块将本次迭代中由校验节点传递给信息节点的校验更新值传递给译码第一存储单元，将信息节点的后验概率似然比更新值经译码交织网络传递给译码第二存储单元；

译码交织网络从母矩阵存储单元得到移位因子，负责调整译码处理模块输出到译码第二存储单元的信息节点的后验概率似然比更新值的传输顺序。

如图5所示，所述的译码处理模块的个数等于译码器的并行度，译码处理模块将本次迭代中由校验节点传递给信息节点的校验更新值传递给译码第一存储单元，将信息节点的后验概率似然比更新值经译码交织网络传递给译码第二存储单元，该译码处理模块包括：比特信息计算模块、校验节点信息计算模块、信息节点后验概率似然比计算模块，其中：比特信息计算模块计算信息节点的比特更新值，传递给校验节点信息计算模块和信息节点后验概率似然比计算模块；校验节点信息计算模块根据接收到的比特信息计算模块送来的信息节点的比特更新值，计算本次迭代的校验更新值，并传递给信息节点后验概率似然比计算模块和译码第一存储单元；信息节点后验概率似然比计算模块根据比特信息计算模块传来的比特更新值以及校验节点信息计算模块传来的本次迭代的校验更新值来计算信息节点后验概率似然比更新值，并经译码交织网络输出给译码第二存储单元。

所述的比特信息计算模块包括：减法器、第一补码转化器和第一截位运算器，其中：减法器将从译码第二存储单元传来的信息节点后验概率似然比和第一存储单元读出的上一次迭代的校验更新值相减，得到信息节点的信息更新值，传递给第一补码转换器；第一补码转换器将信息节点的信息更新值转换为符号位-绝对值形式的数字，并传输给第一截位运算器；第一截位运算器对第一补码转换器的输出数据进行截位操作，将位宽变为原先预定的信息节点信息的位宽，以避免在累加的过程中可能会出现数据位宽变大的情况，即得到信息节点的比特更新值。

所述的校验节点信息计算模块包括：缓存器、第一比较器、第一寄存器、二选一选择器、第二寄存器、第二比较器、乘法器、第二截位运算器和第二补码转换器，其中：缓存器用于存放比特信息计算模块传输过来的信息节点的比特更新值，其长度等于与当前校验节点相连的信息节点的个数(即等于校验矩阵对应当前校验节点的行重)；第一比较器的一个输入是当前的比特更新值，另一个输入是校验节点接收到信息中的当前最小值和当前次小值，第一比较器根据这两个输入对校验节点接收到信息的最小值和次小值进行更新，同时第一比较器将当前比特更新值的符号位与当前最小值和当前次小值的符号位分别进行异或运算，作为更新后最小值和次小值的符号位，第一比较器的输出通过第一寄存器传输给二选一选择器；当完成W_i个数据的比较后，第一比较器的输出传递给第二寄存器，就是与当前校验节点相连的所有信息节点传递给它的信息中的最小值和次小值；二选一选择器的输入是第一寄存器的输出，根据当前比较时刻选择用于比较的数据作为输出，如果当前时刻，传递给第一比较器的比特更新值是某个校验节点的第一个信息，则二选一选择器选择11…1作为当前最小值和当前次小值输出，其中1的个数等于数据的位宽；否则二选一选择器选择第一寄存器的输出，传递给第一比较器；第二比较器接收第二寄存器的输出和缓存器的输出，第二比较器从校验节点的结果中选择值传递给信息节点，第二比较器的具体操作方式是：当来自缓存器的数据和最小值的相同时，第二比较器选取次小值，否则选取最小值；第二比较器还将选取出来的值的符号位与来自缓存器的数据的符号位进行异或运算，得到输出数据的符号位，第二比较器的输出传递给乘法器；乘法器将第二比较器的输出乘以一个常数，该常数通过软件仿真得到，乘法器的输出再通过第二截位运算器，将校验更新值的位宽约束在一定范围内，之后再经过第二补码转换器，得到最终本次迭代的校验更新值；

所述的信息节点后验概率似然比计算模块包括：第三补码转换器、加法器，其中：第三补码转换器接收校验节点信息计算模块中的缓存器传输过来数据，将符号-绝对值形式的数据转换为补码形式；加法器将第三补码转换器的输出和校验节点信息计算模块传输过来的本次迭代的校验更新值相加，得到信息节点后验概率似然比更新值，传递给译码交织网络。

所述的译码交织网络，从母矩阵存储单元得到移位因子，负责将译码处理模块得到的信息节点后验概率似然比更新值循环移位到正确的位置上，并存入译码第二存储单元。

本实施例涉及的一种码字构造器使用过程包括以下步骤：

1)确定码字的参数：在构造准循环低密度奇偶校验卷积码母矩阵H_m前先确定码率R＝b/c，H_m的矩阵记忆长度m_s，以及母矩阵H_m中每个元素所代表的准循环矩阵的阶数p，则整个码字总约束长度v_s＝m_s×c×p。准循环低密度奇偶校验卷积码的母矩阵H_m结构是m_s×(c-b)行m_s×c列且每(c-b)行相对上一行向右移位c个单位的阶梯型矩阵，这样将母矩阵H_m向右移位c个单位循环扩展就能得到无限长的周期性矩阵H_period；

2)设定校验位：在得到的母矩阵H_m的范围内每一行行末(c-b)个元素所在的母矩阵的列就是在编码过程中加入的校验位，因此这些位置都需要填入准循环移位因子，可以随机填入值域范围为[0，p-1]的元素但更建议填入0(表示p×p的单位阵)，因为这样能使编码器设计更为简化；

3)根据度分布要求填充母矩阵：利用密度演化算法得到母矩阵H_period的行重、列重等度分布情况，然后根据既定的度分布约束，用PEG构造算法等构造方法在母矩阵H_m各剩余元素位置中填入循环移位因子h_i，j，尽可能增加H_period的平均环长，h_i，j的值域为[-1，p-1](对于所有填入母矩阵H_m中的元素，-1表示p×p零矩阵，非负值表示移位因子为h_i，j的p×p循环移位单位阵)，填充完成后就得到了完整的准循环低密度奇偶校验卷积码校验母矩阵H_m；

4)母矩阵结果提取单元将既得母矩阵非零元素所在位置和移位因子等信息写入编码器模块和译码器模块的母矩阵存储单元中。

本实施例涉及的一种准循环低密度奇偶校验卷积码编码器使用过程包括以下步骤：

1)在初次编码前将编码存储器数据清零；

2)从信息源获得b×p个比特数据，以p为位宽将b个字按顺序存入编码存储器的队尾，同时作为编码器输出；

3)计算校验字：从母矩阵存储单元得到数据读取地址，依次从编码存储队列中读出对应的字(除校验字本身)，这些字经过循环移位后在编码处理单元中进行按位异或运算最终得到一个校验字；

4)将步骤(3)实施c-b次得到c-b个校验字(即与b×p个信息位对应的(c-b)×p个校验位)，存入编码存储队列的队尾，同时作为编码器输出，这样一次编码操作完成。

本实施例中所述的译码处理模块，其执行流程如下：

1、选择输入数据

比特信息运算器从第一存储单元读出校验节点信息，从第二存储单元中读出的信息节点后验概率似然比。

2、计算信息节点的比特更新值

比特信息运算器从第一存储单元读出的上一次迭代的校验更新值llr2MsgOld传递给第一减法器，第一减法器将第二存储单元的输出llrSum和校验更新值llr2MsgOld相减，得到信息节点的信息更新值llrNewTmp。llrNewTmp传递给第一补码转换器，将补码形式的数字转换成符号位-绝对值形式的数字llrNewUnsigned。由于累加的过程中可能会出现数据位宽变大的情况，因此需要将第一补码转换器的输出送入到第一截位运算器，将位宽改称原先预定的大小。第一截位运算器出来的比特更新值llr2Check送入校验节点信息运算器。

3、计算校验节点传递给信息节点的校验更新值

第一截位运算器的输出llr2Check按顺序存放进缓存器中。缓存器的长度等于H矩阵的最大行重。

校验节点信息运算器的操作又分为如下几步：

①计算与当前校验节点相连的所有信息节点的比特更新值的最小值和次小值。(本实施例采用LMMSA方法，所以需要计算与当前校验节点相连的比特更新值中的最小值和次小值。)

第一比较器的一个输入是当前信息节点的比特更新值llr2Check，另一个输入为当前校验节点接收到信息节点的比特更新值的最小值和次小值。当llr2Check小于当前接收到的信息节点的比特更新值的最小值时，当前的次小值更换为最小值，最小值更换为该信息节点的比特更新值llr2Check；当llr2Check大于当前接收到的信息节点的比特更新值的最小值，小于当前接收到的信息节点的比特更新值的次小值时，当前的最小值不变，次小值更换为llr2Check；当llr2Check大于当前接收到的信息节点的比特更新值的次小值时，最小值和次小值不变。比较完之后，最小值和次小值的更新结果存入第一寄存器中。

二选一选择器为第一比较器选择合适的比较数值。当比特更新值llr2Check是传递给某个校验节点的第一个信息，则二选一选择器选择11…1(1的个数等于数据的位宽)作为当前最小值和当前次小值输出，否则二选一选择器选择第一寄存器的输出。当完成RowWt个数据的比较后，第一比较器的输出进入第二寄存器中，这就是与当前校验节点相连的比特更新值中的最小值和次小值。

②计算校验节点传递给信息节点的更新值

第二寄存器得到与当前校验节点相连的所有信息节点传递给它的信息中的最小值和次小值后，从缓存器中按顺序取出相应的数据Q，同第一寄存器传递过来的信息一起作为第二比较器的输入。第二比较器从校验节点的结果中选择合适的值传递给信息节点，具体操作方式是：当Q和最小值的大小相同时，第二比较器将选取次小值，否则选取最小值。接下来第二比较器将会把选取出来的值的符号位同Q的符号位进行异或运算作为校验节点信息运算器输出值的符号位，而输出值的绝对值大小则是第二比较器输出值的大小。

③译码乘性修正处理

第二比较器的输出值输入到乘法器中进行乘性修正，即将其乘以一个系数α，乘法器的输出就是校验节点传递给信息节点的校验更新值，经过乘法器之后的输出送入第二截位运算器。

④截位运算

从译码后修正装置出来的信息的位宽比校验更新值的位宽大，所以在进入第二补码转换器之前，需要对该值进行的位宽进行调整，由第二截位运算器调整为校验更新值的位宽。

⑤数字格式转换

将第二截位运算器的输出送入第二补码转换器，将符号位-绝对值形式的数字转换为补码形式的数字llr2Msg。

最后，从第二补码转换器出来的信息llr2Msg即本次迭代的校验更新值，存入第一存储单元。

5、计算信息节点后验概率似然比更新值

从缓存器出来的数据Q进入第三补码转换器中，由符号-绝对值形状转化为补码形式llrNew，送入加法器。加法器的另一个输入是校验更新值llr2Msg，两个值相减，得到信息节点后验概率似然比更新值llrSumNew。llrSumNew经过译码处理装置交织网络之后存入第二存储单元。

本实施例涉及的一种准循环低密度奇偶校验卷积码译码器使用过程包括以下步骤：

1)译码器获得c×p个输入数据，即信道值，以每p个数据为一个字经过译码器输入交织网络模块进行相应循环移位，然后这c个字先后进入第1个译码器子模块的译码第二存储单元的队尾，同时第1个至第N-1个译码器子模块的译码第二存储单元队首的K个字分别作为下一级译码器子模块的第二存储单元的c个输入存于队尾，第N个译码器子模块的译码第二存储单元的c个输出字，即c×p个译码输出数据的符号位直接作为最终译码硬判结果，且前b×p个为信息比特，后(c-b)×p个为校验比特；

2)在完成译码第二存储单元c个字的输入后，根据这c个字所对应的母矩阵H中的行i，设行重为W_i，则译码第一存储单元也进行W_i个字的出队入队操作，对于第1个译码器子模块的译码第一存储单元，入队的W_i个字均为零；

3)根据母矩阵存储单元提供的数据读写地址，对所有N个译码器子模块，从译码第二存储单元中读出的数据作为当前迭代的信息节点后验概率似然比传递给译码处理模块；

4)从译码第一存储单元读取上一次迭代中校验节点传递给信息节点的软值即校验更新值，传递给译码处理模块；

5)比特信息计算模块从译码第二存储单元的信息节点后验概率似然比和译码第一存储单元读取的上一次迭代的校验更新值，得到信息节点的比特更新值，传递给校验节点信息计算模块；

6)校验节点信息计算模块根据传递给当前校验节点的所有信息节点的比特更新值，计算本次迭代的校验更新值，这个校验更新值存入译码第一存储单元；

7)利用第五步计算得到的信息节点的比特更新值和第六步计算得到的本次迭代的校验更新值，计算信息节点的后验概率似然比更新值，传递给译码交织网络进行移位，最终将结果根据母矩阵存储单元提供的地址存入译码第二存储单元。

8)通过以上步骤就完成了对母矩阵H_m中一行所对应的数据的译码，并获得c×p个译码输出结果，若需持续译码，则继续获得c×p个信道值，重复上述步骤即可。

如图6所示，是本实施例涉及的一种准循环低密度奇偶校验卷积码编译码系统及其编译码方法与802.16e标准提出的分组码仿真结果比较实例，其中，卷积码码率有R＝1/2、R＝2/3两种，矩阵记忆长度m_s＝36，并行度p＝16，卷积码与分组码编码长度都为576比特。

Claims (10)

1.一种准循环低密度奇偶校验卷积码编译码系统，其特征在于，包括：码字构造器、编码器模块和译码器模块，其中：码字构造器产生校验母矩阵并向编码器模块和译码器模块传输相应的数据存取地址、移位因子等信息，并存储在各自的母矩阵存储单元中，编码器模块从信息源获得输入数据并将编码后的输出数据传输给信道，译码器模块从信道获得输入信息经过译码后输出信息，所述的码字构造器包括：空母矩阵生成单元、母矩阵校验位填充单元、母矩阵度分布填充单元和母矩阵结果提取单元，其中：空母矩阵生成单元获得需要构造的母矩阵的相关信息并构造准循环低密度奇偶校验卷积码的空母矩阵形态，母矩阵校验位填充单元将在空母矩阵中校验比特对应的位置填入非零随机移位因子，母矩阵度分布填充单元根据度分布要求对剩余母矩阵位置按最大环长准则进行填充，母矩阵结果提取单元将既得母矩阵非零元素所在位置和移位因子等信息写入编码器模块和译码器模块的母矩阵存储单元中。

2.根据权利要求1所述的准循环低密度奇偶校验卷积码编译码系统，其特征是，所述的编码器模块包括：编码存储单元、母矩阵存储单元、编码交织网络和编码处理单元，其中：编码存储单元用于存储编码长度个比特数据的存储器，其数据来源为信息源的信息比特流抑或是编码处理单元输出的编码后校验比特流，并从母矩阵存储单元获得地址信息将对应的数据传输给编码交织网络，母矩阵存储单元将地址信息传输给编码存储单元，将移位因子信息传输给编码交织网络，编码交织网络从编码存储单元得到数据，从母矩阵存储单元获得移位因子信息，将数据按母矩阵中相应移位因子进行循环移位操作，然后将移位后的比特数据传输给编码处理装置，编码处理单元从编码交织网络获得已经正确移位的数据，与编码处理单元内部的寄存器进行按位异或操作，并将最终编码结果输出。

3.根据权利要求1所述的准循环低密度奇偶校验卷积码编译码系统，其特征是，所述的译码器模块包括：一个译码器输入交织网络模块、母矩阵存储单元和若干个译码器子模块，每个译码器子模块包括：以并行度为数量的译码处理模块、译码第一存储单元、译码第二存储单元、译码交织网络，其中：译码器输入交织网络模块负责对从信道获得的数据以并行度个信息组成一个字，然后根据母矩阵存储单元提供的移位因子信息进行移位，将结果传输给后级译码器子模块的译码第二存储单元，母矩阵存储单元将数据读写地址信息传输给若干个译码器子模块的译码第二存储单元，将移位因子信息传输给译码器输入交织网络和若干个译码器子模块的译码交织网络，译码第一存储单元将从上一级译码器子模块的译码第一存储单元输出的数据存入队尾，同时将队首数据输出到下一级译码器子模块的译码第一存储单元，然后将上次迭代的校验节点传递给信息节点的软值即校验更新值输出给译码处理模块，并存储译码处理模块传输过来的本次迭代中的检验更新值，译码第二存储单元将从上一级译码器子模块的译码第二存储单元输出的数据存入队尾，同时将队首数据输出到下一级译码器子模块的译码第二存储单元，然后根据母矩阵存储单元提供的地址将信息节点的后验概率似然比传递给译码处理模块，并存储译码处理模块传输过来的信息节点的后验概率似然比更新值，译码交织网络从母矩阵存储单元得到移位因子，负责调整译码处理模块输出到译码第二存储单元的信息节点的后验概率似然比更新值的传输顺序。

4.根据权利要求3所述的准循环低密度奇偶校验卷积码编译码系统，其特征是，所述的译码处理模块的个数等于译码器的并行度，译码处理模块将本次迭代中由校验节点传递给信息节点的校验更新值传递给译码第一存储单元，将信息节点的后验概率似然比更新值经译码交织网络传递给译码第二存储单元，该译码处理模块包括：比特信息计算模块、校验节点信息计算模块、信息节点后验概率似然比计算模块，其中：比特信息计算模块计算信息节点的比特更新值，传递给校验节点信息计算模块和信息节点后验概率似然比计算模块；校验节点信息计算模块根据接收到的比特信息计算模块送来的信息节点的比特更新值，计算本次迭代的校验更新值，并传递给信息节点后验概率似然比计算模块和译码第一存储单元；信息节点后验概率似然比计算模块根据比特信息计算模块传来的比特更新值以及校验节点信息计算模块传来的本次迭代的校验更新值来计算信息节点后验概率似然比更新值，并经译码交织网络输出给译码第二存储单元。

5.根据权利要求4所述的准循环低密度奇偶校验卷积码编译码系统，其特征是，所述的比特信息计算模块包括：减法器、第一补码转化器和第一截位运算器，其中：减法器将从译码第二存储单元传来的信息节点后验概率似然比和第一存储单元读出的上一次迭代的校验更新值相减，得到信息节点的信息更新值，传递给第一补码转换器；第一补码转换器将信息节点的信息更新值转换为符号位-绝对值形式的数字，并传输给第一截位运算器；第一截位运算器对第一补码转换器的输出数据进行截位操作，将位宽变为原先预定的信息节点信息的位宽，以避免在累加的过程中可能会出现数据位宽变大的情况，即得到信息节点的比特更新值。

6.根据权利要求4所述的准循环低密度奇偶校验卷积码编译码系统，其特征是，所述的校验节点信息计算模块包括：缓存器、第一比较器、第一寄存器、二选一选择器、第二寄存器、第二比较器、乘法器、第二截位运算器和第二补码转换器，其中：缓存器用于存放比特信息计算模块传输过来的信息节点的比特更新值，其长度等于与当前校验节点相连的信息节点的个数，第一比较器的一个输入是当前的比特更新值，另一个输入是校验节点接收到信息中的当前最小值和当前次小值，第一比较器根据这两个输入对校验节点接收到信息的最小值和次小值进行更新，同时第一比较器将当前比特更新值的符号位与当前最小值和当前次小值的符号位分别进行异或运算，作为更新后最小值和次小值的符号位，第一比较器的输出通过第一寄存器传输给二选一选择器；当完成W_i个数据的比较后，第一比较器的输出传递给第二寄存器，就是与当前校验节点相连的所有信息节点传递给它的信息中的最小值和次小值；二选一选择器的输入是第一寄存器的输出，根据当前比较时刻选择用于比较的数据作为输出，如果当前时刻，传递给第一比较器的比特更新值是某个校验节点的第一个信息，则二选一选择器选择11…1作为当前最小值和当前次小值输出，其中1的个数等于数据的位宽；否则二选一选择器选择第一寄存器的输出，传递给第一比较器；第二比较器接收第二寄存器的输出和缓存器的输出，第二比较器从校验节点的结果中选择值传递给信息节点，第二比较器的具体操作方式是：当来自缓存器的数据和最小值的相同时，第二比较器选取次小值，否则选取最小值；第二比较器还将选取出来的值的符号位与来自缓存器的数据的符号位进行异或运算，得到输出数据的符号位，第二比较器的输出传递给乘法器；乘法器将第二比较器的输出乘以一个常数，该常数通过软件仿真得到，乘法器的输出再通过第二截位运算器，将校验更新值的位宽约束在一定范围内，之后再经过第二补码转换器，得到最终本次迭代的校验更新值。

7.根据权利要求4所述的准循环低密度奇偶校验卷积码编译码系统，其特征是，所述的信息节点后验概率似然比计算模块包括：第三补码转换器、加法器，其中：第三补码转换器接收校验节点信息计算模块中的缓存器传输过来数据，将符号-绝对值形式的数据转换为补码形式；加法器将第三补码转换器的输出和校验节点信息计算模块传输过来的本次迭代的校验更新值相加，得到信息节点后验概率似然比更新值，传递给译码交织网络。

8.一种根据上述任一权利要求所述系统的校验母矩阵产生方法，其特征在于，包括以下步骤：

第一步、利用空母矩阵生成单元获得需要构造的母矩阵的相关信息并构造准循环低密度奇偶校验卷积码的空母矩阵形态；

第二步、使用母矩阵校验位填充单元将在空母矩阵中校验比特对应的位置填入非零随机移位因子；

第三步、母矩阵度分布填充单元根据度分布要求对剩余母矩阵位置按最大环长准则进行填充；

第四步、母矩阵结果提取单元将既得母矩阵非零元素所在位置和移位因子等信息写入编码器模块和译码器模块的母矩阵存储单元中。

9.一种根据上述任一权利要求所述系统的编码方法，其特征在于，包括以下步骤：

第一步、在初次编码前将编码存储器数据清零；

第二步、从信息源获得比特数据，按顺序存入编码存储器的队尾，同时作为编码器输出；

第三步、计算校验字：从母矩阵存储单元得到数据读取地址，依次从编码存储队列中读出除校验字本身所对应的字，这些字经过循环移位后进行按位异或运算最终得到一个校验字；

第四步、将第三步实施与码率要求相符的次数后得到若干个校验字，存入编码存储队列的队尾，同时作为编码器输出，这样一次编码操作完成。

10.一种根据上述任一权利要求所述系统的解码方法，其特征在于，包括以下步骤：

第一步、译码器获得输入数据，即信道值，经过译码器输入交织网络模块进行相应循环移位，然后这些数据进入第一个译码器子模块的译码第二存储单元的队尾，同时后续译码器子模块的译码第二存储单元队首的数据作为下一级译码器子模块的第二存储单元的新数据存于队尾，最后一个译码器子模块的译码第二存储单元输出数据的符号位直接作为最终译码硬判结果；

第二步、在完成译码第二存储单元的新数据输入后，根据当前译码所对应的母矩阵中的行，译码第一存储单元也进行行重个级联数据的出队入队操作，对于第一个译码器子模块的译码第一存储单元，入队的数据均为零；

第三步、根据母矩阵存储单元提供的数据读写地址，对所有译码器子模块，从译码第二存储单元中读出的数据作为当前迭代的信息节点后验概率似然比传递给译码处理模块；

第四步、对所有译码器子模块，从译码第一存储单元读取上一次迭代中校验节点传递给信息节点的软值即校验更新值，传递给译码处理模块；

第五步、比特信息计算模块从译码第二存储单元的信息节点后验概率似然比和译码第一存储单元读取的上一次迭代的校验更新值，得到信息节点的比特更新值，传递给校验节点信息计算模块；

第六步、校验节点信息计算模块根据传递给当前校验节点的所有信息节点的比特更新值，计算本次迭代的校验更新值，这个校验更新值存入译码第一存储单元；

第七步、利用第五步计算得到的信息节点的比特更新值和第六步计算得到的本次迭代的校验更新值，计算信息节点的后验概率似然比更新值，传递给译码交织网络进行移位，最终将结果根据母矩阵存储单元提供的地址存入译码第二存储单元；

第八步、通过以上步骤就完成了对母矩阵中一行所对应的数据的译码，并获得译码输出结果，若需持续译码，则继续获得信道值，重复上述步骤即可。

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