CN108540139A - 一种通用的准循环ldpc码编码器的fpga实现方法及装置 - Google Patents

Abstract

本发明公开了一种通用的准循环LDPC码编码器的FPGA实现方法及装置，本发明通过生成矩阵非单位阵部分的循环块个数、循环块的维度、码长、码率、系统时钟及编码速率的要求折中定量计算，求得部分并行编码模块并行度的方法。该方法不仅具有计算以及配置通用性，也可以在编码速率与消耗的资源数量取得较好的折中，从而克服了串行输入编码器的编码速率过慢，全并行输入的编码电路消耗的硬件资源过多，不利于资源的合理利用，两步编码电路的逻辑连接复杂的问题。

Description

一种通用的准循环LDPC码编码器的FPGA实现方法及装置

技术领域

本发明涉及通信技术领域，尤其涉及一种通用的准循环LDPC码编码器的 FPGA实现方法及装置。

背景技术

在目前各种信道编码方案中，低密度奇偶校验码LDPC(low-density paritycheck codes)是最有前景、而且最接近香农限的信道编码方式之一。 LDPC码是Gallager于1962提出的，但是它在接下来的35年并没有得到太多 的关注。直到1981年的时候，Tanner将LDPC码用一个图形表示，这个图形被 人们称为Tanner图。在19世纪90年代，LDPC码最终被Mackay，Luby和其他 学者重新发现，并做了相关方向的研究。Mackay把LDPC码的奇偶校验矩阵用 Tanner图表示，并发现基于置信传播迭代译码(BP)的LDPC码是一类性能接 近香农极限的信道编码，而且其译码复杂度不随着码长的增加而加大。这些重 新发现让大量的学者开始关注LDPC码并进行相关领域的研究。目前，国际上 对于LDPC码的理论研究已经取得了重要的进展，而且已经浸入工程应用和超 大规模集成电路的实现阶段。

对于LDPC码的编码实现方法，主要有传统编码方法、RU编码方法、基于 移位寄存器的编码方法等。传统编码方法编码复杂度与码长的平方成正比，在 硬件实现时一般不考虑此方法。RU编码方法编码时间与码长成线性关系，但是 变换后的奇偶校验矩阵不是稀疏的，会增加存储空间及硬件实现的复杂度。对 于基于移位寄存器的编码方法，一般分为串行编码方法、并行编码方法和部分 并行编码方法，此方法主要工作是移位寄存器、寄存器及存储器等的设计与配 置。串行输入编码电路硬件实现复杂度与校验比特位数成正比，编码时钟消耗 与信息比特位数成正比，难以胜任高信息速率的情况。并行输入编码电路，消耗的寄存器等硬件资源远远大于串行输入编码电路，不利于资源的合理利用。 两级编码电路，它触发器资源消耗较多，逻辑资源消耗较少，但逻辑连接复 杂。因此，如何在需要的编码速率、硬件资源消耗及硬件实现复杂度之间设计 一个折中的实现方案，提供一种通用的准循环编码设计架构具有重要的工程意 义。

发明内容

鉴于上述的分析，本发明旨在提供一种通用的准循环LDPC码编码器的 FPGA实现方法及装置，用以完全或者至少部分地解决上述问题。

为解决上述问题，本发明主要是通过以下技术方案实现的：

本发明提供了一种通用的准循环LDPC码编码器的FPGA实现方法，应用于 准循环LDPC码编码，其特征在于，包括：

步骤一、计算准循环LDPC码奇偶校验矩阵对应的系统型生成矩阵，求得 生成矩阵非单位阵部分B，LDPC码编码为code＝m·G＝m·(I|B)＝(m|m·B)，其中， code为编码后的码字序列，m为输入的信息序列，I为单位阵，B为生成矩阵 中的非单位阵部分；

步骤二、根据生成矩阵非单位阵部分B的循环子块个数t×c、循环子块的 维度b×b、码长n、码率R、系统时钟clk及编码速率speed要求折中设置并行 度；

步骤三、根据所述并行度，将生成矩阵非单位阵部分的循环子块对应块的 第一行按照行的次序分别存储到对应的num个存储器中，每个存储器的宽度为 c×b、深度为

步骤四、对num×c个寄存器、num×c个移位寄存器进行复位操作，根据设 置的并行度，将接收到的信息序列m等分成num份；

步骤五、按照步骤三对应存储循环子块的位置，从num个存储器中将循环 子块的第一行取出后，分别送入相应的num×c个移位寄存器中，在时钟的驱动 下，分别输入每串信息序列的第一位信息比特与其对应的移位寄存器进行按位 与运算，下一个时钟将按位与运算的结果与对应的寄存器分别进行按位异或运 算；

步骤六、在下一个时钟到来时，循环右移所有的移位寄存器，将每串信息 序列的第二位信息比特输入给部分并行编码模块，在时钟的驱动下该信息比特 分别与其对应的移位寄存器进行按位与运算，下一个时钟将按位与运算的结果 与对应寄存器分别进行按位异或运算，依次进行上述步骤，直到移位寄存器都 已经移位到最后一个状态，即一个循环子块的所有值都已经在移位寄存器的循 环移位中遍历；

步骤七、当一个循环子块的所有值都已经在移位寄存器的循环移位中遍历 后，下一个时钟到来时，改变num个存储器的地址，读出下一行循环子块的第 一行数据，在时钟驱动下分别写入num×c个移位寄存器中，在时钟的驱动下， 将对应的信息比特分别与对应的移位寄存器、寄存器进行步骤五、六类似的按 位与和按位异或运算，直到移位寄存器都已经移位到最后一个状态，即一个循 环子块的所有值都已经在移位寄存器的循环移位中遍历；

步骤八、重复执行步骤七，直到存储器中的奇偶校验矩阵循环块第一行的 数据都已经被读完，且每一子块的编码已经完成；

步骤九、分别把寄存器中对应的num块运算数据分别进行按位异或运算， 得到c块校验序列，将这c块校验序列按照顺序进行拼接就可以得到b×c位校验 比特，组成完整的校验序列；

步骤十、将信息序列与校验序列进行拼接，组成经过LDPC码编码的完整 码字，并经过并串转换后，串行输出编码后的码字。

进一步地，所述步骤二具体包括：根据公式计算编码器的 并行度，其中，num为保证为整数的最大整数，表示向上取整。

进一步地，该方法还包括：根据所述并行度设置以下编码器参数：存储器 数量、存储器位宽、存储器存储深度、移位寄存器数量、移位寄存器大小、寄 存器数量和寄存器大小。

进一步地，所述步骤七具体包括：当一个循环子块的所有值都已经在移位 寄存器的循环移位中遍历后，下一个时钟到来时，改变num个存储器的地址， 读出下一行循环子块的第一行数据，在时钟驱动下分别写入num×c个移位寄存 器中，在时钟的驱动下，将对应的信息比特分别与对应的移位寄存器、寄存器 进行步骤五、六类似的按位与和按位异或运算，直到移位寄存器都已经移位到 最后一个状态。

另一方面，本发明还提供一种通用的准循环LDPC码编码器的FPGA实现装 置，该装置包括：

预处理模块，用于计算准循环LDPC码奇偶校验矩阵对应的系统型生成矩 阵，求得生成矩阵非单位阵部分B，LDPC码编码为 code＝m·G＝m·(I|B)＝(m|m·B)，其中，code为编码后的码字序列，m为输入的信 息序列，I为单位阵，B为生成矩阵中的非单位阵部分；根据生成矩阵非单位 阵部分B的循环子块个数t×c、循环子块的维度b×b、码长n、码率R、系统时 钟clk及编码速率speed要求折中设置并行度；

部分并行编码模块，用于根据所述并行度，将生成矩阵非单位阵部分的循 环子块对应块的第一行按照行的次序分别存储到对应的num个存储器中，每个 存储器的宽度为c×b、深度为对num×c个寄存器、num×c个移位寄存器进 行复位操作，根据设置的并行度，将接收到的信息序列m等分成num份；按顺 序从num个存储器中将循环子块的第一行取出，分别送入相应的num×c个移位 寄存器中，在时钟的驱动下，分别输入每串信息序列的第一位信息比特与其对 应的移位寄存器进行按位与运算，下一个时钟将按位与运算的结果与对应的寄 存器分别进行按位异或运算；在下一个时钟到来时，循环右移所有的移位寄存 器，将每串信息序列的第二位信息比特分别与其对应的移位寄存器进行按位与 运算，下一个时钟将按位与运算的结果与对应寄存器分别进行按位异或运算， 直到移位寄存器都已经移位到最后一个状态，即一个循环子块的所有值都已经 在移位寄存器的循环移位中遍历；当一个循环子块的所有值都已经在移位寄存 器的循环移位中遍历后，下一个时钟到来时，改变num个存储器的地址，读出 下一行循环子块的第一行数据，在时钟驱动下分别写入num×c个移位寄存器 中，将对应的信息比特分别与对应的移位寄存器进行按位与运算，下一个时钟 将按位与运算结果与对应寄存器进行按位异或运算，如此循环，直到存储器中 的奇偶校验矩阵循环子块第一行的数据都已经写入移位寄存器中，且每一个循 环子块的所有值都已经在移位寄存器的循环移位中遍历；分别把寄存器中的对 应的num块运算数据分别进行按位异或运算，得到c块校验序列，将这c块校验 序列按照顺序进行拼接就可以得到b×c位校验比特，组成完整的校验序列；

序列拼接模块，用于将信息序列与校验序列进行拼接，组成经过LDPC码 编码的完整码字，并发送给并串转换模块；

并串转换模块，用于将所述完成码字进行转换后，串行输出编码后的码 字。

进一步地，该装置还包括：所述部分并行编码模块还用于，根据所述并行 度设置以下编码装置参数：存储器数量、存储器位宽、存储器存储深度、移位 寄存器数量、移位寄存器大小、寄存器数量和寄存器大小。

进一步地，所述部分并行编码模块还用于，当一个循环子块的所有值都已 经在移位寄存器的循环移位中遍历后，下一个时钟到来时，改变num个存储器 的地址，读出下一行循环子块的第一行数据，在时钟驱动下分别写入num×c个 寄存器中，将对应的信息比特分别与对应的移位寄存器进行按位与运算，下一 个时钟将按位与运算结果与对应寄存器进行按位异或运算，如此循环，直到存 储器中的奇偶校验矩阵循环子块第一行的数据都已经写入移位寄存器中，且每 一个循环子块的所有值都已经在移位寄存器的循环移位中遍历。

进一步地，该装置还包括：序列接收模块，用于接收信息序列，收到信息 序列标志后，当接收到的序列等于LDPC码的信息序列长度时，将该序列作为 信息序列输入给串并转换模块；

串并转换模块，用于对即将编码的信息序列进行串并转换，并串转换完成 后发送给所述部分并行编码模块。

进一步地，控制模块，用于对所述序列接收模块、所述串并转换模块、所 述部分并行编码模块、所述序列拼接模块和所述并串转换模块进行控制。

本发明有益效果如下：

本发明通过生成矩阵非单位阵部分的循环块个数、循环块的维度、码长、 码率、系统时钟及编码速率的要求折中定量计算，求得部分并行编码模块并行 度的方法。该方法不仅具有计算以及配置通用性，也可以在编码速率与消耗的 资源数量取得较好的折中，从而克服了串行输入编码器的编码速率过慢，全并 行输入的编码电路消耗的硬件资源过多，不利于资源的合理利用，两步编码电 路的逻辑连接复杂的问题。

本发明的其他特征和优点将在随后的说明书中阐述，并且部分的从说明书 中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通 过在所写的说明书、权利要求书、以及附图中所特别指出的结构来实现和获 得。

附图说明

图1是本发明实施例的一种通用的准循环LDPC码编码器的FPGA实现方法 的流程示意图；

图2是本发明实施例的一种通用的准循环LDPC码编码器的FPGA实现装置 的结构示意图；

图3是本发明实施例以(8176，7154)LDPC码为例，将生成矩阵的非单位 阵部分进行部分并行分块的示意图；

图4是本发明实施例以(8176，7154)LDPC码为例，设计的部分并行编码 模块的硬件结构图；

图5是本发明实施例以(8176，7154)LDPC码为例，采用Xilinx Vivado DesignSuite 2015.2软件作为设计、综合及仿真工具，编码器的仿真图；

图6是本发明实施例以(8176，7154)LDPC码为例，选取Xilinx的 Zynq-7000系列芯片xc7z045ffg900-2作为本文编码部分的设计器件的资源消 耗图；

图7是本发明实施例的另一种通用的准循环LDPC码编码器的FPGA实现装 置的结构示意图。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一 部分，并与本发明的实施例一起用于阐释本发明的原理。为了清楚和简化目 的，当其可能使本发明的主题模糊不清时，将省略本文所描述的器件中已知功 能和结构的详细具体说明。

本发明实施例提供了一种通用的准循环LDPC码编码器的FPGA实现方法， 本发明实施例通过生成矩阵非单位阵部分的循环块个数、循环块的维度、码 长、码率、系统时钟及编码速率的要求折中定量计算，求得部分并行编码模块 并行度的方法。该方法不仅具有计算以及配置通用性，也可以在编码速率与消 耗的资源数量取得较好的折中，从而克服了串行输入编码器的编码速率过慢， 全并行输入的编码电路消耗的硬件资源过多，不利于资源的合理利用，两步编 码电路的逻辑连接复杂的问题。以下结合附图以及几个实施例，对本发明进行 进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明， 并不限定本发明。

本发明实施例提供了一种通用的准循环LDPC码编码器的FPGA实现方法， 参见图1，该方法包括：

步骤一、计算准循环LDPC码奇偶校验矩阵对应的系统型生成矩阵，求得 生成矩阵非单位阵部分B，LDPC码编码为code＝m·G＝m·(I|B)＝(m|m·B)，其中， code为编码后的码字序列，m为输入的信息序列，I为单位阵，B为生成矩阵 中的非单位阵部分；

步骤二、根据生成矩阵非单位阵部分B的循环子块个数t×c、循环子块的 维度b×b、码长n、码率R、系统时钟clk及编码速率speed要求折中设置并行 度；

步骤三、根据所述并行度，将生成矩阵非单位阵部分的循环子块对应块的 第一行按照行的次序分别存储到对应的num个存储器中，每个存储器的宽度为 c×b、深度为

步骤四、对num×c个寄存器、num×c个移位寄存器进行复位操作，根据设 置的并行度，将接收到的信息序列m等分成num份；

步骤五、按照步骤三对应存储循环子块的位置，从num个存储器中将循环 子块的第一行取出后，分别送入相应的num×c个移位寄存器中，在时钟的驱动 下，分别输入每串信息序列的第一位信息比特与其对应的移位寄存器进行按位 与运算，下一个时钟将按位与运算的结果与对应的寄存器分别进行按位异或运 算；

步骤六、在下一个时钟到来时，循环右移所有的移位寄存器，将每串信息 序列的第二位信息比特输入给部分并行编码模块，在时钟的驱动下该信息比特 分别与其对应的移位寄存器进行按位与运算，下一个时钟将按位与运算的结果 与对应寄存器分别进行按位异或运算，依次进行上述步骤，直到移位寄存器都 已经移位到最后一个状态，即一个循环子块的所有值都已经在移位寄存器的循 环移位中遍历；

步骤七、当一个循环子块的所有值都已经在移位寄存器的循环移位中遍历 后，下一个时钟到来时，改变num个存储器的地址，读出下一行循环子块的第 一行数据，在时钟驱动下分别写入num×c个移位寄存器中，在时钟的驱动下， 将对应的信息比特分别与对应的移位寄存器、寄存器进行步骤五、六类似的按 位与和按位异或运算，直到移位寄存器都已经移位到最后一个状态，即一个循 环子块的所有值都已经在移位寄存器的循环移位中遍历；

步骤八、重复执行步骤七，直到存储器中的奇偶校验矩阵循环块第一行的 数据都已经写入移位寄存器中，且每一子块的编码已经完成；

步骤九、分别把寄存器中对应的num块运算数据分别进行按位异或运算， 得到c块校验序列，将这c块校验序列按照顺序进行拼接就可以得到b×c位校验 比特，组成完整的校验序列；

步骤十、将信息序列与校验序列进行拼接，组成经过LDPC码编码的完整 码字，并经过并串转换后，串行输出编码后的码字。

也就是说，本发明实施例通过生成矩阵非单位阵部分的循环块个数、循环 块的维度、码长、码率、系统时钟及编码速率的要求折中定量计算，求得部分 并行编码模块并行度的方法。该方法不仅具有计算以及配置通用性，也可以在 编码速率与消耗的资源数量取得较好的折中，从而克服了串行输入编码器的编 码速率过慢，全并行输入的编码电路消耗的硬件资源过多，不利于资源的合理 利用，两步编码电路的逻辑连接复杂的问题。

具体实施时，本发明实施例所述步骤二具体包括：根据公式 计算编码器的并行度，其中，num为保证为整数的最大整 数，表示向上取整。

具体实施时，本发明实施例所述方法还包括：根据所述并行度设置以下编 码器参数：存储器数量、存储器位宽、存储器存储深度、移位寄存器数量、移 位寄存器大小、寄存器数量和寄存器大小。

具体实施时，本发明实施例所述步骤七具体包括：当一个循环子块的所有 值都已经在移位寄存器的循环移位中遍历后，下一个时钟到来时，改变num个 存储器的地址，读出下一行循环子块的第一行数据，在时钟驱动下分别写入 num×c个移位寄存器中，在时钟的驱动下，将对应的信息比特分别与对应的移 位寄存器、寄存器进行步骤五、六类似的按位与和按位异或运算，直到移位寄 存器都已经移位到最后一个状态。

本发明提出的通用的准循环LDPC码编码的FPGA实现架构，具体由以下步 骤实现：

Step1：求解出该LDPC码奇偶校验矩阵对应的系统型生成矩阵，此时LDPC 码编码可表示为c＝m·G＝m·(I|B)＝(m|m·B)。

其中，m为输入的信息序列，I为单位阵，B为生成矩阵中的非单位阵部 分。

Step2：根据生成矩阵非单位阵部分B的循环子块个数t×c、循环子块的维 度b×b、码长n、码率R、系统时钟clk及编码速率speed要求折中设置部分并行 编码模块的并行度。具体并行度设置可以由式(1)求解，num表示并行度。

其中，num为保证是整数的最小整数，表示向上取整。

Step3：根据Step2设置的并行度，将生成矩阵非单位阵部分的循环块第 一行分别存储到num个存储器中，每个存储器的宽度为c×b、深度为

Step4：在系统时钟clk和控制模块的控制下，序列接收模块根据信息序 列开始标志接收信息序列。

Step5：当接收的序列等于码的信息序列长度时，将生成的序列作为信息 序列输入串并转换模块。

Step6：在完成串并转换后，并行输入的信息序列输入给编码模块。编码 模块采用的是部分并行的编码电路。在模块开始前，对整个部分并行编码模块 的num×c个寄存器、num×c个移位寄存器进行复位操作。根据Step2求解出来 的并行度，将信息序列m等分成num份。

Step7：从num个存储器中将循环子块的第一行分别送入num×c个移位寄存 器中，在时钟的驱动下，分别输入每串信息比特的第一位与其对应的移位寄存 器进行按位与运算，下一时钟将按位与运算的输出与对应的寄存器分别进行按 位异或运算。在下一个时钟沿到来时，循环右移所有的移位寄存器，此时在编 码器中运算的每串序列的第二位信息比特，同样在分别与其对应的移位寄存器 进行按位与运算，下一时钟将按位与运算的输出与对应寄存器分别进行按位异 或运算。依次进行上述步骤，直到寄存器都已经移位到最后一个状态，即一个 循环子块的所有值都已经在寄存器的循环移位中遍历。

Step8：当下一个时钟到来时，就要在寄存器num×c个寄存器中放入下一行 循环子块的第一行数据。此时，需要改变存储器的地址，使在下一时钟能读出 下一行循环子块的第一行数据，并写入num×c个移位寄存器中。下一个时钟到 来时，移位寄存器中都分别写入了不同的数据，接下来的操作如前面所述，将 对应的信息比特分别与对应的移位寄存器进行按位与运算，下一个时钟将按位 与运算结果与对应寄存器进行按位异或运算，如此循环，直到存储器中的奇偶 校验矩阵循环子块第一行的数据都已经写入移位寄存器中，且每一个循环子块 的所有值都已经在移位寄存器的循环移位中遍历。

Step9：分别把寄存器中的对应的num块运算数据分别进行按位异或运算， 得到c块校验序列，将这c块校验序列按照顺序进行拼接就可以得到b×c位校验 比特，组成完整的校验序列。

Step10：将信息序列与校验序列在序列拼接模块进行拼接，组成经过LDPC 码编码的完整码字。

Step11：经过并串转换模块的转换，串行输出编码后的码字。

下面结合图2的框架图具体说明(8176，7154)码基于本发明的FPGA实现。

Step1：利用(8176，7154)码的准循环特性、LDPC码为分组码的特性，求解出 该LDPC码奇偶校验矩阵对应的系统型生成矩阵，此时LDPC码编码可表示为 code＝m·G＝m·(I|B)＝(m|m·B)。

其中，m为输入的信息序列，I为单位阵，B为生成矩阵中的非单位阵部 分。

Step2：根据生成矩阵非单位阵部分B的循环子块个数14×2、循环子块的 维度511×511、码长8176、码率7/8、系统时钟98Mbps及编码速率700Mbps要求折 中设置部分并行编码模块的并行度。根据式(1)，可以计算出num＝7。

Step3：根据Step2设置的并行度7，将生成矩阵的非单位阵部分B根据循 环子块的分块，划分成七个部分，即B_1,1,B_2,1、B_1,2,B_2,2；B_3,1,B_4,1、B_3,2,B_4,2； B_5,1,B_6,1、B_5,2,B_6,2；B_7,1,B_8,1、B_7,2,B_8,2；B_9,1,B_10,1、B_9,2,B_10,2；B_11,1,B_12,1、B_11,2,B_12,2； B_13,1,B_14,1、B_13,2,B_14,2七部分，将其第一行分别存储到7个存储器中，每个存储器 的宽度为2×511、深度为2，如图3所示。

Step4：为了方便测试，在系统时钟clk和控制模块的控制下，序列生成 模块生成伪随机序列作为信息序列。

Step5：当生成的序列等于码的信息序列长度时，将生成的序列作为信息 序列输入串并转换模块。

Step6：在完成串并转换后，并行输入的信息序列进入编码模块。编码模 块采用的是部分并行的编码电路。在模块开始前，对整个部分并行编码模块的 7×2个寄存器C_i,j、7×2个移位寄存器A_i,j进行复位操作。根据Step2求解出来的 并行度7，将信息序列m等分成七个部分，即m₁(m_1,1,m_1,2,...,m_1,1022)、 m₂(m_2,1,m_2,2,...,m_2,1022)、m₃(m_3,1,m_3,2,...,m_3,1022)、m₃(m_3,1,m_3,2,...,m_3,1022)、m₄(m_4,1,m_4,2,...,m_4,1022)、 m₅(m_5,1,m_5,2,...,m_5,1022)、m₆(m_6,1,m_6,2,...,m_6,1022)、m₇(m_7,1,m_7,2,...,m_7,1022)。在编码的过程 中，同时参与编码的信息序列为m_1,i,m_2,i,m_3,i,m_4,i,m_5,i,m_6,i,m_7,i，其中，1≤i≤1022。 每个循环子块B_i,j采用如图4所示的编码电路。在实现编码时，每个子块内部是 串行进行编码的，而任意两部分之间是并行进行编码的。

Step7：从7个ROM中将循环子块的第一行分别送入14个移位寄存器 A_i,j(1≤i≤7,1≤j≤2)中。在时钟的驱动下，输入m_1,1,m_2,1,m_3,1,m_4,1,m_5,1,m_6,1,m_7,17位信息 比特，分别与其对应的移位寄存器进行按位与运算，并将按位与运算的输出与 寄存器C_i,j分别进行按位异或运算。在下一个时钟沿到来时，循环右移所有的移 位寄存器，此时在编码器中运算的为m_1,2,m_2,2,m_3,2,m_4,2,m_5,2,m_6,2,m_7,27位信息比特， 同样在分别与其对应的移位寄存器进行按位与运算，并将按位与运算的输出与 寄存器C_i,j分别进行按位异或运算。依次进行上述步骤，直到寄存器都已经移位 到最后一个状态，一个循环子块的所有值都已经在寄存器的循环移位中遍历。

Step8：当下一个时钟到来时，就要在寄存器14个寄存器 A_i,j(1≤i≤7,1≤j≤2)中放入下一行循环子块的第一行数据。此时，需要改变ROM 的地址，使在下一时钟能读出下一行循环子块的第一行数据，并写入14个寄 存器A_i,j(1≤i≤7,1≤j≤2)中。下一个时钟到来时，寄存器中都分别读入了不同的 数据，接下来的操作如前面所示。直到ROM中的数据都已经被读完，且每一子 块的编码已经完成。

Step9：把寄存器C_1,1～C_7,1中的数据进行按位异或运算得到校验序列的第 1～511位P₁，把寄存器C_1,2～C_7,2中的数据进行按位异或运算得到校验序列的第 512～1022位P₂。将P₁与P₂拼接就可以得到完整的1022位校验比特。

Step10：将7154位信息比特与1022位校验比特在序列拼接模块进行拼 接，组成经过LDPC码编码的完整码字。

Step11：经过并串转换模块的转换，串行输出编码后的码字。

图5是本发明实施例以(8176,7154)LDPC码为例的编码器实现，采用 XilinxVivado Design Suite 2015.2软件作为设计、综合及仿真工具，编码 器的仿真图，将其硬件编码的数据与MALTAB计算得到的校验序列对比，仿真 结果与MATLAB计算结果一致，编码正确。

图6是本发明实施例以(8176,7154)LDPC码为例，选取Xilinx的Zynq- 7000系列芯片xc7z045ffg900-2作为本文编码部分的设计器件的资源消耗图， 发现在此芯片上实现700Mbps的(8176,7154)码编码最大资源使用项仅为 36.24％。因此，按照本发明的通用编码实现框架可以在编码速率与消耗的资源 数量取得较好的折中，实现编码速率与硬件资源的均衡.

与图1相对应的，本发明实施例还提供了一种通用的准循环LDPC码编码 器的FPGA实现装置，参见图7，装置包括：

预处理模块，用于计算准循环LDPC码奇偶校验矩阵对应的系统型生成矩 阵，求得生成矩阵非单位阵部分B，LDPC码编码为 code＝m·G＝m·(I|B)＝(m|m·B)，其中，code为编码后的码字序列，m为输入的信 息序列，I为单位阵，B为生成矩阵中的非单位阵部分；根据生成矩阵非单位 阵部分B的循环子块个数t×c、循环子块的维度b×b、码长n、码率R、系统时 钟clk及编码速率speed要求折中设置并行度；

部分并行编码模块，用于根据所述并行度，将生成矩阵非单位阵部分的循 环子块对应块的第一行按照行的次序分别存储到对应的num个存储器中，每个 存储器的宽度为c×b、深度为对num×c个寄存器、num×c个移位寄存器进 行复位操作，根据设置的并行度，将接收到的信息序列m等分成num份；按顺 序从num个存储器中将循环子块的第一行取出，分别送入相应的num×c个移位 寄存器中，在时钟的驱动下，分别输入每串信息序列的第一位信息比特与其对 应的移位寄存器进行按位与运算，下一个时钟将按位与运算的结果与对应的寄 存器分别进行按位异或运算；在下一个时钟到来时，循环右移所有的移位寄存 器，将每串信息序列的第二位信息比特分别与其对应的移位寄存器进行按位与 运算，下一个时钟将按位与运算的结果与对应寄存器分别进行按位异或运算， 直到移位寄存器都已经移位到最后一个状态，即一个循环子块的所有值都已经 在移位寄存器的循环移位中遍历；当一个循环子块的所有值都已经在移位寄存 器的循环移位中遍历后，下一个时钟到来时，改变num个存储器的地址，读出 下一行循环子块的第一行数据，在时钟驱动下分别写入num×c个移位寄存器 中，将对应的信息比特分别与对应的移位寄存器进行按位与运算，下一个时钟 将按位与运算结果与对应寄存器进行按位异或运算，如此循环，直到存储器中 的奇偶校验矩阵循环子块第一行的数据都已经写入移位寄存器中，且每一个循 环子块的所有值都已经在移位寄存器的循环移位中遍历；分别把寄存器中的对 应的num块运算数据分别进行按位异或运算，得到c块校验序列，将这c块校验 序列按照顺序进行拼接就可以得到b×c位校验比特，组成完整的校验序列；

序列拼接模块，用于将信息序列与校验序列进行拼接，组成经过LDPC码 编码的完整码字，并发送给并串转换模块；

并串转换模块，用于将所述完成码字进行转换后，串行输出编码后的码 字。

具体实施时，本发明实施所述的装置的所述部分并行编码模块还用于，根 据所述并行度设置以下编码装置参数：存储器数量、存储器位宽、存储器存储 深度、移位寄存器数量、移位寄存器大小、寄存器数量和寄存器大小。

进一步地，本发明实施例所述部分并行编码模块还用于，当一个循环子块 的所有值都已经在移位寄存器的循环移位中遍历后，下一个时钟到来时，改变 num个存储器的地址，读出下一行循环子块的第一行数据，在时钟驱动下分别 写入num×c个寄存器中，将对应的信息比特分别与对应的移位寄存器进行按位 与运算，下一个时钟将按位与运算结果与对应寄存器进行按位异或运算，如此 循环，直到存储器中的奇偶校验矩阵循环子块第一行的数据都已经写入移位寄 存器中，且每一个循环子块的所有值都已经在移位寄存器的循环移位中遍历。

具体实施时，本发明实施例所述装置还包括：序列接收模块，用于接收信 息序列，收到信息序列标志后，当接收到的序列等于LDPC码的信息序列长度 时，将该序列作为信息序列输入给串并转换模块；

串并转换模块，用于对即将编码的信息序列进行串并转换，并串转换完成 后发送给所述部分并行编码模块。

控制模块，用于对所述序列接收模块、所述串并转换模块、所述部分并行 编码模块、所述序列拼接模块和所述并串转换模块进行控制。

本发明通过生成矩阵非单位阵部分的循环块个数、循环块的维度、码长、 码率、系统时钟及编码速率的要求折中定量计算，求得部分并行编码模块并行 度的方法。该方法不仅具有计算以及配置通用性，也可以在编码速率与消耗的 资源数量取得较好的折中，从而克服了串行输入编码器的编码速率过慢，全并 行输入的编码电路消耗的硬件资源过多，不利于资源的合理利用，两步编码电 路的逻辑连接复杂的问题。

本发明实施例的相关内容可参照方法实施例部分进行理解，在此不做详细 赘述。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局 限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易 想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护 范围应该以权利要求书的保护范围为准。

Claims (10)

1.一种通用的准循环LDPC码编码器的FPGA实现方法，应用于准循环LDPC码编码，其特征在于，包括：

步骤一、计算准循环LDPC码奇偶校验矩阵对应的系统型生成矩阵，求得生成矩阵非单位阵部分B，LDPC码编码为code＝m·G＝m·(I|B)＝(m|m·B)，其中，code为编码后的码字序列，m为输入的信息序列，I为单位阵，B为生成矩阵中的非单位阵部分；

步骤二、根据生成矩阵非单位阵部分B的循环子块个数t×c、循环子块的维度b×b、码长n、码率R、系统时钟clk及编码速率speed要求折中设置并行度；

步骤三、根据所述并行度，将生成矩阵非单位阵部分的循环子块对应块的第一行按照行的次序分别存储到对应的num个存储器中，每个存储器的宽度为c×b、深度为

步骤四、对num×c个寄存器、num×c个移位寄存器进行复位操作，根据设置的并行度，将接收到的信息序列m等分成num份；

步骤五、按照步骤三对应存储循环子块的位置，从num个存储器中将循环子块的第一行取出后，分别送入相应的num×c个移位寄存器中，在时钟的驱动下，分别输入每串信息序列的第一位信息比特与其对应的移位寄存器进行按位与运算，下一个时钟将按位与运算的结果与对应的寄存器分别进行按位异或运算；

步骤六、在下一个时钟到来时，循环右移所有的移位寄存器，将每串信息序列的第二位信息比特输入给部分并行编码模块，在时钟的驱动下该信息比特分别与其对应的移位寄存器进行按位与运算，下一个时钟将按位与运算的结果与对应寄存器分别进行按位异或运算，依次进行上述步骤，直到移位寄存器都移位到最后一个状态，即一个循环子块的所有值都在移位寄存器的循环移位中遍历；

步骤七、当一个循环子块的所有值都在移位寄存器的循环移位中遍历后，下一个时钟到来时，改变num个存储器的地址，读出下一行循环子块的第一行数据，在时钟驱动下分别写入num×c个移位寄存器中，在时钟的驱动下，将对应的信息比特分别与对应的移位寄存器、寄存器进行步骤五、六类似的按位与和按位异或运算，直到移位寄存器都移位到最后一个状态，即一个循环子块的所有值都在移位寄存器的循环移位中遍历；

步骤八、重复执行步骤七，直到存储器中的奇偶校验矩阵循环块第一行的数据都写入移位寄存器中，且每一子块的编码完成；

步骤九、分别把寄存器中对应的num块运算数据分别进行按位异或运算，得到c块校验序列，将这c块校验序列按照顺序进行拼接就可以得到b×c位校验比特，组成完整的校验序列；

步骤十、将信息序列与校验序列进行拼接，组成经过LDPC码编码的完整码字，并经过并串转换后，串行输出编码后的码字。

2.根据权利要求1所述的方法，其特征在于，所述步骤二具体包括：

根据公式计算编码器的并行度，其中，num为保证为整数的最大整数，表示向上取整。

3.根据权利要求1所述的方法，其特征在于，还包括：

根据所述并行度设置以下编码器参数：存储器数量、存储器位宽、存储器存储深度、移位寄存器数量、移位寄存器大小、寄存器数量和寄存器大小。

4.根据权利要求1所述的方法，其特征在于，所述步骤七具体包括：当一个循环子块的所有值都在移位寄存器的循环移位中遍历后，下一个时钟到来时，改变num个存储器的地址，读出下一行循环子块的第一行数据，在时钟驱动下分别写入num×c个移位寄存器中，在时钟的驱动下，将对应的信息比特分别与对应的移位寄存器、寄存器进行步骤五、六类似的按位与和按位异或运算，直到移位寄存器都移位到最后一个状态。

5.一种通用的准循环LDPC码编码器的FPGA实现装置，其特征在于，包括：

预处理模块，用于计算准循环LDPC码奇偶校验矩阵对应的系统型生成矩阵，求得生成矩阵非单位阵部分B，LDPC码编码为code＝m·G＝m·(I|B)＝(m|m·B)，其中，code为编码后的码字序列，m为输入的信息序列，I为单位阵，B为生成矩阵中的非单位阵部分；根据生成矩阵非单位阵部分B的循环子块个数t×c、循环子块的维度b×b、码长n、码率R、系统时钟clk及编码速率speed要求折中设置并行度；

部分并行编码模块，用于根据所述并行度，将生成矩阵非单位阵部分的循环子块对应块的第一行按照行的次序分别存储到对应的num个存储器中，每个存储器的宽度为c×b、深度为对num×c个寄存器、num×c个移位寄存器进行复位操作，根据设置的并行度，将接收到的信息序列m等分成num份；按顺序从num个存储器中将循环子块的第一行取出，分别送入相应的num×c个移位寄存器中，在时钟的驱动下，分别输入每串信息序列的第一位信息比特与其对应的移位寄存器进行按位与运算，下一个时钟将按位与运算的结果与对应的寄存器分别进行按位异或运算；在下一个时钟到来时，循环右移所有的移位寄存器，将每串信息序列的第二位信息比特分别与其对应的移位寄存器进行按位与运算，下一个时钟将按位与运算的结果与对应寄存器分别进行按位异或运算，直到移位寄存器都移位到最后一个状态，即一个循环子块的所有值都在移位寄存器的循环移位中遍历；当一个循环子块的所有值都在移位寄存器的循环移位中遍历后，下一个时钟到来时，改变num个存储器的地址，读出下一行循环子块的第一行数据，在时钟驱动下分别写入num×c个移位寄存器中，将对应的信息比特分别与对应的移位寄存器进行按位与运算，下一个时钟将按位与运算结果与对应寄存器进行按位异或运算，如此循环，直到存储器中的奇偶校验矩阵循环子块第一行的数据都写入移位寄存器中，且每一个循环子块的所有值都在移位寄存器的循环移位中遍历；分别把寄存器中的对应的num块运算数据分别进行按位异或运算，得到c块校验序列，将这c块校验序列按照顺序进行拼接就可以得到b×c位校验比特，组成完整的校验序列；

序列拼接模块，用于将信息序列与校验序列进行拼接，组成经过LDPC码编码的完整码字，并发送给并串转换模块；

并串转换模块，用于将所述完成码字进行转换后，串行输出编码后的码字。

6.根据权利要求5所述的装置，其特征在于，

所述部分并行编码模块还用于，根据公式计算所述并行度，其中，num为保证为整数的最大整数，表示向上取整。

7.根据权利要求5所述的装置，其特征在于，

所述部分并行编码模块还用于，根据所述并行度设置以下编码装置参数：存储器数量、存储器位宽、存储器存储深度、移位寄存器数量、移位寄存器大小、寄存器数量和寄存器大小。

8.根据权利要求5所述的装置，其特征在于，

所述部分并行编码模块还用于，当一个循环子块的所有值都在移位寄存器的循环移位中遍历后，下一个时钟到来时，改变num个存储器的地址，读出下一行循环子块的第一行数据，在时钟驱动下分别写入num×c个寄存器中，将对应的信息比特分别与对应的移位寄存器进行按位与运算，下一个时钟将按位与运算结果与对应寄存器进行按位异或运算，如此循环，直到存储器中的奇偶校验矩阵循环子块第一行的数据都写入移位寄存器中，且每一个循环子块的所有值都在移位寄存器的循环移位中遍历。

9.根据权利要求5-8中任意一项所述的装置，其特征在于，还包括：

序列接收模块，用于接收信息序列，收到信息序列标志后，当接收到的序列等于LDPC码的信息序列长度时，将该序列作为信息序列输入给串并转换模块；

串并转换模块，用于对即将编码的信息序列进行串并转换，并串转换完成后发送给所述部分并行编码模块。

10.根据权利要求9所述的装置，其特征在于，

控制模块，用于对所述序列接收模块、所述串并转换模块、所述部分并行编码模块、所述序列拼接模块和所述并串转换模块进行控制。