CN104980167A - 基于求和阵列的cdr中qc-ldpc并行编码器 - Google Patents

Abstract

本发明涉及一种解决CDR系统中四种不同码率QC-LDPC码并行编码的方案，其特征在于，所述系统的QC-LDPC码的并行编码器主要由寄存器、求和阵列、选择扩展器和b位二输入异或门四部分组成。本发明提供的QC-LDPC并行编码器兼容多码率，能在保持编码速度不变的条件下有效减少资源需求，具有控制简单、资源消耗少、功耗小、成本低等优点。

Description

基于求和阵列的CDR中QC-LDPC并行编码器

技术领域

本发明涉及数字广播领域，特别涉及一种CDR系统中QC-LDPC码编码器的并行实现方法。

背景技术

由于在传输信道中存在的各种失真和噪声会对发送信号产生干扰，接收端不可避免地会出现数字信号产生误码的情况。为了降低误码率，需要采用信道编码技术。

低密度奇偶校验(Low-Density Parity-Check,LDPC)码以其逼近Shannon限的优异性能成为信道编码领域的研究热点。准循环LDPC(Quasic-LDPC，QC-LDPC)码是一种特殊的LDPC码，其编码可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator,SRAA)加以实现。

SRAA法是利用生成矩阵G进行编码。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j(1≤i≤a,1≤j≤t)构成的阵列，t＝a+c。与信息向量对应的一部分生成矩阵是单位矩阵，与校验向量对应的其余部分生成矩阵是高密度矩阵。假设a不是素数，可被分解为a＝ux(u≤x)，其中，u不等于1，x不等于a。那么，u路并行SRAA法完成一次编码需要bx+t个时钟周期，需要(uc+t)b个寄存器、ucb个二输入与门和ucb个二输入异或门。此外，还需要acb比特ROM存储循环矩阵的首行。

CDR是中国数字广播的英文简称，英文全称是China Digital Radio。CDR标准采用了四种不同码率的QC-LDPC码。对于这四种QC-LDPC码，均有t＝36和b＝256，所有a的最大公约数是u＝3。图1给出了不同码率η下的参数a、c和x。

CDR系统中QC-LDPC高速编码的现有解决方案是采用u＝3路并行SRAA法，四种QC-LDPC码所需的编码时间分别是804、1060、1572和2340个时钟周期。逻辑资源需要29952个寄存器、20736个二输入与门和20736个二输入异或门，这是由码率η＝1/4对应的参数决定的。此外，四种QC-LDPC码共需281088比特ROM存储循环矩阵的首行。当采用硬件实现时，需要较多的存储器和寄存器，势必会造成设备成本高，功耗大。

发明内容

针对CDR系统多码率QC-LDPC码高速编码的现有实现方案中存在的资源需求量大缺点，本发明提供了一种基于求和阵列的并行编码方法，能在保持编码速度不变的前提下，减少资源需求。

如图2所示，CDR系统中多码率QC-LDPC码的并行编码器主要由4部分组成：寄存器、求和阵列、选择扩展器和b位二输入异或门。整个编码过程分4步完成：第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1～R_t，并为选择扩展器M_l配置s对应的码率η，其中，1≤l≤c；第2步，寄存器R₁～R_a串行左移1次，为求和阵列并行输入向量(s_1,k,s_2,k,…,s_u,k)，所有选择扩展器的控制端输入数值ρ＝[(k-1)/b]+1，所有选择扩展器分别从求和阵列的输出端中选择一部分并扩展成b个，共同构成向量(s_1,k,s_2,k,…,s_u,k)与码率η对应的子块首行矩阵F_ρ的乘积，b位二输入异或门A_l将乘积的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l，其中，1≤k≤bx，1≤ρ≤x，1≤l≤c，符号[(k-1)/b]表示不大于(k-1)/b的最大整数；第3步，以1为步长递增改变k的取值，重复第2步bx-1次，完成后，寄存器R₁～R_a存储的是信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t存储的是校验向量p＝(p₁,p₂,…,p_c)；第4步，并行输出码字v＝(s,p)。

本发明提供的QC-LDPC并行编码器兼容多码率，能在保持编码速度不变的前提下有效减少资源需求，从而达到降低硬件成本和功耗的目的。

关于本发明的优点与精神可通过接下来的发明详述及附图得到进一步的了解。

附图说明

图1给出了不同码率η下的参数a、t和x；

图2是CDR系统中兼容四种码率QC-LDPC码的并行编码器整体结构；

图3是求和阵列的构成示意图；

图4给出了各种多输入异或门的数量；

图5比较了传统的u路并行SRAA法与本发明的资源消耗。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，但不作为对本发明的限定。

QC-LDPC码是一类特殊的LDPC码，它的生成矩阵G和校验矩阵H都是由循环矩阵构成的阵列，具有分段循环特点，故被称为准循环LDPC码。从行的角度看，循环矩阵的每一行都是上一行(首行是末行)循环右移一位的结果；从列的角度看，循环矩阵的每一列都是前一列(首列是末列)循环下移一位的结果。循环矩阵的行向量构成的集合与列向量构成的集合完全相同，因此，循环矩阵完全可由它的首行或首列来表征。QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j(1≤i≤a,1≤j≤t)构成的阵列：

G(或H)的连续b行和b列分别被称为块行和块列。假设g_i,j(1≤i≤a,a+1≤j≤t)是循环矩阵G_i,j的首行，那么可按照如下方式定义a×bc阶块首行矩阵F：

F是由生成矩阵G后c块列中所有循环矩阵的首行构成的，可视为由bc个a维列向量组成的。假设a不是素数，可被分解为a＝ux(u≤x)，其中，u不等于1，x不等于a。那么，块首行矩阵F的第u(ρ-1)+1～uρ(1≤ρ≤x)行构成了一个u×bc阶矩阵，称之为子块首行矩阵，记作F_ρ。F_ρ可视为由bc个u维列向量构成的。

对于CDR系统，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p。以b比特为一段，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)；校验向量p被等分为c段，即p＝(p₁,p₂,…,p_c)。对于第i(1≤i≤a)段信息向量s_i，有s_i＝(s_i,1,s_i,2,…,s_i,b)。CDR标准采用了四种不同码率的QC-LDPC码，均有t＝36和b＝256，所有a的最大公约数是u＝3。图1给出了不同码率η下的参数a、c和x。

由式(1)、(2)和循环矩阵的特点，图2给出了适用于CDR系统中四种码率QC-LDPC码的并行编码器，它主要由寄存器、求和阵列、选择扩展器和b位二输入异或门四种功能模块组成。

寄存器R₁～R_a用于缓存信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t用于计算和存储校验向量p＝(p₁,p₂,…,p_c)。

求和阵列对并行输入的u位信息比特s_1,k,s_2,k,…,s_u,k(1≤k≤bx)进行求和，具体而言，是从中选取m(1≤m≤u)个不同的元素进行模2加。由排列组合知识可知，穷举可得到2^u-1＝7个不同的求和表达式。7个求和表达式可用7个多输入异或门加以实现。多输入异或门的输入端数目范围是1～3，当只有一个输入端时，单输入异或门实际上是直连线。综上，求和阵列有u＝3个输入端和7个输出端，其内部由7个多输入异或门组成，如图3所示。图4给出了各种多输入异或门的数量，它们总共相当于5个二输入异或门。

选择扩展器M_l(1≤l≤c)受控于码率η和子块首行矩阵F_ρ的下标ρ(1≤ρ≤x)。ρ与向量(s_1,k,s_2,k,…,s_u,k)(1≤k≤bx)的关系为ρ＝[(k-1)/b]+1(符号[(k-1)/b]表示不大于(k-1)/b的最大整数)。选择扩展器M_l在求和阵列运算结果的基础上，根据码率η完成向量(s_1,k,s_2,k,…,s_u,k)(1≤k≤bx)与子块首行矩阵F_ρ(1≤ρ≤x)的并行乘法。选择扩展器M_l从求和阵列的输出端中选择一部分并扩展成b个，以构成向量(s_1,k,s_2,k,…,s_u,k)与子块首行矩阵F_ρ乘积的第l段b比特，选择方式完全取决于码率为η的子块首行矩阵F_ρ的bc个列向量。

b位二输入异或门A_l(1≤l≤c)将向量(s_1,k,s_2,k,…,s_u,k)(1≤k≤bx)与子块首行矩阵F_ρ乘积的第l段b比特累加到寄存器R_a+l中。

本发明提供了一种可变码率QC-LDPC码的并行编码方法，结合CDR系统中多码率QC-LDPC码的并行编码器(如图2所示)，其编码步骤描述如下：

第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1～R_t，并为选择扩展器M_l配置s对应的码率η，其中，1≤l≤c；

第2步，寄存器R₁～R_a串行左移1次，为求和阵列并行输入向量(s_1,k,s_2,k,…,s_u,k)，所有选择扩展器的控制端输入数值ρ＝[(k-1)/b]+1，所有选择扩展器分别从求和阵列的输出端中选择一部分并扩展成b个，共同构成向量(s_1,k,s_2,k,…,s_u,k)与码率η对应的子块首行矩阵F_ρ的乘积，b位二输入异或门A_l将乘积的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l，其中，1≤k≤bx，1≤ρ≤x，1≤l≤c，符号[(k-1)/b]表示不大于(k-1)/b的最大整数；

第3步，以1为步长递增改变k的取值，重复第2步bx-1次，完成后，寄存器R₁～R_a存储的是信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t存储的是校验向量p＝(p₁,p₂,…,p_c)；

第4步，并行输出码字v＝(s,p)。

从以上步骤不难看出，整个编码过程共需bx+t个时钟周期，这与传统的u路并行SRAA法完全相同。

图5比较了传统的u路并行SRAA法与本发明的资源消耗。注意，这里将选择扩展器的基本选择单元视为一个二输入与门。从图5可清楚看到，与并行SRAA法相比，本发明的优势是无需存储器，使用了较少的寄存器、异或门和与门，耗费量分别是并行SRAA法的31％、33％和33％。

综上可见，与传统的u路并行SRAA法相比，本发明保持了编码速度，具有控制简单、资源消耗少、功耗小、成本低等优点。

以上所述的实施例，只是本发明较优选的具体实施方式，本领域的技术人员在本发明技术方案范围内进行的通常变化和替换都应包含在本发明的保护范围内。

Claims (3)

1.一种适合于CDR系统采用的四种不同码率QC-LDPC码的并行编码器，CDR是中国数字广播的英文简称，英文全称是China Digital Radio，QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j构成的阵列，其中，a、t和b皆为正整数，t＝a+c，1≤i≤a，1≤j≤t，四种不同码率η分别是1/4、1/3、1/2、3/4，对于这四种不同码率QC-LDPC码，均有t＝36和b＝256，四种不同码率对应的参数a分别是9、12、18、27，四种不同码率对应的参数c分别是27、24、18、9，四种a的最大公约数是u＝3，a＝ux，四种不同码率对应的参数x分别是3、4、6、9，F是由生成矩阵G后c块列中所有循环矩阵的首行构成的a×(b×c)阶块首行矩阵，F可视为由b×c个a维列向量组成的矩阵，F的第u×(ρ-1)+1～u×ρ行构成了u×(b×c)阶子块首行矩阵F_ρ，F_ρ可视为由b×c个u维列向量构成的矩阵，其中，1≤ρ≤x，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)，第i段信息向量s_i＝(s_i,1,s_i,2,…,s_i,b)，校验向量p被等分为c段，即p＝(p₁,p₂,…,p_c)，其特征在于，所述编码器包括以下部件：

寄存器R₁～R_t，寄存器R₁～R_a用于缓存信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t用于计算和存储校验向量p＝(p₁,p₂,…,p_c)；

求和阵列，有7个输出端，它对并行输入的u位信息比特s_1,k,s_2,k,…,s_u,k进行组合求和，具体而言，是从中选取m个不同的元素进行模2加，其中，1≤k≤bx，1≤m≤u；

选择扩展器M₁～M_c，在求和阵列运算结果的基础上，根据码率η完成向量(s_1,k,s_2,k,…,s_u,k)与子块首行矩阵F_ρ的并行乘法，其中，1≤ρ≤x，ρ＝[(k-1)/b]+1，符号[(k-1)/b]表示不大于(k-1)/b的最大整数；

b位二输入异或门A₁～A_c，A_l将向量(s_1,k,s_2,k,…,s_u,k)与子块首行矩阵F_ρ乘积的第l段b比特累加到寄存器R_a+l中，其中，1≤l≤c。

2.如权利要求1所述的并行编码器，其特征在于，所述选择扩展器M_l根据码率η和子块首行矩阵F_ρ的下标ρ从求和阵列的输出端中选择一部分并扩展成b个，以构成向量(s_1,k,s_2,k,…,s_u,k)与子块首行矩阵F_ρ乘积的第l段b比特，选择方式完全取决于码率η对应的子块首行矩阵F_ρ的b×c个列向量，其中，1≤l≤c。

3.一种适合于CDR系统采用的四种不同码率QC-LDPC码的并行编码方法，CDR是中国数字广播的英文简称，英文全称是China Digital Radio，QC-LDPC码的生成矩阵G是由a×t个b×b阶循环矩阵G_i,j构成的阵列，其中，a、t和b皆为正整数，t＝a+c，1≤i≤a，1≤j≤t，四种不同码率η分别是1/4、1/3、1/2、3/4，对于这四种不同码率QC-LDPC码，均有t＝36和b＝256，四种不同码率对应的参数a分别是9、12、18、27，四种不同码率对应的参数c分别是27、24、18、9，四种a的最大公约数是u＝3，a＝ux，四种不同码率对应的参数x分别是3、4、6、9，F是由生成矩阵G后c块列中所有循环矩阵的首行构成的a×(b×c)阶块首行矩阵，F可视为由b×c个a维列向量组成的矩阵，F的第u×(ρ-1)+1～u×ρ行构成了u×(b×c)阶子块首行矩阵F_ρ，F_ρ可视为由b×c个u维列向量构成的矩阵，其中，1≤ρ≤x，生成矩阵G对应码字v＝(s,p)，G的前a块列对应的是信息向量s，后c块列对应的是校验向量p，以b比特为一段，信息向量s被等分为a段，即s＝(s₁,s₂,…,s_a)，第i段信息向量s_i＝(s_i,1,s_i,2,…,s_i,b)，校验向量p被等分为c段，即p＝(p₁,p₂,…,p_c)，其特征在于，所述编码方法包括以下步骤：

第1步，输入信息向量s，保存至寄存器R₁～R_a，清零寄存器R_a+1～R_t，并为选择扩展器M_l配置s对应的码率η，其中，1≤l≤c；

第2步，寄存器R₁～R_a串行左移1次，为求和阵列并行输入向量(s_1,k,s_2,k,…,s_u,k)，所有选择扩展器的控制端输入数值ρ＝[(k-1)/b]+1，所有选择扩展器分别从求和阵列的输出端中选择一部分并扩展成b个，共同构成向量(s_1,k,s_2,k,…,s_u,k)与码率η对应的子块首行矩阵F_ρ的乘积，b位二输入异或门A_l将乘积的第l段b比特与寄存器R_a+l串行循环左移1次的结果相加，和存回寄存器R_a+l，其中，1≤k≤bx，1≤ρ≤x，1≤l≤c，符号[(k-1)/b]表示不大于(k-1)/b的最大整数；

第3步，以1为步长递增改变k的取值，重复第2步bx-1次，完成后，寄存器R₁～R_a存储的是信息向量s＝(s₁,s₂,…,s_a)，寄存器R_a+1～R_t存储的是校验向量p＝(p₁,p₂,…,p_c)；

第4步，并行输出码字v＝(s,p)。