CN108566210A - 兼容IEEE802．11n标准的LDPC编码系统及方法、LDPC编码器 - Google Patents

兼容IEEE802．11n标准的LDPC编码系统及方法、LDPC编码器 Download PDF

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Abstract

本发明属于用数据表示中的冗余项检错或前向纠错技术领域，公开了一种兼容IEEE 802.11n标准的LDPC编码系统及方法，Z比特寄存器模块、参数控制模块、桶形移位模块、校验位p0计算模块、编码中间信息λ计算模块、校验位pi计算模块、校验位pi’计算模块、信息位mj与校验位pi缓存模块、校验位pi’缓存模块、编码输出模块。通过增加一个二输入异或加法器和一个寄存器，可以实现编码器两路并行编码，大幅度缩短LDPC编码器的编码时延，从而实现吞吐率的增加。本发明使用了并行计算的思想，增加了少量的硬件资源消耗，换取了编码器吞吐率的大幅度提升；使用的编码算法复杂度低，吞吐率高，适合于硬件实现。

Description

兼容IEEE802.11n标准的LDPC编码系统及方法、LDPC编码器
技术领域
本发明属于用数据表示中的冗余项检错或前向纠错技术领域，尤其涉及一种兼容IEEE 802.11n标准的LDPC编码系统及方法、LDPC编码器。
背景技术
目前，业内常用的现有技术是这样的：LDPC码的全称是Low Density ParityCheck，自1960年被提出以来，就被证明是一种纠错性能接近香农限的好码。由于LDPC码性能优良、编译码复杂度较低并且适合于硬件实现，因此越来越多的通信系统选择LDPC码作为信道编码方案，近年来应用广泛的IEEE 802.11n标准使用的就是LDPC码。现有技术一《Efficient encoding of IEEE 802.11n LDPC codes》提出了一种兼容IEEE 802.11n标准的高效编码算法，降低了编码复杂度；并基于此算法提出了一种高吞吐率的编码器结构。该编码器的不足之处是，在FPGA实现时，该编码器结构需要在同一个时钟内进行12次81bit的向量与向量加法，这样做不仅需要消耗大量的加法器和循环移位寄存器等硬件资源，还会导致编码器的鲁棒性和最大支持时钟速率大大降低。现有技术二《Low cost encoding ofIEEE 802.11n》从优化资源消耗入手，对现有技术一的编码器结构进行改进。结果表明，现有技术二提出的低复杂度编码器结构硬件资源消耗降低约85％，但是作为代价，编码器的吞吐率只有原来的30％。
综上所述，现有技术存在的问题是：
(1)现有技术一提出的编码器结构吞吐率高但是资源消耗过高，不适合实际应用。
(2)现有技术二提出的编码器结构的吞吐率偏低。
解决上述技术问题的难度和意义：
难度：为了解决现有技术存在的问题，需要对编码器结构进行改进，既不能明显增加编码器的实现复杂度和硬件资源占用，又要取得吞吐率的提升。
意义：随着无线局域网络的迅速发展，IEEE 802.11n标准也被广泛应用。设计一种低复杂度高吞吐率的LDPC编码器方案既能够满足无线通信系统对吞吐率的要求，又能降低芯片的设计成本，具有十分广阔的应用前景。
发明内容
针对现有技术存在的问题，本发明提供了一种兼容IEEE 802.11n标准的LDPC编码系统及方法、LDPC编码器。
本发明是这样实现的，一种兼容IEEE 802.11n标准的LDPC编码系统，所述兼容IEEE 802.11n标准的LDPC编码系统包括：
Z比特寄存器模块，用于对低密度奇偶校验码输入编码器的每Z个比特信息位按顺序进行缓存；
参数控制模块，用于生成LDPC校验矩阵的地址参数s1和s2；
桶形移位模块，用于按照地址参数s1对Z比特的信息位进行移位；
校验位p0计算模块，用于计算校验位p0；
编码中间信息λ计算模块，用于计算编码中间信息λ；
校验位pi计算模块，用于计算校验位pi；
校验位pi’计算模块，用于计算校验位pi’；
信息位mj与校验位pi缓存模块，用于顺序存储信息位mj与校验位pi；
校验位pi’缓存模块，用于顺序存储校验位pi’；
编码输出模块，用于从信息位mj与校验位pi缓存模块和校验位pi’缓存模块顺序地输出mj、pi和pi’，完成编码。
进一步，所述校验位p0计算模块包含二输入异或加法器和Z比特寄存器模块；
二输入异或加法器，用于计算桶形移位后的Z比特信息位与Z比特寄存器从最高位到最低位按位相加的值；
Z比特寄存器模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
进一步，所述编码中间信息λ计算模块包含二输入异或加法器和编码中间信息λ缓存模块；
二输入异或加法器，用于计算桶形移位后的Z比特信息位与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
编码中间信息λ缓存模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
进一步，所述校验位pi计算模块包含二输入异或加法器和Z比特寄存器模块；
二输入异或加法器，用于计算Z比特寄存器与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
Z比特寄存器模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
进一步，所述校验位pi’计算模块包含二输入异或加法器和Z比特寄存器模块；
二输入异或加法器，用于计算Z比特寄存器与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
Z比特寄存器模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
本发明的另一目的在于提供一种所述的兼容IEEE 802.11n标准的LDPC编码系统的兼容IEEE 802.11n标准的LDPC编码方法，所述兼容IEEE 802.11n标准的LDPC编码方法包括以下步骤：
步骤一，对低密度奇偶校验码输入编码器的每Z个比特信息位按顺序进行缓存；
步骤二，生成LDPC校验矩阵的地址参数s1和s2；
步骤三，按照地址参数s1对Z比特的信息位进行移位；
步骤四，计算校验位p0；计算编码中间信息λ；计算校验位pi；计算校验位pi’；
步骤五，顺序存储信息位mj与校验位pi；顺序存储校验位pi’；
步骤六，顺序地输出mj、pi和pi’，完成编码。
本发明的另一目的在于提供一种应用所述兼容IEEE 802.11n标准的LDPC编码系统的LDPC编码器。
综上所述，本发明的优点及积极效果为：改进型编码器增加了7.7％的寄存器资源和7.0％的查找表资源消耗，引入了双路并行编码计算结构。如图5所示，编码时延缩短45.5％，大幅度提升了校验位计算速度。又如表1所示，与现有技术二相比，改进型编码器在4种码率下分别获得了30.9％、27.7％、20.5％、18.4％的吞吐率提升。
附图说明
图1是本发明实施例提供的兼容IEEE 802.11n标准的LDPC编码系统结构示意图；
图中：1、Z比特寄存器模块；2、参数控制模块；3、桶形移位模块；4、校验位p0计算模块；5、编码中间信息λ计算模块；6、校验位pi计算模块；7、校验位pi’计算模块；8、信息位mj与校验位pi缓存模块；9、校验位pi’缓存模块；10、编码输出模块。
图2是本发明实施例提供的兼容IEEE 802.11n标准的LDPC编码方法流程图。
图3是本发明实施例提供的兼容IEEE 802.11n标准的LDPC编码方法实现流程图。
图4是本发明实施例提供的LDPC编码器的结构框图。
图5是本发明实施例提供的LDPC编码器与待改进编码器的硬件时序对比图。
图6是本发明实施例提供的LDPC编码器与待改进编码器Modelsim仿真对比图。
表1是本发明实施例提供的LDPC编码器与待改进编码器资源占用和吞吐率的对比。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明对低复杂度编码器结构进行改进，以实现在少量增加编码器硬件资源消耗的基础上大幅度提高编码器的吞吐率。
如图1所示，本发明实施例提供的兼容IEEE 802.11n标准的LDPC编码系统包括：
Z比特寄存器(Register 1)模块1，用于对低密度奇偶校验码(LDPC)输入编码器的每Z个比特信息位按顺序进行缓存。当码长为1944时，Z＝81；当码长为1296时，Z＝54；当码长为648时，Z＝27。
参数控制模块2，用于生成LDPC校验矩阵的地址参数s1和s2。
桶形移位模块3，用于按照地址参数s1对Z比特的信息位进行移位。
校验位p0计算模块4，用于计算校验位p0；
校验位p0计算模块4包含二输入异或加法器和Z比特寄存器(Register 2)模块；
二输入异或加法器用于计算桶形移位后的Z比特信息位与Z比特寄存器(Register2)从最高位到最低位按位相加的值；
Z比特寄存器(Register 2)模块用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
编码中间信息λ计算模块5，用于计算编码中间信息λ；
λ计算模块包含二输入异或加法器和编码中间信息λ缓存模块；
二输入异或加法器，用于计算桶形移位后的Z比特信息位与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
编码中间信息λ缓存模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
校验位pi计算模块6，用于计算校验位pi；
校验位pi计算模块6包含二输入异或加法器和Z比特寄存器(Register 3)模块；
二输入异或加法器用于计算Z比特寄存器(Register 2)与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
Z比特寄存器(Register 3)模块用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
校验位pi’计算模块7，用于计算校验位pi ’：
校验位pi’计算模块7包含二输入异或加法器和Z比特寄存器(Register 4)模块。
二输入异或加法器用于计算Z比特寄存器(Register 2)与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
Z比特寄存器(Register 4)模块用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
信息位mj与校验位pi缓存模块8，用于顺序存储信息位mj与校验位pi。
校验位pi’缓存模块9，用于顺序存储校验位pi’。
编码输出模块10，用于从信息位mj与校验位pi缓存模块8和校验位pi’缓存模块9顺序地输出mj、pi和pi’，完成编码。
如图2所示，本发明实施例提供的兼容IEEE 802.11n标准的LDPC编码方法包括以下步骤：
S201：对低密度奇偶校验码(LDPC)输入编码器的每Z个比特信息位按顺序进行缓存；
S202：生成LDPC校验矩阵的地址参数s1和s2；
S203：按照地址参数s1对Z比特的信息位进行移位；
S204：计算校验位p0；计算编码中间信息λ；计算校验位pi；计算校验位pi’；
S205：顺序存储信息位mj与校验位pi；顺序存储校验位pi’；
S206：顺序地输出mj、pi和pi’，完成编码。
下面结合附图对本发明的应用原理作进一步的描述。
如图3所示，本发明的实现步骤如下：
步骤1：设计第一个Z比特寄存器模块，用于对低密度奇偶校验码(LDPC)输入编码器的每Z个比特信息位按顺序进行缓存。当码长为1944时，Z＝81；当码长为1296时，Z＝54；当码长为648时，Z＝27。
步骤2：设计参数控制模块，用于生成LDPC校验矩阵的地址参数s1和s2。
2.1)设LDPC码的码长为n，信息位长度为k，i的取值范围为1～(n-k)/Z之间的正整数，j的取值范围为1～k/Z之间的正整数。
2.2)对LDPC码的基本校验矩阵中第i行，第j列的元素Pij进行读取。读取规则是：先对第1行，第1～k/Z列的元素的k/Z个元素依次读取，当读取完第一行元素后开始对第二行的k/Z个元素依次读取，如此循环往复，直到读取完第(n-k)/Z行的k/Z个元素。
2.3)对每一个元素Pij进行判断，判断规则是：若Pij＝-1，则s1＝s2＝Z+1；若Pij≥0，则s1＝Pij，s2＝Z-Pij。
步骤3：设计桶形移位模块，用于按照地址参数s1对Z比特的信息位进行移位。该移位采用如下一级流水处理的方式：按照地址参数s1对Z比特的信息位向左进行大小为s1的循环移位。
步骤4：设计校验位p0计算模块，用于计算校验位p0。
p0计算模块包含二输入异或加法器和Z比特寄存器(Register 2)模块。
4.1)二输入异或加法器用于计算桶形移位后的Z比特信息位与Z比特寄存器(Register 2)从最高位到最低位按位相加的值；
4.2)Z比特寄存器(Register 2)模块用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
步骤5：设计编码中间信息λ计算模块，用于计算编码中间信息λ：
λ计算模块包含二输入异或加法器和编码中间信息λ缓存模块。
5.1)二输入异或加法器用于计算桶形移位后的Z比特信息位与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
5.2)编码中间信息λ缓存模块用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
步骤6：设计校验位计算模块，用于计算校验位pi和pi’，校验位计算模块包括pi计算模块和pi’计算模块：
pi计算模块包含二输入异或加法器和Z比特寄存器(Register 3)模块。
6.1)二输入异或加法器用于计算Z比特寄存器(Register 2)与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
6.2)Z比特寄存器(Register 3)模块用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
pi’计算模块包含二输入异或加法器和Z比特寄存器(Register 4)模块。
6.3)二输入异或加法器用于计算Z比特寄存器(Register 2)与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
6.4)Z比特寄存器(Register 4)模块用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
步骤7：设计信息位mj与校验位pi缓存模块，用于顺序存储信息位mj与校验位pi。
步骤8：设计校验位pi’缓存模块，用于顺序存储校验位pi’。
步骤9：设计编码输出模块，用于从步骤(8)(9)设计的缓存模块中顺序地输出mj、pi和pi’，完成编码。
通过上述步骤1-步骤9设计的编码器如图4所示。
下面结合仿真对本发明的应用效果作详细的描述。
1.综合条件
本发明使用的开发软件是Xilinx公司的ISE 14.7。
并基于Xilinx公司的xc7k410t-2ffg900芯片得出表1的结果。
2.仿真条件
仿真所用的软件是Modelsim。
3.仿真内容与结果
仿真1，以IEEE 802.11n标准中码长为1944，码率为1/2为例，两种编码器结构的硬件时序对比图如图5所示，Modelsim仿真对比图如图6所示。从图5和图6的仿真可以看出，本发明设计的LDPC编码器采用的是双路并行编码结构，能够大幅度缩短编码时延。
仿真2，以IEEE 802.11n标准中码长为1944，码率为1/2为例，两种编码器在Xilinx公司的xc7k410t-2ffg900芯片上的综合结果如表1所示。从表1的仿真可以看出，本发明设计的LDPC编码器仅以7.7％的寄存器资源和7.0％的查找表资源消耗增加为代价，在4种码率下分别获得了30.9％、27.7％、20.5％、18.4％的吞吐率提升。
表1
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种兼容IEEE 802.11n标准的LDPC编码系统，其特征在于，所述兼容IEEE 802.11n标准的LDPC编码系统包括：
Z比特寄存器模块，用于对低密度奇偶校验码输入编码器的每Z个比特信息位按顺序进行缓存；
参数控制模块，用于生成LDPC校验矩阵的地址参数s1和s2；
桶形移位模块，用于按照地址参数s1对Z比特的信息位进行移位；
校验位p0计算模块，用于计算校验位p0；
编码中间信息λ计算模块，用于计算编码中间信息λ；
校验位pi计算模块，用于计算校验位pi；
校验位pi’计算模块，用于计算校验位pi’；
信息位mj与校验位pi缓存模块，用于顺序存储信息位mj与校验位pi；
校验位pi’缓存模块，用于顺序存储校验位pi’；
编码输出模块，用于从信息位mj与校验位pi缓存模块和校验位pi’缓存模块顺序地输出mj、pi和pi’，完成编码。
2.如权利要求1所述的兼容IEEE 802.11n标准的LDPC编码系统，其特征在于，所述校验位p0计算模块包含二输入异或加法器和Z比特寄存器模块；
二输入异或加法器，用于计算桶形移位后的Z比特信息位与Z比特寄存器从最高位到最低位按位相加的值；
Z比特寄存器模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
3.如权利要求1所述的兼容IEEE 802.11n标准的LDPC编码系统，其特征在于，所述编码中间信息λ计算模块包含二输入异或加法器和编码中间信息λ缓存模块；
二输入异或加法器，用于计算桶形移位后的Z比特信息位与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
编码中间信息λ缓存模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
4.如权利要求1所述的兼容IEEE 802.11n标准的LDPC编码系统，其特征在于，所述校验位pi计算模块包含二输入异或加法器和Z比特寄存器模块；
二输入异或加法器，用于计算Z比特寄存器与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
Z比特寄存器模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
5.如权利要求1所述的兼容IEEE 802.11n标准的LDPC编码系统，其特征在于，所述校验位pi’计算模块包含二输入异或加法器和Z比特寄存器模块；
二输入异或加法器，用于计算Z比特寄存器与编码中间信息λ缓存模块从最高位到最低位按位相加的值；
Z比特寄存器模块，用于对二输入异或加法器的计算结果从最高位到最低位按顺序进行缓存。
6.一种如权利要求1所述的兼容IEEE 802.11n标准的LDPC编码系统的兼容IEEE802.11n标准的LDPC编码方法，其特征在于，所述兼容IEEE 802.11n标准的LDPC编码方法包括以下步骤：
步骤一，对低密度奇偶校验码输入编码器的每Z个比特信息位按顺序进行缓存；
步骤二，生成LDPC校验矩阵的地址参数s1和s2；
步骤三，按照地址参数s1对Z比特的信息位进行移位；
步骤四，计算校验位p0；计算编码中间信息λ；计算校验位pi；计算校验位p’i；
步骤五，顺序存储信息位mj与校验位pi；顺序存储校验位pi’；
步骤六，顺序地输出mj、pi和pi’，完成编码。
7.一种应用权利要求1～5任意一项所述兼容IEEE 802.11n标准的LDPC编码系统的LDPC编码器。
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