CN113364471A - 一种译码系统、译码控制器及译码控制的方法 - Google Patents

一种译码系统、译码控制器及译码控制的方法 Download PDF

Info

Publication number
CN113364471A
CN113364471A CN202010150184.5A CN202010150184A CN113364471A CN 113364471 A CN113364471 A CN 113364471A CN 202010150184 A CN202010150184 A CN 202010150184A CN 113364471 A CN113364471 A CN 113364471A
Authority
CN
China
Prior art keywords
probability
turn
decoding
decoder
indication
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010150184.5A
Other languages
English (en)
Other versions
CN113364471B (zh
Inventor
卢清
陈红
陈俊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Priority to CN202010150184.5A priority Critical patent/CN113364471B/zh
Priority to PCT/CN2021/078397 priority patent/WO2021175176A1/zh
Priority to EP21765358.3A priority patent/EP4106207A4/en
Publication of CN113364471A publication Critical patent/CN113364471A/zh
Priority to US17/902,340 priority patent/US11764810B2/en
Application granted granted Critical
Publication of CN113364471B publication Critical patent/CN113364471B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3707—Adaptive decoding and hybrid decoding, e.g. decoding methods or techniques providing more than one decoding algorithm for one code
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/251—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with block coding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
    • G06F7/52—Multiplying; Dividing
    • G06F7/523—Multiplying only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3707—Adaptive decoding and hybrid decoding, e.g. decoding methods or techniques providing more than one decoding algorithm for one code
    • H03M13/3715—Adaptation to the number of estimated errors or to the channel state
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3738—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 with judging correct decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3746—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 with iterative decoding
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/3746—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 with iterative decoding
    • H03M13/3753—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35 with iterative decoding using iteration stopping criteria
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
    • H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
    • H03M13/3905—Maximum a posteriori probability [MAP] decoding or approximations thereof based on trellis or lattice decoding, e.g. forward-backward algorithm, log-MAP decoding, max-log-MAP decoding
    • H03M13/3933—Decoding in probability domain
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6502—Reduction of hardware complexity or efficient processing
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H04B10/61—Coherent receivers
    • H04B10/616—Details of the electronic signal processing in coherent optical receivers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B10/00—Transmission systems employing electromagnetic waves other than radio-waves, e.g. infrared, visible or ultraviolet light, or employing corpuscular radiation, e.g. quantum communication
    • H04B10/60—Receivers
    • H04B10/66—Non-coherent receivers, e.g. using direct detection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes

Abstract

本申请公开了一种译码系统、译码控制器及译码控制的方法。该译码系统(例如前向纠错FEC译码系统)在相邻的两个译码器之间设置有译码控制器，该译码控制器会根据上一级译码器接收到的非关断指示、输出的关断指示以及历史关断率统计特性作为针对是否进行关断的判断。这样相当于在相邻的两个译码器之间增加了一个缓冲带，避免了上一级译码器输出的关断指示立即作用于下一级译码器，从而减缓了译码器(译码器的芯片)功耗的快速波动。

Description

一种译码系统、译码控制器及译码控制的方法
技术领域
本申请涉及通信技术领域，具体涉及一种译码系统、译码控制器及译码控制的方法。
背景技术
随着云计算、大数据、物联网等新技术的迅猛发展，随之而来的就是迅猛增长的互联网用户数量和指数型增长的带宽需求，这无疑对光传输系统的传输性能和功耗提出了更高的要求。
对光传输系统的高要求主要体现在对光传输系统中芯片的高要求上，在光传输系统的译码过程中，芯片通常工作在长期稳定工作点，但当光信道状态发生波动时，芯片的工作点就会在长期稳定工作点和极限工作点之间波动。芯片的工作点波动会导致较大的功耗波动，芯片的功耗波动过大会损坏芯片。
发明内容
本申请实施例提供一种译码系统、译码控制器及译码控制的方法，用于减缓译码器(译码器的芯片)的功耗波动。
本申请第一方面提供一种译码系统，包括：至少两个译码器，其中，相邻的两个译码器之间设置有译码控制器，相邻的两个译码器包括第一译码器和第二译码器；第一译码器接收第一指示和第一码块，第一指示用于指示非关断状态；当第一码块译码成功时，第一译码器生成用于指示关断状态的第二指示；第一译码器输出第一码块译码成功后得到的第二码块和第二指示；译码控制器接收第一指示和第二指示；译码控制器根据第二指示和第一译码器对第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p；译码控制器根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，关断概率间隔δp是通过稳定工作点的关断概率和极限工作点的关断概率预先得到的；译码控制器根据第二关断概率p*生成用于指示关断状态或非关断状态的第三指示；第二译码器接收第三指示和第二码块，并根据第三指示对第二码块进行处理。
该第一方面中，该译码系统可以是前向纠错(forward error correction，FEC)译码系统，也可以是其他迭代译码的译码系统。本申请实施例中“关断”指的是译码器不再对接收到的码块执行译码操作。“非关断状态”与“关断状态”是相对的，非关断状态用于指示译码器接收到的码块还未译码成功，需要译码器针对接收到的码块进行译码。关断状态用于指示译码器接收到的码块已经由前面的译码器译码成功，不需要再对接收到的码块进行译码。当第三指示指示非关断状态时，第二译码器就需要再对第二码块进行译码，这种情况下，第二译码器所执行的操作可以参阅第一译码器进行理解。由上述第一方面可知，在第一译码器确定对第一码块译码成功后，再通过译码控制器结合第一关断概率p，以及δp确定一个第二关断概率p*，通过p*来确定是否要指示第二译码器关断，即使第三指示指示关断状态，这样也相当于在相邻的两个译码器之间增加了一个缓冲带，避免了上一级译码器输出的关断指示立即作用于下一级译码器，从而减缓了译码器(译码器的芯片)功耗的快速波动，而且当第三指示指示非关断状态时表示第二译码器当前并不应该关断，这样可以避免在第二指示的关断状态可信度不高的情况下造成第二译码器误关断而影响译码的精度。
在第一方面的一种可能的实现方式中，译码控制器包括第一统计模块和第二统计模块；第一统计模块用于监控第一译码器对第二码块的输出，并在第一译码器对第一码块之前的码块译码后输出的第二码块的数量基础上累加一以统计出第一累加值；第二统计模块用于在第一译码器对第一码块之前的码块译码所产生的第二指示的数量基础上累加一以得到第二累加值，并根据第一累加值和第二累加值确定第一关断概率p，第二累加值不大于第一累加值。
该种可能的实现方式中，给出了第一关断概率p的计算方式以及与计算p相关的第一累加值和第二累加值的得到方式，从而实现了对p的快速计算。
在第一方面的一种可能的实现方式中，第一统计模块包括第一累加器和第一缓存器；第一缓存器用于缓存第二码块的数量；第一累加器用于在第一缓存器所缓存的第二码块的数量基础上累加一以统计出第一累加值；第一缓存器用于使用第一累加值更新第二码块的数量。
该种可能的实现方式中，给出了通过电路方式来实现第一累加值的计算以及缓存更新的过程，为第一累加值的确定提供了多样化的实现方式。
在第一方面的一种可能的实现方式中，第二统计模块包括第二累加器、第二缓存器和乘法器；第二缓存器用于缓存第二指示的数量；第二累加器用于在第二缓存器所缓存的第二指示的数量基础上累加一以得到第二累加值；第二缓存器用于使用第二累加值更新第二指示的数量；乘法器用于用第二累加值除以第一累加值，以得到第一关断概率p。
该种可能的实现方式中，给出了通过电路方式来实现第二累加值的计算以及缓存更新和的第一关断概率p的计算过程，为第二累加值的计算以及第一关断概率p的计算提供了多样化的实现方式。
在第一方面的一种可能的实现方式中，译码控制器还包括判决器和关断概率计算器，判决器用于根据第一累加器统计出的第一累加值判断是否达到一个时间窗；关断概率计算器用于在判决器判断出达到一个时间窗时，根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*。
该种可能的实现方式中，时间窗指的是一个时间周期，例如：1分钟为一个时间窗，时间窗的具体时间长度可以根据需求设置。另外，该种可能的实现方式中，通过电路的方式进行时间窗的判断，以及通过电路方式来实现第二关断概率p*的计算，为时间窗的判断和p*的计算提供了多样化的实现方式。
在第一方面的一种可能的实现方式中，关断概率计算器具体用于在判决器判断出达到一个时间窗时，根据第一关断概率p所处的阈值范围确定第二关断概率p*所对应的p与δp的关系式，根据关系式确定与第一关断概率p对应的第二关断概率p*。
该种可能的实现方式中，通过关系式的方式计算p*，可以提高计算p*的速度。
在第一方面的一种可能的实现方式中，译码控制器还包括概率缓存器；概率缓存器用于在一个时间窗内缓存第二关断概率p*。
该种可能的实现方式中，通过概率缓存器可以在一个时间窗内都使用p*做判断，不需要频繁更新p*，既减少了译码控制器的能耗，也提高了译码系统的稳定性。
在第一方面的一种可能的实现方式中，译码控制器还包括比较器和选择器；比较器用于将第二关断概率p*与随机数进行比较；选择器用于在比较器比较出p*大于随机数时生成用于指示关断状态的第三指示，在比较器比较出p*小于随机数时生成用于指示非关断状态的第三指示。
该种可能的实现方式中，随机数指的是比较器随机生成的数，本申请中的随机数的取值在0至1之间，比较器中的随机数也可以是预先配置了随机数序列，由比较器随机选择，也可以是比较器中预先配置了随机数生成规则，由比较器随机生成。在率p*大于随机数时才输出用于指示关断状态的第三指示，避免了第一译码器一输出用于指示关断状态的第二指示，第二译码器立即关断所带来的迅速波动，有效的减缓了译码器(译码器的芯片)的功耗波动，而且当第三指示指示非关断状态时表示第二译码器当前并不应该关断，这样可以避免在第二指示的关断状态可信度不高的情况下造成第二译码器误关断而影响译码的精度。
本申请第二方面提供一种译码控制器，应用于译码系统中，该译码系统包括至少两个译码器，其中，相邻的两个译码器之间设置有译码控制器，相邻的两个译码器包括第一译码器和第二译码器，译码控制器包括接收单元、统计单元、概率计算单元、指示生成单元和发送单元；接收单元用于接收第一指示和第二指示，第一指示用于指示非关断状态，第二指示是第一译码器对第一码块译码成功时生成的，第二指示用于指示关断状态；统计单元根据第二指示和第一译码器对第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p；概率计算单元根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，关断概率间隔δp是通过稳定工作点的关断概率和极限工作点的关断概率预先得到的；指示生成单元根据第二关断概率p*生成用于指示关断状态或非关断状态的第三指示；发送单元用于发送第三指示，第三指示用于第二译码器对第二码块进行处理。
该第二方面中，该译码系统可以是FEC译码系统，也可以是其他迭代译码的译码系统。本申请实施例中“关断”指的是译码器不再对接收到的码块执行译码操作。“非关断状态”与“关断状态”是相对的，非关断状态用于指示译码器接收到的码块还未译码成功，需要译码器针对接收到的码块进行译码。关断状态用于指示译码器接收到的码块已经由前面的译码器译码成功，不需要再对接收到的码块进行译码。当第三指示指示非关断状态时，第二译码器就需要再对第二码块进行译码，这种情况下，第二译码器所执行的操作可以参阅第一译码器进行理解。由上述第二方面可知，在第一译码器确定对第一码块译码成功后，再通过译码控制器结合第一关断概率p，以及δp确定一个第二关断概率p*，通过p*来确定是否要指示第二译码器关断，即使第三指示指示关断状态，这样也相当于在相邻的两个译码器之间增加了一个缓冲带，避免了上一级译码器输出的关断指示立即作用于下一级译码器，从而减缓了译码器(译码器的芯片)功耗的快速波动，而且当第三指示指示非关断状态时表示第二译码器当前并不应该关断，这样可以避免在第二指示的关断状态可信度不高的情况下造成第二译码器误关断而影响译码的精度。
在第二方面的一种可能的实现方式中，统计单元包括第一统计模块和第二统计模块；第一统计模块用于监控第一译码器对第二码块的输出，并在第一译码器对第一码块之前的码块译码后输出的第二码块的数量基础上累加一以统计出第一累加值；第二统计模块用于在第一译码器对第一码块之前的码块译码所产生的第二指示的数量基础上累加一以得到第二累加值，并根据第一累加值和第二累加值确定第一关断概率p，第二累加值不大于第一累加值。
该种可能的实现方式中，给出了第一关断概率p的计算方式以及与计算p相关的第一累加值和第二累加值的得到方式，从而实现了对p的快速计算。
在第二方面的一种可能的实现方式中，第一统计模块包括第一累加器和第一缓存器；第一缓存器用于缓存第二码块的数量；第一累加器用于在第一缓存器所缓存的第二码块的数量基础上累加一以统计出第一累加值；第一缓存器用于使用第一累加值更新第二码块的数量。
该种可能的实现方式中，给出了通过电路方式来实现第一累加值的计算以及缓存更新的过程，为第一累加值的确定提供了多样化的实现方式。
在第二方面的一种可能的实现方式中，第二统计模块包括第二累加器、第二缓存器和乘法器；第二缓存器用于缓存第二指示的数量；第二累加器用于在第二缓存器所缓存的第二指示的数量基础上累加一以得到第二累加值；第二缓存器用于使用第二累加值更新第二指示的数量；乘法器用于用第二累加值除以第一累加值，以得到第一关断概率p。
该种可能的实现方式中，给出了通过电路方式来实现第二累加值的计算以及缓存更新和的第一关断概率p的计算过程，为第二累加值的计算以及第一关断概率p的计算提供了多样化的实现方式。
在第二方面的一种可能的实现方式中，统计单元还包括判决器，概率计算单元包括关断概率计算器，判决器用于根据第一累加器统计出的第一累加值判断是否达到一个时间窗；关断概率计算器用于在判决器判断出达到一个时间窗时，根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*。
该种可能的实现方式中，时间窗指的是一个时间周期，例如：1分钟为一个时间窗，时间窗的具体时间长度可以根据需求设置。另外，该种可能的实现方式中，通过电路的方式进行时间窗的判断，以及通过电路方式来实现第二关断概率p*的计算，为时间窗的判断和p*的计算提供了多样化的实现方式。
在第二方面的一种可能的实现方式中，关断概率计算器具体用于在判决器判断出达到一个时间窗时，根据第一关断概率p所处的阈值范围确定第二关断概率p*所对应的p与δp的关系式，根据关系式确定与第一关断概率p对应的第二关断概率p*。
该种可能的实现方式中，通过关系式的方式计算p*，可以提高计算p*的速度。
在第二方面的一种可能的实现方式中，译码控制器还包括概率缓存器；概率缓存器用于在一个时间窗内缓存第二关断概率p*。
该种可能的实现方式中，通过概率缓存器可以在一个时间窗内都使用p*做判断，不需要频繁更新p*，既减少了译码控制器的能耗，也提高了译码系统的稳定性。
在第二方面的一种可能的实现方式中，指示生成单元包括比较器和选择器；比较器用于将第二关断概率p*与随机数进行比较；选择器用于在比较器比较出p*大于随机数时生成用于指示关断状态的第三指示，在比较器比较出p*小于随机数时生成用于指示非关断状态的第三指示。
该种可能的实现方式中，随机数指的是比较器随机生成的数，本申请中的随机数的取值在0至1之间，比较器中的随机数也可以是预先配置了随机数序列，由比较器随机选择，也可以是比较器中预先配置了随机数生成规则，由比较器随机生成。在率p*大于随机数时才输出用于指示关断状态的第三指示，避免了第一译码器一输出用于指示关断状态的第二指示，第二译码器立即关断所带来的迅速波动，有效的减缓了译码器(译码器的芯片)的功耗波动，而且当第三指示指示非关断状态时表示第二译码器当前并不应该关断，这样可以避免在第二指示的关断状态可信度不高的情况下造成第二译码器误关断而影响译码的精度。
本申请第三方面提供一种译码控制的方法，该方法应用于译码系统中，译码系统包括至少两个译码器，其中，相邻的两个译码器之间设置有译码控制器，相邻的两个译码器包括第一译码器和第二译码器，该方法包括：译码控制器接收第一指示和第二指示，第一指示用于指示非关断状态，第二指示是第一译码器对第一码块译码成功时生成的，第二指示用于指示关断状态；译码控制器根据第二指示和第一译码器对第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p；译码控制器根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，关断概率间隔δp是通过稳定工作点的关断概率和极限工作点的关断概率预先得到的；译码控制器根据第二关断概率p*生成用于指示关断状态或非关断状态的第三指示；译码控制器发送第三指示，第三指示用于第二译码器对第二码块进行处理。
该第三方面中，该译码系统可以是FEC译码系统，也可以是其他迭代译码的译码系统。本申请实施例中“关断”指的是译码器不再对接收到的码块执行译码操作。“非关断状态”与“关断状态”是相对的，非关断状态用于指示译码器接收到的码块还未译码成功，需要译码器针对接收到的码块进行译码。关断状态用于指示译码器接收到的码块已经由前面的译码器译码成功，不需要再对接收到的码块进行译码。当第三指示指示关断状态时，第二译码器根据第三指示对第二码块进行处理可以是第二译码器对第二码块进行透传，透传指的是译码器不需要对接收到的码块进行处理，只需要向下一级译码器传输即可。当第三指示指示非关断状态时，第二译码器就需要再对第二码块进行译码，这种情况下，第二译码器所执行的操作可以参阅第一译码器进行理解。由上述第三方面可知，在第一译码器确定对第一码块译码成功后，再通过译码控制器结合第一关断概率p，以及δp确定一个第二关断概率p*，通过p*来确定是否要指示第二译码器关断，即使第三指示指示关断状态，这样也相当于在相邻的两个译码器之间增加了一个缓冲带，避免了上一级译码器输出的关断指示立即作用于下一级译码器，从而减缓了译码器(译码器的芯片)功耗的快速波动，而且当第三指示指示非关断状态时表示第二译码器当前并不应该关断，这样可以避免在第二指示的关断状态可信度不高的情况下造成第二译码器误关断而影响译码的精度。
在第三方面的一种可能的实现方式中，译码控制器根据第二指示和第一译码器对第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p；译码控制器监控第一译码器对第二码块的输出，并在第一译码器对第一码块之前的码块译码后输出的第二码块的数量基础上累加一以统计出第一累加值；译码控制器在第一译码器对第一码块之前的码块译码所产生的第二指示的数量基础上累加一以得到第二累加值，并根据第一累加值和第二累加值确定第一关断概率p，第二累加值不大于第一累加值。
该种可能的实现方式中，给出了第一关断概率p的计算方式以及与计算p相关的第一累加值和第二累加值的得到方式，从而实现了对p的快速计算。
在第三方面的一种可能的实现方式中，该方法还包括：译码控制器使用第一累加值更新第二码块的数量。
该种可能的实现方式中，及时更新第二码块的数量可以确保下一次也可以快速计算出第一累加值。
在第三方面的一种可能的实现方式中，该方法还包括：译码控制器使用第二累加值更新第二指示的数量。
该种可能的实现方式中，及时更新第二指示的数量可以确保下一次也可以快速计算出第二累加值。
在第三方面的一种可能的实现方式中，该方法还包括：译码控制器根据第一累加值判断是否达到一个时间窗；译码控制器根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，包括：在判断出达到一个时间窗时，译码控制器根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*。
该种可能的实现方式中，时间窗指的是一个时间周期，例如：1分钟为一个时间窗，时间窗的具体时间长度可以根据需求设置。
在第三方面的一种可能的实现方式中，上述步骤：在判断出达到一个时间窗时，译码控制器根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，包括：在判断出达到一个时间窗时，译码控制器根据第一关断概率p所处的阈值范围确定第二关断概率p*所对应的p与δp的关系式，根据关系式确定与第一关断概率p对应的第二关断概率p*。
该种可能的实现方式中，通过关系式的方式计算p*，可以提高计算p*的速度。
在第三方面的一种可能的实现方式中，该方法还包括：译码控制器在一个时间窗内缓存第二关断概率p*。
该种可能的实现方式中，通过概率缓存器可以在一个时间窗内都使用p*做判断，不需要频繁更新p*，既减少了译码控制器的能耗，也提高了译码系统的稳定性。
在第三方面的一种可能的实现方式中，上述步骤：译码控制器根据第二关断概率p*生成用于指示关断状态或非关断状态的第三指示，包括：译码控制器将第二关断概率p*与随机数进行比较；译码控制器在比较出p*大于随机数时生成用于指示关断状态的第三指示，在比较出p*小于随机数时生成用于指示非关断状态的第三指示。
该种可能的实现方式中，随机数指的是比较器随机生成的数，本申请中的随机数的取值在0至1之间，比较器中的随机数也可以是预先配置了随机数序列，由比较器随机选择，也可以是比较器中预先配置了随机数生成规则，由比较器随机生成。在率p*大于随机数时才输出用于指示关断状态的第三指示，避免了第一译码器一输出用于指示关断状态的第二指示，第二译码器立即关断所带来的迅速波动，有效的减缓了译码器(译码器的芯片)的功耗波动，而且当第三指示指示非关断状态时表示第二译码器当前并不应该关断，这样可以避免在第二指示的关断状态可信度不高的情况下造成第二译码器误关断而影响译码的精度。
本申请第四方面提供一种译码控制器，该译码控制器应用于译码系统中，该译码系统包括至少两个译码器，其中，相邻的两个译码器之间设置有译码控制器，相邻的两个译码器包括第一译码器和第二译码器，该译码控制器包括：接收单元，用于接收第一指示和第二指示，第一指示用于指示非关断状态，第二指示是第一译码器对第一码块译码成功时生成的，第二指示用于指示关断状态；处理单元，用于根据第二指示和第一译码器对第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p；根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，关断概率间隔δp是通过稳定工作点的关断概率和极限工作点的关断概率预先得到的；根据第二关断概率p*生成用于指示关断状态或非关断状态的第三指示；发送单元，用于发送第三指示，第三指示用于第二译码器对第二码块进行处理。
在第四方面的一种可能的实现方式中，处理单元，用于监控第一译码器对第二码块的输出，并在第一译码器对第一码块之前的码块译码后输出的第二码块的数量基础上累加一以统计出第一累加值；在第一译码器对第一码块之前的码块译码所产生的第二指示的数量基础上累加一以得到第二累加值，并根据第一累加值和第二累加值确定第一关断概率p，第二累加值不大于第一累加值。
在第四方面的一种可能的实现方式中，处理单元，还用于使用第一累加值更新第二码块的数量。
在第四方面的一种可能的实现方式中，处理单元，还用于使用第二累加值更新第二指示的数量。
在第四方面的一种可能的实现方式中，处理单元，还用于根据第一累加值判断是否达到一个时间窗；在判断出达到一个时间窗时，根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*。
在第四方面的一种可能的实现方式中，处理单元，用于在判断出达到一个时间窗时，根据第一关断概率p所处的阈值范围确定第二关断概率p*所对应的p与δp的关系式，根据关系式确定与第一关断概率p对应的第二关断概率p*。
在第四方面的一种可能的实现方式中，译码控制器还包括：存储单元，用于在一个时间窗内缓存第二关断概率p*。
在第四方面的一种可能的实现方式中，处理单元，用于将第二关断概率p*与随机数进行比较；在比较出p*大于随机数时生成用于指示关断状态的第三指示，在比较出p*小于随机数时生成用于指示非关断状态的第三指示。
本申请第五方面提供一种译码控制器，该译码控制器可以包括至少一个处理器、存储器和通信接口。处理器与存储器和通信接口耦合。存储器用于存储指令，处理器用于执行该指令，通信接口用于在处理器的控制下与其他网元进行通信。该指令在被处理器执行时，使处理器执行第三方面或第三方面的任意可能的实现方式中的方法。
本申请第六方面提供了一种计算机可读存储介质，该计算机可读存储介质存储有程序，该程序使得译码控制器执行上述第三方面或第三方面的任意可能的实现方式中的方法。
本申请第七方面提供一种计算机程序产品，该计算机程序产品包括计算机执行指令，该计算机执行指令存储在计算机可读存储介质中；设备的至少一个处理器可以从计算机可读存储介质读取该计算机执行指令，至少一个处理器执行该计算机执行指令使得设备实施上述第三方面或者第三方面的任一种可能的实现方式所提供的方法。
本申请第八方面提供了一种芯片系统，该芯片系统包括处理器，用于支持译码控制器实现上述第三方面或第三方面任意一种可能的实现方式中所涉及的功能。在一种可能的设计中，芯片系统还可以包括存储器，存储器，用于保存译码控制器必要的程序指令和数据。该芯片系统，可以由芯片构成，也可以包含芯片和其他分立器件。
其中，第四至第八方面或者其中任一种可能实现方式所带来的技术效果可参见第三方面或第三方面不同可能实现方式所带来的技术效果，此处不再赘述。
本申请实施例提供的方案，在第一译码器确定对第一码块译码成功后，再通过译码控制器结合第一关断概率p，以及δp确定一个第二关断概率p*，通过p*来确定是否要指示第二译码器关断，即使第三指示指示关断状态，这样也相当于在相邻的两个译码器之间增加了一个缓冲带，避免了上一级译码器输出的关断指示立即作用于下一级译码器，从而减缓了译码器(译码器的芯片)功耗的快速波动，而且当第三指示指示非关断状态时表示第二译码器当前并不应该关断，这样可以避免在第二指示的关断状态可信度不高的情况下造成第二译码器误关断而影响译码的精度。
附图说明
图1是相干光通信系统的信号接收设备的结构示意图；
图2是本申请实施例提供的译码系统的一结构示意图；
图3是本申请实施例提供的译码系统的另一结构示意图；
图4是本申请实施例提供的译码控制器的一结构示意图；
图5是本申请实施例提供的不同工作状态下的关断概率分布示意图；
图6是本申请实施例提供的功耗波动对比示意图；
图7是本申请实施例提供的译码控制的方法的一实施例示意图；
图8是本申请实施例提供的译码控制器的另一结构示意图；
图9是本申请实施例提供的译码控制器的另一结构示意图。
具体实施方式
下面结合附图，对本申请的实施例进行描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。本领域普通技术人员可知，随着技术的发展和新场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的实施例能够以除了在这里图示或描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
本申请实施例提供一种译码系统、译码控制器及译码控制的方法，用于减缓译码器的芯片的功耗波动。以下分别进行详细说明。
本申请实施例提供的译码系统可以应用于光通信系统、电通信系统、无线通信系统等，以光通信系统为例，可以是相干光通信系统、强度调制直接检测(intensitymodulation-direct detection，IM-DD)系统。
下面以相干光通信系统为例介绍本申请实施例提供的译码系统在其中的应用，本申请实施例提供的译码系统应用在相干光通信系统的信号接收设备中，下面以图1为例对相干光通信系统的信号接收设备进行介绍。
图1是相干光通信系统的信号接收设备的结构示意图。如图1所示，相干光通信系统的信号接收设备可以包括本地激光器、偏振复用相干接收机前端、模数转换器(analogto digital converter，ADC)、色散补偿模块、多输入多输出(Multiple-Input Multiple-Output，MIMO)均衡解复用模块、相位恢复模块和译码系统。
其中，偏振复用相干接收机前端接收光信号，以及接收本地激光器产生的本振信号，偏振复用相干接收机前端将光信号转换成四路模拟电信号。四个ADC分别将四路模拟电信号转换为数字信号，然后每两路数字信号输入到一个色散补偿模块进行色散补偿。色散补偿模块输出的色散补偿后的信号分别输入到MIMO均衡解复用模块完成偏振解复用和均衡。MIMO均衡解复用模块均衡和解复用后的信号分别输入相位恢复模块完成相位恢复。相位恢复后的两路信号按照数据间插的方式送入译码系统恢复出发送端的原始数据。数据间插的方式指的是两路信号中的码块轮流地送入译码系统。信号接收设备恢复出的原始数据也可以包含一路信号，此时可以不需要对输入译码系统的码块进行数据间插。该译码系统可以是前向纠错(forward error correction，FEC)译码系统，也可以是其他迭代译码的译码系统。
图2是本申请实施例提供的译码系统的一结构示意图。图1中的本申请实施例提供的译码系统可以参阅图2进行理解。如图2所示，该译码系统包括至少两个译码器，其中，相邻的两个译码器之间设置有译码控制器。在图2所示的译码系统中，以相邻的两个译码器中的两个译码器和中间的译码控制器为例，结合图3介绍各器件的相关工作原理。
图3是本申请实施例提供的译码系统的另一结构示意图。如图3所示，本申请实施例提供的译码系统的相邻的两个译码器包括第一译码器10和第二译码器30，第一译码器和第二译码器之间包括译码控制器20。
第一译码器10接收第一指示和第一码块。
一种情况下，如果第一指示指示关断状态，则第一译码器不需要对第一码块进行译码，直接透传第一码块。透传指的是译码器不需要对接收到的码块进行处理，只需要向下一级译码器传输即可。
另一种情况下，如果第一指示指示非关断状态，该第一指示用于指示第一译码器10对第一码块进行译码。第一译码器10对第一码块进行译码以得到第二码块，在译码后，第一译码器10会验证译码是否成功，验证的方式可以是第一译码器10通过码块之间的校验约束关系以及置信度信息来判决码块是否还需要进行迭代。若还需进行迭代，则表示第一译码器10译码未成功，还需要第二译码器30继续对第二码块进行译码。若不再需要迭代了，则表示第一译码器10译码成功，第二译码器30不需要再对第二码块进行译码了。还以通过校验矩阵H×码块C的方式来验证译码是否成功，若H×C≠0，则表示第一译码器10译码未成功，还需要第二译码器30继续对第二码块进行译码，该种情况下，第一译码器可以生成非关断状态的指示，并将该非关断状态的指示直接发送给第二译码器进行下一级译码即可。若H×C＝0，则表示第一译码器10译码成功，第二译码器30不需要再对第二码块进行译码了。当第一译码器10译码成功，第一译码器10生成用于指示关断状态的第二指示。第一译码器10输出第一码块译码成功后得到的第二码块和第二指示。
译码控制器20接收第一指示和第二指示，然后根据第二指示和第一译码器对第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p。进一步译码控制器20根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，关断概率间隔δp是通过稳定工作点的关断概率和极限工作点的关断概率预先得到的。译码控制器20根据第二关断概率p*生成用于指示关断状态或用于指示非关断状态的第三指示，然后该译码控制器20发送第三指示。
第二译码器30接收第三指示和第二码块，并根据第三指示对第二码块进行处理。当第三指示用于指示的状态不同时，第二译码器对第二码块处理的方式也不同。
一种情况下，当第三指示指示关断状态时，第二译码器30对第二码块进行透传。
另一种情况下，当第三指示指示非关断状态时，第二译码器30就需要再对第二码块进行译码，这种情况下，第二译码器30所执行的操作可以参阅第一译码器10进行理解。
需要说明的是，本申请实施例中“关断”指的是译码器不再对接收到的码块执行译码操作。“非关断状态”与“关断状态”是相对的，非关断状态用于指示译码器接收到的码块还未译码成功，需要译码器针对接收到的码块进行译码。关断状态用于指示译码器接收到的码块已经由前面的译码器译码成功，不需要再对接收到的码块进行译码。可以通过二进制的方式来指示“非关断状态”与“关断状态”，例如：用0来指示“非关断状态”，用1来指示“关断状态”。当然，也不限于用0和1来指示，也可以通过其他字符来指示，例如：用F来指示“非关断状态”，用T来指示“关断状态”。或者用其他形式来指示这两种状态。基于0和1方式的示例，第一指示可以是0，第二指示可以是1，第三指示可以是1或0。
第一译码器10针对每次译码的码块，只要译码成功就会产生一个第二指示。第一关断概率p指示的是该第一译码器10译码成功的概率，例如：该第一译码器10先后对10个码块译码，其中有6个码块译码成功，则会先后生成6个用于指示关断状态的第二指示，其他四个译码不成功的，则会产生用于指示非关断状态的指示，这样，指示关断状态的指示占比为0.6，则第一关断概率p在该示例中就为0.6。关断概率间隔δp表示译码器在稳定工作点和极限工作点之间跳变时每次译码的关断概率，用关系式可以表示为δp＝(稳定工作点关断率-极限工作点关断率)/译码次数。极限工作点指的是在信道发生波动时译码器需要为信道波动消耗极高功耗才能保障译码的状态。这种情况下通常译码系统所在通信系统的发端设备在发送信号时所使用的发射功率没有为潜在的信道波动预留功率余量(也就是预留的功率余量为0dB)，这样位于收端设备上的译码器接收到待译码码块时为保障译码，就需要克服信道波动所造成的影响，消耗译码器自身的功耗来满足译码需求，而且这种情况下即使可以保证正常译码，依旧无法提供较好的通信服务。稳定工作点指的是在信道发生波动时译码器不需要额外为信道波动消耗功耗就可以实现译码的状态。这种情况下通常译码系统所在通信系统的发端设备在发送信号时所使用的发射功率有为潜在的信道波动预留功率余量(通常预留的功率余量为1.5dB)，这样位于收端设备上的译码器接收到待译码码块时即使有信道波动，发端设备预留的功率余量也可以抵消掉，不需要译码器为信道波动消耗自身的功耗，而且，这种情况下通常可以提供较好的通信服务。上述关系式中，稳定工作点的关断率和极限工作点关断率可以通过多种方式得到，例如：通过在极限工作点和稳定工作点分别做多次实验(例如：分别做100次或更多次实验)来分别得到极限工作点和稳定工作点的关断概率，还可以是通过跟踪记录最好的关断概率和最差的关断概率来得到稳定工作点和极限工作点的关断概率。
由以上译码系统的工作过程可知，在第一译码器确定对第一码块译码成功后，再通过译码控制器结合第一关断概率p，以及δp确定一个第二关断概率p*，通过p*来确定是否要指示第二译码器关断，即使第三指示指示关断状态，这样也相当于在相邻的两个译码器之间增加了一个缓冲带，避免了上一级译码器输出的关断指示立即作用于下一级译码器，从而减缓了译码器(译码器的芯片)功耗的快速波动，而且当第三指示指示非关断状态时表示第二译码器当前并不应该关断，这样可以避免在第二指示的关断状态可信度不高的情况下造成第二译码器误关断而影响译码的精度。
上述图3中译码控制器的工作原理可以是通过电路的方式实现的，也可以是通过软件的方式实现，下面分别进行介绍。
一：通过电路方式实现的方案。
图4为本申请实施例提供的译码控制器的一结构示意图。如图4所示，该译码控制器可以包括第一统计模块和第二统计模块，其中，第一统计模块可以包括第一累加器101和第一缓存器(D1)102。第二统计模块包括第二累加器201、第二缓存器(D2)202和乘法器203。该译码控制器还可以包括判决器103、关断概率计算器204、概率缓存器(D3)205、比较器206和选择器207。
其中，第一统计模块用于监控第一译码器对第二码块的输出，并在第一译码器对第一码块之前的码块译码后输出的第二码块的数量基础上累加一以统计出第一累加值。
第二统计模块用于在第一译码器对第一码块之前的码块译码所产生的第二指示的数量基础上累加一以得到第二累加值，并根据第一累加值和第二累加值确定第一关断概率p，第二累加值不大于第一累加值。
具体的，第一缓存器(D1)102用于缓存第一译码器对第一码块之前的码块译码后输出的第二码块的数量。第一码块可以是连续的码块流，第一译码器对当前的第一码块译码之前，可以连续接收到多个码块并进行译码。例如：若第一译码器已经对第一码块之前的码块译码并输出了9个第二码块，则第一缓存器(D1)102中缓存的第二码块的数量＝9。
第一累加器101用于在第一缓存器(D1)102所缓存的第二码块的数量基础上累加一以统计出第一累加值。“累加一”指的是在已缓存的数量的基础上加一，例如：若第一缓存器(D1)102中缓存的数量是9，则累加一后得到的第一累加值＝10。
第一缓存器(D1)102用于使用第一累加值更新之前所缓存的第二码块的数量。例如：计算出第一累加值＝10后，用10更新原来第一缓存器(D1)102中缓存的9。
第二缓存器(D2)202用于缓存第一译码器对第一码块之前的码块译码所产生的第二指示的数量。第二指示指的是关断状态的指示，如果用0或1表示，这里表示的是1的数量，若第一译码器输出了5个指示是1，则该第二缓存器(D2)202中缓存的第二指示的数量＝5。
第二累加器201用于在第二缓存器所缓存的第二指示的数量基础上累加一以得到第二累加值。例如：若第二缓存器(D2)202缓存的数量是5，则累加一后得到的第二累加值＝6。
第二缓存器(D2)202用于使用第二累加值更新之前缓存的第二指示的数量。例如：若计算出第二累加值＝6后，用6更新原来第二缓存器(D2)202中的5。
判决器103可以将第一累加值传递给乘法器203，由乘法器203用第二累加值除以第一累加值，以得到第一关断概率p。因为，通常第一缓存器(D1)102、第二缓存器(D2)都会定期清空的，上述第一累加值、第二累加值的计算也通常是在一个周期内累加计算的，一个周期本申请实施例中称为一个时间窗，乘法器中也可以配置好一个时间窗的倒数，例如：以10为一个时间窗，那么乘法器中就可以配置一个1/10，这样，判决器103可以不用将第一累加值传递给乘法器，而是第二累加器计算出第二累加值＝6后，用6×1/10＝0.6，与示例中第二累加值6除以第一累加值10的结果是一样的。
判决器103用于根据第一累加器统计出的第一累加值判断是否达到一个时间窗。若一个时间窗是10，当根据第一累加值确定出时间长度也达到10时，则认为达到一个时间窗，也就是达到一个周期。
关断概率计算器204用于在判决器103判断出达到一个时间窗时，根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*。判决器103在达到一个时间窗才触发204执行一次p*的计算，这样避免了频繁更换p*而造成系统波动，也可以降低计算能耗。
关断概率计算器204可以根据第一关断概率p所处的阈值范围确定第二关断概率p*所对应的p与δp的关系式，根据关系式确定与第一关断概率p对应的第二关断概率p*。p*与p和δp之间具有函数关系p*＝f(p，δp)，该函数关系是可以根据需求预先配置的，例如：函数关系的关系式可以配置为：
Figure BDA0002401003760000121
其中，p表示第一关断概率，p*表示第二关断概率，δp表示关断概率间隔，cfg.p1～cfg.pn表示不同概率跟踪步径，cfg.pth1至cfg.pthn表示不同概率跟踪步径的判决门限。
为方便说明上述关系式(1)，下面结合图5的示例进行说明。图5是本申请实施例提供的不同工作状态下的关断概率分布示意图。如图5所示，包括：极限工作点关断率分布、中间余量工作点关断率分布和稳定工作点关断率分布。译码器在极限工作点和稳定工作点之间跳变时，通常不是直接从极限工作点跳变到稳定工作点，而是先从极限工作点跳变到中间余量工作点，然后再从中间余量工作点跳变到稳定工作点。中间余量工作点指的是位于稳定工作点和极限工作点之间的任一个可能的工作点。
图5中横轴为关断概率值，纵轴表示累计分布函数(cumulative distributionfunction，CDF)。横轴上p1表示极限工作点的最小关断率，p2表示极限工作点的最大关断率，p3表示在中间余量工作点的最小关断率，p4表示在中间余量工作点的最大关断率，p5表示在稳定工作点的最小关断率，p6表示在稳定工作点的最大关断率。
从图5中可以看出，译码器工作在极限工作点时，关断率最小，反之功耗最高。在极限工作点译码器的关断率接近(p1+p2)/2，在中间余量工作点译码器的关断率接近(p3+p4)/2，在稳定工作点译码器的关断率接近(p5+p6)/2。显然，((p3+p4)-(p1+p2))/2>>((p5+p6)-(p3+p4))/2，这便导致了译码器从极限工作点跳变到中间余量工作点时出现了最大的功耗波动，导致需要为译码器工作预留更多的核电压余量，导致功耗增加。
为保证不损失极限点以及稳定工作点的功耗，同时降低中间余量工作点的功耗，针对图5所示的情况，f(p,δp)中配置参数可以配置为：
Figure BDA0002401003760000131
其中，cfg.p1～cfg.p6代表不同概率跟踪步径，α为常数；cfg.pth代表不同概率跟踪步径的判决门限。
因为α为常数，是可以设置或灵活调节的，所以可以通过对α的设置来调节中间余量工作点的关断概率，从而可以调节译码器在从极限工作点跳变到中间余量工作点的功耗波动。同理，公式(2)中可以参数的取值也是可以设置或灵活调节的，所以，可以通过设置或灵活调节公式(2)中各参数的取值来调节公式(1)中p*的结果，从而有效的调整译码器的关断概率，达到减小译码器功耗波动的效果。
概率缓存器205用于在一个时间窗内缓存第二关断概率p*。
比较器206用于将第二关断概率p*与随机数进行比较；随机数指的是比较器随机生成的数，本申请中的随机数的取值在0至1之间，比较器中的随机数也可以是预先配置了随机数序列，由比较器随机选择，也可以是比较器中预先配置了随机数生成规则，由比较器随机生成。
选择器207用于在比较器比较出p*大于随机数时生成用于指示关断状态的第三指示。在率p*大于随机数时才生成并输出用于指示关断状态的第三指示，避免了第一译码器一输出用于指示关断状态的第二指示，第二译码器立即关断所带来的迅速波动，有效的减缓了译码器(译码器的芯片)的功耗波动。
选择器207用于在比较器比较出p*小于随机数时生成用于指示非关断状态的第三指示。在率p*大于随机数时才生成并输出用于指示关断状态的第三指示。第三指示指示非关断状态时表示第二译码器当前并不应该关断，这样可以避免在第二指示的关断状态可信度不高的情况下造成第二译码器误关断而影响译码的精度。
本申请通过在译码器之间增加译码控制器，使得译码器不会随着信道轻微波动而导致译码器(译码器的芯片)功耗发生剧烈变化。下面可以通过图6中采用本申请译码控制器的关断方案与传统硬关断的对比来理解本申请方案的效果。
如图6所示，由曲线300与曲线400的对比可以看出，采用本申请译码控制器的关断方案相对于采用传统硬关断方案功耗波动趋势更加平滑，也更接近理论值的曲线500，可见采用本申请的关断方案，译码器不会随着信道轻微波动而导致译码器(译码器的芯片)功耗发生剧烈变化，从而减少芯片工作核电压预留的余量，减少芯片功耗，延长芯片使用寿命。
以上描述了译码系统，下面介绍本申请实施例中的译码控制器。
该译码控制器包括接收单元、统计单元、概率计算单元、指示生成单元和发送单元。
接收单元用于接收第一指示和第二指示，第一指示用于指示非关断状态，第二指示是第一译码器对第一码块译码成功时生成的，第二指示用于指示关断状态。
统计单元根据第二指示和第一译码器对第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p。
概率计算单元根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，关断概率间隔δp是通过稳定工作点的关断概率和极限工作点的关断概率预先得到的。
指示生成单元根据第二关断概率p*生成用于指示关断状态或非关断状态的第三指示。
发送单元用于发送第三指示，第三指示用于第二译码器对第二码块进行处理。
其中，统计单元包括上述图4对应实施例中的第一统计模块和第二统计模块；第一统计模块包括第一累加器和第一缓存器；第二统计模块包括第二累加器、第二缓存器和乘法器；概率计算单元包括上述图4对应实施例中的关断概率计算器，译码控制器还包括上述图4对应实施例中的判决器、概率缓存器；指示生成单元包括上述图4对应实施例中的比较器和选择器。关于各模块和各器件的功能都可以参阅上述实施例中的相应描述进行理解，此处不再重复赘述。
以上，从电路的角度描述了译码系统和译码控制器，下面从软件的角度描述本申请实施例提供的译码控制器。
二、通过软件的方式实现的方案。
从软件的方式来描述，本申请实施例提供的译码控制器可以执行如下译码控制方法，该方法应用于前述实施例所描述的译码系统中，具体译码系统的结构可以参阅前述图2和图3进行理解。下面结合图7介绍本申请实施例提供的译码控制的方法。
如图7所示，本申请实施例提供的译码控制的方法的一实施例包括：
601、译码控制器接收第一指示和第二指示，第一指示用于指示非关断状态，第二指示是第一译码器对第一码块译码成功时生成的，第二指示用于指示关断状态。
602、译码控制器根据第二指示和第一译码器对第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p。
603、译码控制器根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，关断概率间隔δp是通过稳定工作点的关断概率和极限工作点的关断概率预先得到的。
604、译码控制器根据第二关断概率p*生成用于指示关断状态或非关断状态的第三指示。
605、译码控制器发送第三指示，第三指示用于第二译码器对第二码块进行处理。
本申请实施例提供的方案，在第一译码器确定对第一码块译码成功后，再通过译码控制器结合第一关断概率p，以及δp确定一个第二关断概率p*，通过p*来确定是否要指示第二译码器关断，即使第三指示指示关断状态，这样也相当于在相邻的两个译码器之间增加了一个缓冲带，避免了上一级译码器输出的关断指示立即作用于下一级译码器，从而减缓了译码器(译码器的芯片)功耗的快速波动，而且当第三指示指示非关断状态时表示第二译码器当前并不应该关断，这样可以避免在第二指示的关断状态可信度不高的情况下造成第二译码器误关断而影响译码的精度。
可选的，步骤602包括：译码控制器监控第一译码器对第二码块的输出，并在第一译码器对第一码块之前的码块译码后输出的第二码块的数量基础上累加一以统计出第一累加值；译码控制器在第一译码器对第一码块之前的码块译码所产生的第二指示的数量基础上累加一以得到第二累加值，并根据第一累加值和第二累加值确定第一关断概率p，第二累加值不大于第一累加值。
可选的，该译码控制的方法还包括：译码控制器使用第二累加值更新第二指示的数量。
可选的，该译码控制的方法还包括：译码控制器根据第一累加值判断是否达到一个时间窗；译码控制器根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，包括：在判断出达到一个时间窗时，译码控制器根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*。
可选的，上述步骤：在判断出达到一个时间窗时，译码控制器根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，包括：在判断出达到一个时间窗时，译码控制器根据第一关断概率p所处的阈值范围确定第二关断概率p*所对应的p与δp的关系式，根据关系式确定与第一关断概率p对应的第二关断概率p*。
可选的，该译码控制的方法还包括：译码控制器在一个时间窗内缓存第二关断概率p*。
可选的，上述步骤：译码控制器根据第二关断概率p*生成用于指示关断状态或非关断状态的第三指示，包括：译码控制器将第二关断概率p*与随机数进行比较；译码控制器在比较出p*大于随机数时生成用于指示关断状态的第三指示，在比较出p*小于随机数时生成用于指示非关断状态的第三指示。
关于上述译码控制的方法中相关特征的解释以及思想可以参阅上述图4至图6对应的相应内容进行理解，此处不再重复赘述。
结合上述译码控制的方法，本申请实施例还提供了相应的译码控制器，该译码控制器也应用于上述译码系统中，下面结合图8进行介绍。
图8为本申请实施例提供的译码控制器的一实施例示意图。如图8所示，本申请实施例提供的译码控制器70的一实施例包括：接收单元701、处理单元702、发送单元703和存储单元704。
接收单元701，用于接收第一指示和第二指示，第一指示用于指示非关断状态，第二指示是第一译码器对第一码块译码成功时生成的，第二指示用于指示关断状态。
处理单元702，用于根据第二指示和第一译码器对第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p；根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*，关断概率间隔δp是通过稳定工作点的关断概率和极限工作点的关断概率预先得到的；根据第二关断概率p*生成用于指示关断状态或非关断状态的第三指示。
发送单元703，用于发送第三指示，第三指示用于第二译码器对第二码块进行处理。
可选地，处理单元702，用于监控第一译码器对第二码块的输出，并在第一译码器对第一码块之前的码块译码后输出的第二码块的数量基础上累加一以统计出第一累加值；在第一译码器对第一码块之前的码块译码所产生的第二指示的数量基础上累加一以得到第二累加值，并根据第一累加值和第二累加值确定第一关断概率p，第二累加值不大于第一累加值。
可选地，处理单元702，还用于使用第一累加值更新第二码块的数量。
可选地，处理单元702，还用于使用第二累加值更新第二指示的数量。
可选地，处理单元702，还用于根据第一累加值判断是否达到一个时间窗；在判断出达到一个时间窗时，根据第一关断概率p和关断概率间隔δp，确定第二关断概率p*。
可选地，处理单元702，用于在判断出达到一个时间窗时，根据第一关断概率p所处的阈值范围确定第二关断概率p*所对应的p与δp的关系式，根据关系式确定与第一关断概率p对应的第二关断概率p*。
可选地，存储单元704，用于在一个时间窗内缓存第二关断概率p*。
可选地，处理单元702，用于将第二关断概率p*与随机数进行比较；在比较出p*大于随机数时生成用于指示关断状态的第三指示，在比较出p*小于随机数时生成用于指示非关断状态的第三指示。
此处译码控制器中相关特征的解释以及思想可以参阅上述图1至图6对应的相应内容进行理解，此处不再重复赘述。
图9所示，为本申请的实施例提供的上述实施例中译码控制器。译码控制器80包括：处理器801、通信接口802、存储器803以及总线804。处理器801、通信接口802以及存储器803通过总线804相互连接。在本申请的实施例中，处理器801用于对译码控制器80的动作进行处理，例如，处理器801用于执行图7中的步骤602至604，和/或用于本文所描述的技术的其他过程。通信接口802用于支持译码控制器80进行通信。存储器803，用于存储译码控制器80的程序代码和数据。
其中，处理器801可以是中央处理器单元，通用处理器，数字信号处理器，专用集成电路，现场可编程门阵列或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。其可以实现或执行结合本申请公开内容所描述的各种示例性的逻辑方框，模块和电路。所述处理器也可以是实现计算功能的组合，例如包含一个或多个微处理器组合，数字信号处理器和微处理器的组合等等。总线804可以是外设部件互连标准(PeripheralComponent Interconnect，PCI)总线或扩展工业标准结构(Extended Industry StandardArchitecture，EISA)总线等。所述总线可以分为地址总线、数据总线、控制总线等。为便于表示，图9中仅用一条粗线表示，但并不表示仅有一根总线或一种类型的总线。
本申请还提供了一种芯片系统，该芯片系统包括处理器，用于支持译码控制器实现上述第三方面或第三方面任意一种可能的实现方式中所涉及的功能。在一种可能的设计中，芯片系统还可以包括存储器，存储器，用于保存译码控制器必要的程序指令和数据。该芯片系统，可以由芯片构成，也可以包含芯片和其他分立器件。
在本申请的另一实施例中，还提供一种计算机可读存储介质，计算机可读存储介质中存储有计算机执行指令，当设备的至少一个处理器执行该计算机执行指令时，设备执行上述图7部分实施例所描述的方法。
在本申请的另一实施例中，还提供一种计算机程序产品，该计算机程序产品包括计算机执行指令，该计算机执行指令存储在计算机可读存储介质中；设备的至少一个处理器可以从计算机可读存储介质读取该计算机执行指令，至少一个处理器执行该计算机执行指令使得设备执行上述图7部分实施例所描述的方法。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请实施例的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请实施例所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请实施例各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请实施例各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，ROM)、随机存取存储器(Random Access Memory，RAM)、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述，仅为本申请实施例的具体实施方式，但本申请实施例的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请实施例揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请实施例的保护范围之内。因此，本申请实施例的保护范围应以所述权利要求的保护范围为准。

Claims (26)

1.一种译码系统，其特征在于，包括：至少两个译码器，其中，相邻的两个译码器之间设置有译码控制器，所述相邻的两个译码器包括第一译码器和第二译码器；
所述第一译码器接收第一指示和第一码块，所述第一指示用于指示非关断状态；
当所述第一码块译码成功时，所述第一译码器生成用于指示关断状态的第二指示；
所述第一译码器输出所述第一码块译码成功后得到的第二码块和所述第二指示；
所述译码控制器接收所述第一指示和所述第二指示；
所述译码控制器根据所述第二指示和所述第一译码器对所述第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p；
所述译码控制器根据所述第一关断概率p和关断概率间隔δp，确定第二关断概率p*，所述关断概率间隔δp是通过稳定工作点的关断概率和极限工作点的关断概率预先得到的；
所述译码控制器根据所述第二关断概率p*生成用于指示关断状态或非关断状态的第三指示；
所述第二译码器接收所述第三指示和所述第二码块，并根据所述第三指示对所述第二码块进行处理。
2.根据权利要求1所述的译码系统，其特征在于，所述译码控制器包括第一统计模块和第二统计模块；
所述第一统计模块用于监控所述第一译码器对所述第二码块的输出，并在所述第一译码器对所述第一码块之前的码块译码后输出的第二码块的数量基础上累加一以统计出第一累加值；
所述第二统计模块用于在所述第一译码器对所述第一码块之前的码块译码所产生的第二指示的数量基础上累加一以得到第二累加值，并根据所述第一累加值和所述第二累加值确定所述第一关断概率p，所述第二累加值不大于所述第一累加值。
3.根据权利要求2所述的译码系统，其特征在于，所述第一统计模块包括第一累加器和第一缓存器；
所述第一缓存器用于缓存所述第二码块的数量；
所述第一累加器用于在所述第一缓存器所缓存的所述第二码块的数量基础上累加一以统计出所述第一累加值；
所述第一缓存器用于使用所述第一累加值更新所述第二码块的数量。
4.根据权利要求2或3所述的译码系统，其特征在于，所述第二统计模块包括第二累加器、第二缓存器和乘法器；
所述第二缓存器用于缓存所述第二指示的数量；
所述第二累加器用于在所述第二缓存器所缓存的所述第二指示的数量基础上累加一以得到所述第二累加值；
所述第二缓存器用于使用所述第二累加值更新所述第二指示的数量；
所述乘法器用于用所述第二累加值除以所述第一累加值，以得到所述第一关断概率p。
5.根据权利要求2-4任一项所述的译码系统，其特征在于，所述译码控制器还包括判决器和关断概率计算器，
所述判决器用于根据所述第一累加器统计出的第一累加值判断是否达到一个时间窗；
所述关断概率计算器用于在所述判决器判断出达到一个时间窗时，根据所述第一关断概率p和关断概率间隔δp，确定第二关断概率p*。
6.根据权利要求5所述的译码系统，其特征在于，
所述关断概率计算器具体用于在所述判决器判断出达到一个时间窗时，根据所述第一关断概率p所处的阈值范围确定第二关断概率p*所对应的p与δp的关系式，根据所述关系式确定与所述第一关断概率p对应的第二关断概率p*。
7.根据权利要求5或6所述的译码系统，其特征在于，所述译码控制器还包括概率缓存器；
所述概率缓存器用于在所述一个时间窗内缓存所述第二关断概率p*。
8.根据权利要求5-7任一项所述的译码系统，其特征在于，所述译码控制器还包括比较器和选择器；
所述比较器用于将所述第二关断概率p*与随机数进行比较；
所述选择器用于在所述比较器比较出所述p*大于所述随机数时生成用于指示关断状态的第三指示，在所述比较器比较出所述p*小于所述随机数时生成用于指示非关断状态的第三指示。
9.一种译码控制器，其特征在于，应用于译码系统中，所述译码系统包括至少两个译码器，其中，相邻的两个译码器之间设置有译码控制器，所述相邻的两个译码器包括第一译码器和第二译码器，所述译码控制器包括接收单元、统计单元、概率计算单元、指示生成单元和发送单元；
所述接收单元用于接收第一指示和第二指示，所述第一指示用于指示非关断状态，所述第二指示是所述第一译码器对第一码块译码成功时生成的，所述第二指示用于指示关断状态；
所述统计单元根据所述第二指示和所述第一译码器对所述第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p；
所述概率计算单元根据所述第一关断概率p和关断概率间隔δp，确定第二关断概率p*，所述关断概率间隔δp是通过稳定工作点的关断概率和极限工作点的关断概率预先得到的；
所述指示生成单元根据所述第二关断概率p*生成用于指示关断状态或非关断状态的第三指示；
所述发送单元用于发送所述第三指示，所述第三指示用于所述第二译码器对所述第二码块进行处理。
10.根据权利要求9所述的译码控制器，其特征在于，所述统计单元包括第一统计模块和第二统计模块；
所述第一统计模块用于监控所述第一译码器对所述第二码块的输出，并在所述第一译码器对所述第一码块之前的码块译码后输出的第二码块的数量基础上累加一以统计出第一累加值；
所述第二统计模块用于在所述第一译码器对所述第一码块之前的码块译码所产生的第二指示的数量基础上累加一以得到第二累加值，并根据所述第一累加值和所述第二累加值确定所述第一关断概率p，所述第二累加值不大于所述第一累加值。
11.根据权利要求10所述的译码控制器，其特征在于，所述第一统计模块包括第一累加器和第一缓存器；
所述第一缓存器用于缓存所述第二码块的数量；
所述第一累加器用于在所述第一缓存器所缓存的所述第二码块的数量基础上累加一以统计出所述第一累加值；
所述第一缓存器用于使用所述第一累加值更新所述第二码块的数量。
12.根据权利要求10或11所述的译码控制器，其特征在于，所述第二统计模块包括第二累加器、第二缓存器和乘法器；
所述第二缓存器用于缓存所述第二指示的数量；
所述第二累加器用于在所述第二缓存器所缓存的所述第二指示的数量基础上累加一以得到所述第二累加值；
所述第二缓存器用于使用所述第二累加值更新所述第二指示的数量；
所述乘法器用于用所述第二累加值除以所述第一累加值，以得到所述第一关断概率p。
13.根据权利要求10-12任一项所述的译码控制器，其特征在于，所述译码控制器还包括判决器，概率计算单元包括关断概率计算器，
所述判决器用于根据所述第一累加器统计出的第一累加值判断是否达到一个时间窗；
所述关断概率计算器用于在所述判决器判断出达到一个时间窗时，根据所述第一关断概率p和关断概率间隔δp，确定第二关断概率p*。
14.根据权利要求13所述的译码控制器，其特征在于，
所述关断概率计算器具体用于在所述判决器判断出达到一个时间窗时，根据所述第一关断概率p所处的阈值范围确定第二关断概率p*所对应的p与δp的关系式，根据所述关系式确定与所述第一关断概率p对应的第二关断概率p*。
15.根据权利要求13或14所述的译码控制器，其特征在于，所述译码控制器还包括概率缓存器；
所述概率缓存器用于在所述一个时间窗内缓存所述第二关断概率p*。
16.根据权利要求13-15任一项所述的译码控制器，其特征在于，所述指示生成单元包括比较器和选择器；
所述比较器用于将所述第二关断概率p*与随机数进行比较；
所述选择器用于在所述比较器比较出所述p*大于所述随机数时生成用于指示关断状态的第三指示，在所述比较器比较出所述p*小于所述随机数时生成用于指示非关断状态的第三指示。
17.一种译码控制的方法，其特征在于，所述方法应用于译码系统中，所述译码系统包括至少两个译码器，其中，相邻的两个译码器之间设置有译码控制器，所述相邻的两个译码器包括第一译码器和第二译码器，所述方法包括：
所述译码控制器接收第一指示和第二指示，所述第一指示用于指示非关断状态，所述第二指示是所述第一译码器对第一码块译码成功时生成的，所述第二指示用于指示关断状态；
所述译码控制器根据所述第二指示和所述第一译码器对所述第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p；
所述译码控制器根据所述第一关断概率p和关断概率间隔δp，确定第二关断概率p*，所述关断概率间隔δp是通过稳定工作点的关断概率和极限工作点的关断概率预先得到的；
所述译码控制器根据所述第二关断概率p*生成用于指示关断状态或非关断状态的第三指示；
所述译码控制器发送所述第三指示，所述第三指示用于所述第二译码器对所述第二码块进行处理。
18.根据权利要求17所述的方法，其特征在于，所述译码控制器根据所述第二指示和所述第一译码器对所述第一码块之前的码块译码所产生的第二指示的数量确定第一关断概率p；
所述译码控制器监控所述第一译码器对所述第二码块的输出，并在所述第一译码器对所述第一码块之前的码块译码后输出的第二码块的数量基础上累加一以统计出第一累加值；
所述译码控制器在所述第一译码器对所述第一码块之前的码块译码所产生的第二指示的数量基础上累加一以得到第二累加值，并根据所述第一累加值和所述第二累加值确定所述第一关断概率p，所述第二累加值不大于所述第一累加值。
19.根据权利要求18所述的方法，其特征在于，所述方法还包括：
所述译码控制器使用所述第一累加值更新所述第二码块的数量。
20.根据权利要求18或19所述的方法，其特征在于，所述方法还包括：
所述译码控制器使用所述第二累加值更新所述第二指示的数量。
21.根据权利要求18-20任一项所述的方法，其特征在于，所述方法还包括：
所述译码控制器根据所述第一累加值判断是否达到一个时间窗；
所述译码控制器根据所述第一关断概率p和关断概率间隔δp，确定第二关断概率p*，包括：
在所述判断出达到一个时间窗时，所述译码控制器根据所述第一关断概率p和关断概率间隔δp，确定第二关断概率p*。
22.根据权利要求21所述的方法，其特征在于，所述在所述判断出达到一个时间窗时，所述译码控制器根据所述第一关断概率p和关断概率间隔δp，确定第二关断概率p*，包括：
在判断出达到一个时间窗时，所述译码控制器根据所述第一关断概率p所处的阈值范围确定第二关断概率p*所对应的p与δp的关系式，根据所述关系式确定与所述第一关断概率p对应的第二关断概率p*。
23.根据权利要求21或22所述的方法，其特征在于，所述方法还包括：
所述译码控制器在所述一个时间窗内缓存所述第二关断概率p*。
24.根据权利要求21-23任一项所述的方法，其特征在于，所述译码控制器根据所述第二关断概率p*生成用于指示关断状态或非关断状态的第三指示，包括：
所述译码控制器将所述第二关断概率p*与随机数进行比较；
所述译码控制器在比较出所述p*大于所述随机数时生成用于指示关断状态的第三指示，在比较出所述p*小于所述随机数时生成用于指示非关断状态的第三指示。
25.一种芯片系统，其特征在于，所述芯片包括处理器和存储器，所述存储器和所述处理器通过线路互联，所述存储器中存储有指令，所述处理器用于执行如权利要求17至24中任一项的方法。
26.一种计算机可读存储介质，其特征在于，该计算机可读存储介质存储有程序，该程序使得计算机设备执行如权利要求17至24中任一项的方法。
CN202010150184.5A 2020-03-05 2020-03-05 一种译码系统、译码控制器及译码控制的方法 Active CN113364471B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN202010150184.5A CN113364471B (zh) 2020-03-05 2020-03-05 一种译码系统、译码控制器及译码控制的方法
PCT/CN2021/078397 WO2021175176A1 (zh) 2020-03-05 2021-03-01 一种译码系统、译码控制器及译码控制的方法
EP21765358.3A EP4106207A4 (en) 2020-03-05 2021-03-01 DECODING SYSTEM, DECODING CONTROL DEVICE AND DECODING CONTROL METHOD
US17/902,340 US11764810B2 (en) 2020-03-05 2022-09-02 Decoding system, decoding controller, and decoding control method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010150184.5A CN113364471B (zh) 2020-03-05 2020-03-05 一种译码系统、译码控制器及译码控制的方法

Publications (2)

Publication Number Publication Date
CN113364471A true CN113364471A (zh) 2021-09-07
CN113364471B CN113364471B (zh) 2024-04-12

Family

ID=77524002

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010150184.5A Active CN113364471B (zh) 2020-03-05 2020-03-05 一种译码系统、译码控制器及译码控制的方法

Country Status (4)

Country Link
US (1) US11764810B2 (zh)
EP (1) EP4106207A4 (zh)
CN (1) CN113364471B (zh)
WO (1) WO2021175176A1 (zh)

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001197134A (ja) * 2000-01-06 2001-07-19 Hitachi Kokusai Electric Inc 最尤復号器
US20020196510A1 (en) * 2001-04-04 2002-12-26 Hietala Vincent Mark Method and system for decoding multilevel signals
WO2009069087A1 (en) * 2007-11-29 2009-06-04 Nxp B.V. Apparatus and method for decoding concatenated error correction codes
CN102075198A (zh) * 2011-01-11 2011-05-25 上海交通大学 准循环低密度奇偶校验卷积码编译码系统及其编译码方法
US8239728B1 (en) * 2008-06-27 2012-08-07 Link—A—Media Devices Corporation Set partitioning and multilevel coding
US20130272373A1 (en) * 2011-11-15 2013-10-17 Intel Corporation Video encoder with 2-bin per clock cabac encoding
WO2015139160A1 (zh) * 2014-03-20 2015-09-24 山东华芯半导体有限公司 一种动态阈值比特翻转的ldpc码硬判决译码方法
CN105531938A (zh) * 2013-09-10 2016-04-27 华为技术有限公司 一种解码输入信号的turbo解码器
CN106301389A (zh) * 2015-06-05 2017-01-04 华为技术有限公司 译码方法和设备
CN109117382A (zh) * 2017-06-26 2019-01-01 西部数据技术公司 用于对经擦除的闪存页扫描的方法和系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8719670B1 (en) * 2008-05-07 2014-05-06 Sk Hynix Memory Solutions Inc. Coding architecture for multi-level NAND flash memory with stuck cells
US8812939B2 (en) * 2011-01-28 2014-08-19 Marvell World Trade Ltd. Soft decoding systems and methods for flash based memory systems
US20130058642A1 (en) * 2011-09-01 2013-03-07 Fujitsu Limited Method and system for conserving power in an optical network
JP6451955B2 (ja) * 2013-03-21 2019-01-16 マーベル ワールド トレード リミテッド 多段ソフト入力デコードのためのシステムおよび方法
US9246510B2 (en) * 2013-10-01 2016-01-26 Texas Instruments Incorporated Apparatus and method for multilevel coding in communication systems
US10135460B2 (en) * 2013-10-01 2018-11-20 Texas Instruments Incorporated Apparatus and method for multilevel coding (MLC) with binary alphabet polar codes
GB2515362B (en) * 2013-12-16 2015-12-09 Imagination Tech Ltd Decoding frames
KR20170001777A (ko) * 2015-06-25 2017-01-05 에스케이하이닉스 주식회사 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법
US10467090B2 (en) * 2016-03-02 2019-11-05 Toshiba Memory Corporation Memory controller and decoding method
EP3713119A1 (en) * 2016-11-30 2020-09-23 Alcatel Lucent Flexible fec decoder for high speed wdm transmission
US10498362B2 (en) * 2016-12-19 2019-12-03 Kabushiki Kaisha Toshiba Low power error correcting code (ECC) system
US10644837B2 (en) * 2018-08-01 2020-05-05 Nxp B.V. Signal processing with error correction

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001197134A (ja) * 2000-01-06 2001-07-19 Hitachi Kokusai Electric Inc 最尤復号器
US20020196510A1 (en) * 2001-04-04 2002-12-26 Hietala Vincent Mark Method and system for decoding multilevel signals
WO2009069087A1 (en) * 2007-11-29 2009-06-04 Nxp B.V. Apparatus and method for decoding concatenated error correction codes
US8239728B1 (en) * 2008-06-27 2012-08-07 Link—A—Media Devices Corporation Set partitioning and multilevel coding
CN102075198A (zh) * 2011-01-11 2011-05-25 上海交通大学 准循环低密度奇偶校验卷积码编译码系统及其编译码方法
US20130272373A1 (en) * 2011-11-15 2013-10-17 Intel Corporation Video encoder with 2-bin per clock cabac encoding
CN105531938A (zh) * 2013-09-10 2016-04-27 华为技术有限公司 一种解码输入信号的turbo解码器
WO2015139160A1 (zh) * 2014-03-20 2015-09-24 山东华芯半导体有限公司 一种动态阈值比特翻转的ldpc码硬判决译码方法
CN106301389A (zh) * 2015-06-05 2017-01-04 华为技术有限公司 译码方法和设备
CN109117382A (zh) * 2017-06-26 2019-01-01 西部数据技术公司 用于对经擦除的闪存页扫描的方法和系统

Also Published As

Publication number Publication date
WO2021175176A1 (zh) 2021-09-10
US20220416814A1 (en) 2022-12-29
EP4106207A1 (en) 2022-12-21
EP4106207A4 (en) 2023-03-29
US11764810B2 (en) 2023-09-19
CN113364471B (zh) 2024-04-12

Similar Documents

Publication Publication Date Title
CN100367695C (zh) 快速周边组件互连装置的数据接收系统
CN101317354A (zh) 基于数据传输错误预测通信信道低于阈值的降级
KR20120084180A (ko) 데이터 압축 장치, 이의 동작 방법, 및 이를 포함하는 데이터 처리 장치
CN110024297B (zh) 低密度奇偶校验解码器中的用于基于对数似然比的动态预处理选择方案的系统和方法
CN105991230B (zh) 存储器控制模块与方法以及纠错码编/解码电路与方法
US8054926B2 (en) Clock and data recovery system and method for clock and data recovery based on a forward error correction
US8874978B2 (en) Information processing apparatus, information processing system, controlling method for information processing apparatus and program
CN101663821A (zh) 用于改进无比率编码系统的吞吐量和差错性能的方法和装置
WO2019019550A1 (zh) 应用于快闪存储器中的自适应ldpc码纠错码系统和方法
US6199191B1 (en) Viterbi decoding method and device thereof
CN113364471A (zh) 一种译码系统、译码控制器及译码控制的方法
US9069629B2 (en) Bidirectional counting of dual outcome events
EP3171520A1 (en) Decoding method and decoder
Chen et al. An ultra-low complexity early stopping criterion for belief propagation polar code decoder
AU2005282565B2 (en) Content and channel aware object scheduling and error control
Wang et al. Spiking Semantic Communication for Feature Transmission with HARQ
CN110768748A (zh) 回旋码解码器及回旋码解码方法
WO2021072453A2 (en) Channel estimation optimizations in wireless communication systems
EP1145458A1 (en) Device and method for normalizing metric value of component decoder in mobile communication system
CA2369313C (en) Apparatus and method for normalizing metric values in a component decoder in a mobile communication system
EP2819310A1 (en) Iterative error decoder with cascaded decoding blocks and a feedback decoding block
CN100544214C (zh) 一种实现维特比译码路径度量归一化的方法
CN108833059B (zh) 一种新型的智能接收系统
CN114073024B (zh) 极性码的卷积预编码和解码
US11424859B2 (en) Physical layer low-latency forward error correction

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant