CN101431337A - 提高编码并行度实现降低编码时延的方法 - Google Patents

Abstract

本发明揭示一种降低双对角线准循环低密度奇偶校验码的编码时延的方法，包括步骤：基于设置的扩展码码率1/k，将m行n列的基矩阵的双对角线沿双对角线方向延伸，以构成双对角线结构的扩展矩阵，其中k＝3，4，5…k0，1/k0为扩展码的最小码率；将第i*m+l行校验部分的第一个非零元素沿着该行向左移动到第(n－m+l)列，其中i＝1，2，…，k0－1；利用第一个校验关系作为启动因子计算第n－m+l列的校验比特；利用左移动到第(n－m+l)列的校验关系，通过递归编码的方式，并行地计算多组校验比特。

Description

提高编码并行度实现降低编码时延的方法

技术领域

本发明涉及一种通过提高编码并行度来降低编码时延的方法，特别是，涉及对双对角线准循环低密度奇偶校验(LDPC)码通过引入多个编码并行度，使得扩展之后的码的编码时间与基码的编码时间近似相同，不会随着码率的降低而线性增长。

背景技术

近年来，无线通信系统正在发展为能够以非常高的速度传送数据。为此，需要比现有技术的编码方案效率更高的编码方案。低密度奇偶校验码(Low Density Parity-Check Code，LDPC Code)是近十年来重新发现的一种强有力的前向纠错编码方法。在长码构造条件下，LDPC码已经逼近香农限，因而被认为是Turbo码的有效替代技术，很有可能被用于下一代移动通信和深空通信。

LDPC码首先是由Gallager在1962年发现的。LDPC码是基于奇偶校验矩阵定义的一种码，它具有以下特性：每列包含很小的固定数目j(j>＝1)的1，每行包含很小的固定数目k(k>j)的1。Gallager证明：这些码字的典型最小距离随码长的增加而线性增加，并且在BSC信道下，译码错误的典型概率随码长而呈指数减小。

1981年，Tanner在他的一篇奠基性的文章中正式提出了用图模型来描述码字的概念，从而将LDPC码的校验矩阵对应到被称为Tanner图的双向二部图上。采用Tanner图构造的LDPC码，通过并行译码可以显著地降低译码复杂度。Tanner还仔细分析了最小和算法(Min-Sum Algorithm)与和积算法(Sum-Product Algorithm)两种信息传递算法，证明了基于有限无环Tanner图的最小和译码算法与和积译码算法的最优性。但Tanner图在实际当中是采用随机图构造的，其中不可避免地存在小环路现象，这些小的环路会造成译码信息的重复传递，使译码过程中的消息之间不满足独立性假设，影响了迭代译码算法的收敛性。

1996年，Mackay，Spielman等独立重新发现了LDPC码与Turbo码相比有着同样的优秀性能，而且在长码长的情况下还超过了Turbo码。

Rechardson等从研究满足某些约束LDPC码构造集合出发，建立了无限长LDPC码的密度进化理论，为人们构造有限长LDPC码提供了重要的参考。研究中发现，解码信息的迭代传递过程中存在着译码阈值现象，即当信噪比大于译码阈值时，迭代译码可使误码率趋于零，反之无论采用多长的LDPC码，经过多少次迭代译码，总存在一定的错误概率。Richardson等人应用中心极限定理证明了有限随机有环图的译码阈值可以逼近无环图的译码阈值。通过建立在无环图上的密度进化理论，可以精确地计算无环图上LDPC码的译码阈值，分析其译码收敛条件，从而近似估算有环Tanner图上LDPC码的性能。研究表明，译码阈值的大小与LDPC码的构造参数密切相关，采用优化度序列设计的非正则LDPC码可以有效地改善阈值，因此密度进化理论可以用于指导LDPC码的优化设计。

就LDPC码的构造而言，从消除小环和快速编码出发，主要在两个框架下进行。

一方面，在随机构造LDPC码的基础之上尽可能消除小环。这方面的工作主要有Hu Xiaoyu的逐边(PEG)构造方法，该方法使得LDPC码对应图中的小环尽可能大，构造的中短码长的LDPC码好于随机构造的码。另外，Tian Tao等人在分析了LDPC码中环、止集(stopping set)和校验矩阵线性相关列之间的关系以及在消息传递算法下对码性能的制约，以外信息度(extrinsic message degree)度量LDPC码Tanner图的连接特性的基础之上，提出了Veterbi一like算法有选择的去除小环，增加止集的规模(size)，有效的降低了码的错误平层。

另一方面，人们从代数理论出发，寻求具有一定代数结构、可实现快速编码的实用LDPC码。近期的主要成果有基于有限几何构造的有限几何LDPC码。该码有较好的最小距离，并且消除了Tanner图中的4环，可以用简单的反馈移位寄存器实现线性时间编码。在AWGN信道，且高码率和长码的情况下，迭代译码算法离Shannon限的距离只有0.4dB。

Tanner等人设计了准循环(QC)LDPC码。这种准循环LDPC该码的校验矩阵由循环矩阵构成，使得准循环LDPC码具有准循环特性，有利于高效编码的实现。此外，准循环LDPC码的代数结构也有利于高速大规模集成电路(VLSI)的实现。在此基础之上，Tanner利用准循环LDPC码的循环矩阵构造了LDPC卷积码。在中短码长时，其性能与随机构造的规则码相当，长码略差于随机构造的码。

LDPC码理论的深入发展推动了其实用化进程。在无线城域网的IEEE802.16e标准中，LDPC码作为编码调制的备选方案。标准中，采用矩阵分块技术(码长从576到2304，码率为1/2，2/3，3/4，5/6)，将大规模的矩阵乘运算分解为小规模矩阵乘的并行结构，有效地解决了LDPC码编码复杂度高的问题。

目前提出的一种分类模式是基于LDPC信道编码的奇偶校验矩阵中各个编码比特的列重量(column degree)来进行的。Yan Li和William E.Ryan发表的题为“Bit-Reliability Mapping in LDPC-Coded ModulationSystems”的文章(参见IEEE Communications Letters，VO L.9，NO.1，Jan 20051)，以及Rahnavard，N.；和Fekri，F.发表的题为“Unequalerror protection using low-density parity-check codes”的文章(参见Internat ional Symposium on Information Theory 2004.Proceedings.27 June-2 July 2004 Page(s)：449)。

图1示出了LDPC码校验矩阵所定义的行重量和列重量。在图1中，矩阵中某行或某列中非“0”元素的个数表示对应的行或列的重量。如图1所示，第1至12列的列重量依次为“3、3、3、3、2、2、2、2、1、1、1、1”。按照Yan Li和William E.Ryan所公开的内容，认为列重量大的列所对应的编码比特具有更好的纠错能力，从而应该映射到星座点所代表的比特序列中保护能力较差的比特位置。这种方法实现起来虽然十分简单和直观，但是它对列重量差别不大的LDPC码的分类效果并不理想，如果要满足相应的编码调制的要求，很多情况下只能随机选择一些编码比特放入相应的分类，缺乏准确性。

图2示出了与图1所示的LDPC码校验矩阵的行和列对应的LDPC编码的Tanner图。如图2所示，每一个线性码都可以表示为一个Tanner图(也称为二分图，bipartite graph)，记为G＝{V∪C，E}，其中集合V代表由变量节点(variable node)所组成的集合，而每个变量节点则对应于LDPC码字中相应的列的编码比特；集合C代表校验节点(check node)的集合，每个校验节点对应于每个校验方程。就是说，对应于LDPC码字矩阵中相应的行。当Tanner图中的变量节点所对应的编码比特参与了某个校验节点所代表的校验方程时(即，该编码比特所对应的校验矩阵的列向量中与校验节点相对应的行上的元素不为0)，例如，图1所示的LDPC码校验矩阵的行和列中的第5行中的第2、5、9列的元素不为“0”。因此，可以用边(edge)将检验节点5与变量节点2、5、9分别连接。另外，将与每个节点相连的边的个数称为该节点的度(degree)。所以LDPC码的奇偶校验矩阵中每一列所对应的编码比特可以表示为Tanner图中的变量节点(variable node)，而奇偶校验矩阵中每一行所对应的奇偶校验方程则由校验节点(check node)来表示。目前，对LDPC编码比特性能的研究主要是基于上述Tanner图进行的，以解释LDPC编码的纠错性能。

相对于LDPC码的译码来说，它的编码具有较高的复杂度，与其码长的平方呈正比。为了降低编码复杂度，Rechardson等提出了将校验矩阵分解成子矩阵的方法。即先定义一个阶数较小的m×n维的基矩阵，在实际编码时利用阶数为z X z的子矩阵对基矩阵进行扩展，从而得到实际的用于编码的(m×z)×(n×z)的校验矩阵。基矩阵中的每个元素都代表一个z×z阶的子矩阵，根据z的大小的不同，利用同一个基矩阵可以得到一组码率相同而码长不同的LDPC码。其中元素“0”代表该子矩阵是一个z×z阶的全零矩阵。而其它元素则代表z×z阶单位矩阵的列根据{p(f，i，j)}所表示的值循环移位后所得到的子矩阵。z的取值对应于标准中定义的扩展因子z_f，f∈[0，18]。元素“1”代表不经过循环移位的单位阵，而其它的循环移位的值{p(f，i，j)}则由相应的扩展因子z_f和矩阵中的非“0”和“1”元素按下面的表达式(1)计算得到(参见IEEE Std.802.16e-2005)。

由上述内容可知，根据z的取值的不同，可以从同一个LDPC编码的基矩阵可以得到一系列的离散码长。图1中的第1至4列的元素a对应于系统位，表示原始信息比特的位数。第5至12列中是校验矩阵。

Li Ping等人提出了半随机LDPC码，即将校验矩阵中的校验部分设置成双对角线结构(也称为Zig-Zag结构)，如图3所示。后来，人们又把这种Zig-Zag结构推广到基于分块的准循环LDPC码中。

在进行速率兼容LDPC码的设计时，通常采用的方法包括缩短(shortening)，删余(puncturing)和扩展(extension)校验矩阵。IEEE802.16中未使用上述三种方法，而是对不同码率提供了各自的校验矩阵。而这种方法所带来的一个问题便是缺乏速率兼容的灵活性。因此，在随后的3GPPLTE中，各公司都摒弃了这种提供了各自的校验矩阵的方法，而是采用缩短，删余及扩展的方法来实现速率兼容。其中，缩短和扩展是将码的码率降低的两种方法。

缩短方法是通过将信息的某些位设置成零，利用原始校验矩阵对其进行编码。在传输码字时，不传输这些设置成零的位。图4示出了实现缩短码的方法。如图4所示，首先将信息的某些位设置成零。然后，利用原始校验矩阵对包括设置成零的信息进行编码，构成信息的系统位和校验位。最后，在要传输的码字中，去掉这些设置成零的位，从而缩短了传输位。

删余方法是通过不传输所编出的码字中的部分校验位，来提高码的码率。图5示出了删余的方法。如图5所示，通过对原始信息编码，构成系统位和校验位，从中删余打叉的位不进行传输来缩短传输位。

扩展方法是增加校验位来改变原来的校验矩阵，以达到降低码率的目的。图6示出了实现扩展码的方法。如图6所示，通过对原始信息编码，构成系统位和校验位。此后，在构成的系统位和校验位后增加校验位来扩展传输位，以此来降低码率。

如果采用中等码率的码作为基码，那么，可以利用删余方法来提高码率，利用缩短或者扩展方法来降低码率。根据已有的结果，如果将码率(rate)＝1/2的LDPC码作为基码，利用缩短方法将码率降低到1/3时，其性能比同等条件的Turbo码要差。因此，在由中等码率向低码率做速率兼容时，采用了扩展方法。

可以设定LDPC基码的结构为双对角线的准循环结构。在LG公司提交的3GPP LTE的提案中，基码也是采用这种结构，其扩展方法是将双对角线直接延伸下来，如图7所示。由于编码采用的是递归方式，即只能在计算出第j列对应的校验位后，才可以开始计算第(j+1)列对应的校验位，由于扩展时校验位的增加，很自然地会导致编码时间的增长。而且其递归编码的特性，增加的编码延时与校验位长度的增加成正比。图8给出了在这种扩展结构下编码延时与码长之间的变化关系。从图8可以看出，编码时间是随着校验位的增加而线性增加的。因此，从这个角度而言，用这种方法显然不适合扩展到较低码率上。

发明内容

本发明的目的是提供一种降低双对角线准循环LDPC码的编码时延的方法，该方法通过提高对角线准循环LDPC码的编码并行度来降低编码时延，使扩展后的校验码的编码时间与基码的编码时间近似相同，消除了编码时间随着码率的降低而线性增长的问题。

根据本发明的一个方面，提供一种降低双对角线准循环低密度奇偶校验码的编码时延的方法，包括步骤：基于设置的扩展码码率1/k，将m行n列的基矩阵的双对角线沿双对角线方向延伸，以构成双对角线结构的扩展矩阵，其中k＝3，4，5…k0，1/k0为扩展码的最小码率；将第i*m+1行校验部分的第一个非零元素沿着该行向左移动到第(n-m+1)列，其中i＝1，2，...，k0-1；利用第一个校验关系作为启动因子计算第n-m+1列的校验比特；利用左移动到第(n-m+1)列的校验关系，通过递归编码的方式，并行地同时计算多组校验比特。

根据本发明，对于具有双对角线结构的LDPC码，通过引入多个编码并行度，改变扩展矩阵的结构，可以同时计算多组校验位，使最终的编码时间与扩展前基码的编码时间近似相同。而且，随着码率的进一步降低，这种扩展方法所带来的好处会越明显。

附图说明

通过下面结合附图说明本发明的优选实施例，将使本发明的上述及其它目的、特征和优点更加清楚，其中：

图1示出了LDPC码校验矩阵所定义的行重量和列重量的示意图；

图2示出了LDPC编码的Tanner图的示意图；

图3示出了具有Zig-zag结构的LDPC校验矩阵的示意图；

图4示出了通过缩短传输位来降低码率的方法；

图5示出了通过删余来缩短传输位的方法；

图6示出了通过扩展校验矩阵来降低码率的方法；

图7示出了直接扩展双对角线结构的LDPC校验矩阵的示意图；

图8示出了基于图7所示的直接扩展所获得的编码延时与码长之间的变化关系的示意图；

图9示出了对直接扩展双对角线结构的LDPC校验矩阵进行改进的实施例；

图10示出了基于图9所示的直接扩展所获得的编码延时与码长之间的变化关系的示意图；

图11示出了根据本发明实施例用双对角线子矩阵替换某些单位子矩阵以减少列重为一的列的示意图；

图12示出了双向编码情况下改变基码后扩展矩阵的结构示意图；

图13示出了基于图12所示的直接扩展所获得的编码延时与码长之间的变化关系的示意图；

图14示出了根据本发明降低双对角线准循环LDPC码的编码时延的方法的流程图。

具体实施方式

下面参照附图对本发明的实施例进行详细的说明，在描述过程中省略了对于本发明来说是不必要的细节和功能，以防止对本发明的理解造成混淆。

在本实施例中，以双对角线结构的LDPC校验矩阵为例来进行描述。图9示出了将1/2的中等码率的双对角线结构准循环LDPC码作为基码，扩展到1/3和1/4码率的示意图。可以假设基矩阵的大小为m*n。在此，作为实例，其中m＝6，n＝12。图9示出的扩展矩阵的左上方的方框为该基矩阵。如图9所示，该基矩阵是一个6×12阶的矩阵。

为了对基矩阵进行扩展，可以设置扩展码的码率为1/k(k＝3，4，5…k0)，其中1/k0为扩展码的最小码率。根据本实施例，可以按照下面的方式扩展基矩阵，构造直接扩展的双对角线结构的扩展矩阵。首先，将基矩阵的双对角线沿双对角线直接延伸下来，如图9所示。然后，将第i*m+1(i＝1，2，...，k0-1)行校验部分的第一个非零元素沿着该行向左移动到第(n-m+1)列。在图9示出的实例中，对应于i＝1，和2的情况，分别将第7行和第13行校验部分的第一个非零元素，沿着该行向左移动到第7＝(12-6+1)列。

由于基码的编码过程是先计算出第(n-m+1)列，然后递归性地依次计算随后的列，即从第(n-m+2)列到第n列。这样，当按照上述方式扩展时，首先利用计算出第(n-m+1)列，由于已将双对角线上的某些元素移动到该列，这样，便可以同时计算第(n-m+1+j*m)列，(j＝0，1，…，k0-2)，此后，在局部范围内利用递归编码的方式计算校验位。

在图9示出的实施例中，由于已经将第7行和第13行校验部分的第一个非零元素，即第7行第13列的非零元素，和第13行第19列的非零元素已经分别被左移到第7行第7列，和第13行第7列。

此后，按照首先计算在前的行或列的递归计算要求，在第一个时间单位，利用第1行(即第一个校验关系)计算第7＝n-m+1列的校验比特。利用双对角线矩阵的性质，可以得出第2行第7列的校验比特。在接下来的第二个时间单位，由于已经计算出了第7行，因此，可以根据校验关系并行地同时利用第2行计算第8列的校验比特，利用第7行计算第13列的校验比特，第13行计算第19列的校验比特。并且同样得到第3行第8列，第8行第13列，第14行第19列的校验比特。同样，在第三个时间单位，可以根据校验关系并行地同时利用第3行计算第9列的校验比特(由于第8列已在上一个时间单元算出)，利用第8行计算第14列的校验比特(由于第13列已在上一个时间单元算出)，利用第14行计算第20列的校验比特(由于第19列已在上一个时间单元算出)。并且同样得到下一行相应列的校验比特。以后按照同样的方式依次类推，直到计算出第18和24列的校验比特。

图10给出了上述编码延时与码长之间的变化关系的示意图。可以看出，通过改变双对角线结构，并与基矩阵并行地计算扩展矩阵中的检验比特，使得扩展码的编码延时与基码的编码延时近似相同。如果扩展码的码率为1/k，那么，与直接扩展双对角线的方法相比，编码延时近似缩小了k倍。

由于采用准循环结构，因此矩阵中每个元素都代表一个子矩阵，0代表全零子矩阵，1代表单位子矩阵。这样，对于改进的扩展结构，会引入一些列重为1的列。而列重为1的列的引入会对编码造成不利影响。因此，在对双对角矩阵进行扩展变换之后，利用双对角线矩阵替换列重为1的子矩阵。替换完之后，只有最后一列列重为1，而其它列的列重为2。图11示出了根据本发明另一个实施例，用双对角线子矩阵替换某些单位子矩阵以减少列重为1的列的示意图。下面以图11为例说明，图中对角线上深色的单位子矩阵所在的列(即，第12，17，24列)的列重为1，这可能对码的性能带来不利的影响。因此，为了降低这种影响，将第12，17，24列的单位阵用一个双对角线矩阵来代替。

此后，利用前一个实施例中描述的方式，以并行方式计算校验比特，从而缩短编码延时。

除了上面所提到的将双对角线准循环LDPC码作为基码外，还可以将具有双方向编码特性的LDPC码的结构(例如，IEEE802.16e标准中的码结构)作为基码，以实现双方向并行编码，从而进一步降低编码的延时。这种情况下，需要对扩展结构作些调整。

图12示出了双向编码情况下改变基码后扩展矩阵的结构示意图。在图12中，灰色粗线条包围的部分是6×12阶LDPC矩阵。H1部分表示该LDPC矩阵的系统位，第1至6行及第7至12列所包围的部分是基码部分。将基矩阵的双对角线沿双对角线直接延伸下来，构成扩展矩阵。在每一个扩展子块的最后一行，上一个子块的最后一列放置一个单位子矩阵，将列重为1的子单位阵向上移动到该子块的中间位置，如果该块的行数为偶数，则在中间两个位置的中的下面一个。如图12所示，在第12行12列及第10行18列加入两个单位子矩阵，以实现基码部分及各个扩展块都能实现双向编码。

下面参考图12具体描述双向编码情况下的编码过程。首先，在第一个时间单位，按照编码理论，将基码部分的前6行相加以求出第7列构成启动因子。此后，在第二个时间单位，基于求出的第7列，利用第7列的检验关系，可以按照图12所示矩阵中第1行的箭头所示的方向求出第8列的校验比特。与此同时，可以基于计算出的第6行第7列的元素的校验关系计算的12列的校验比特，利用第7行的校验关系计算第13列的校验比特。在第三个时间单位，可以按照箭头方向，利用第2行的校验关系计算第9列的校验比特，利用第5行的校验关系计算第11列的校验比特，利用第8行的校验关系计算第14列的校验比特，利用第12行的校验关系计算第17列的校验比特，以后按照同样的方式进行编码。图13给出了改变基码及扩展结构后编码时间与码长之间的变化关系。如图13所示，在第四个时间单位，可以计算第10，15，16列的检验比特。在第五个时间单位，可以计算第18列的检验比特。

通过图13给出了上述编码延时与码长之间的变化关系可以看出，通过改变双对角线结构，并与基矩阵并行地计算扩展矩阵中的检验比特，使得扩展码的编码延时与基码的编码延时近似相同。

图14示出了根据本发明降低双对角线准循环LDPC码的编码时延的方法的流程图。首先，在步骤S141，基于设置的扩展码码率1/k，将m行n列的基矩阵的双对角线沿双对角线直接延伸以构成双对角线结构的扩展矩阵，其中k＝3，4，5…k0，1/k0为扩展码的最小码率。此后，在步骤S142，将第i*m+1行校验部分的第一个非零元素沿着该行向左移动到第(n-m+1)列，其中i＝1，2，...，k0-1。在步骤S143，利用第一个校验关系作为启动因子计算第n-m+1列的校验比特。此后，在步骤S144，利用左移动到第(n-m+1)列的校验关系，通过递归编码的方式，以并行方式计算第(n-m+1+j*m)列的校验比特，其中j＝0，1，…，k0-2。此后按照同样的方式依次类推，直到计算出其它列的校验比特。

根据本发明，对于具有双对角线结构的LDPC码，通过引入多个编码并行度，改变扩展矩阵的结构，可以同时计算多组校验位，使最终的编码时间与扩展前基码的编码时间近似相同。而且，随着码率的进一步降低，这种扩展方法所带来的好处会越明显。

至此已经结合优选实施例对本发明进行了描述。本领域技术人员应该理解，在不脱离本发明的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本发明的范围不应该被理解为被局限于上述特定实施例，而应由所附权利要求所限定。

Claims (4)

1.一种降低双对角线准循环低密度奇偶校验码的编码时延的方法，包括步骤：

基于设置的扩展码码率1/k，将m行n列的基矩阵的双对角线沿双对角线方向延伸，以构成双对角线结构的扩展矩阵，其中k＝3，4，5…k0，1/k0为扩展码的最小码率；

将第i*m+1行校验部分的第一个非零元素沿着该行向左移动到第(n-m+1)列，其中i＝1，2，...，k0-1；

利用第一个校验关系作为启动因子计算第n-m+1列的校验比特；

利用左移动到第(n-m+1)列的校验关系，通过递归编码的方式，并行地计算多组校验比特。

2.根据权利要求1所述的方法，其中所述多组校验比特是第(n-m+1+j*m)列的校验比特，其中j＝0，1，…，k0-2。

3.根据权利要求1所述的方法，进一步包括在对双对角矩阵进行扩展变换之后，在存在列重为1的子矩阵的情况下，利用双对角线矩阵替换列重为1的子矩阵的步骤。

4.根据权利要求1所述的方法，其中在低密度奇偶校验码具有双方向编码特性的情况下，在利用启动因子计算第一个校验比特之后，以双向并行的方式同时计算多组校验比特。

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