JP7185652B2

JP7185652B2 - クロック再生装置、誤り率測定装置、クロック再生方法、及び誤り率測定方法

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Description

本発明は、クロック再生装置、誤り率測定装置、クロック再生方法、及び誤り率測定方法に関し、特に、３値のパルス振幅変調（Pulse Amplitude Modulation 3：ＰＡＭ３）信号から再生クロック信号を生成するためのクロック再生装置、誤り率測定装置、クロック再生方法、及び誤り率測定方法に関する。

近年、通信システムは高速化の一途をたどっており、例えばＩＥＥＥ１００Ｇや４００Ｇなどの規格においてはビットレートの超高速化に応えるため、これまでのＰＡＭ２（Pulse Amplitude Modulation 2）（ＮＲＺ）信号による伝送ではなく、ＰＡＭ４（Pulse Amplitude Modulation 4）信号による伝送が規定されている。ＰＡＭ４信号は、一つのシンボルで４値を実現するためＰＡＭ２信号に比べて２倍の伝送量を実現できる一方で、Ｅｙｅ開口が小さくなるためＰＡＭ２信号に比べＳＮＲがとれなくなる。そこで両者の中間であるＰＡＭ３信号が検討され始めてきている。ＰＡＭ３信号では、一つのシンボルで３値を実現することで、ＰＡＭ４信号と比べて一つのシンボルに対する伝送量が３／４倍に低下するものの、ＳＮＲは理論上約２．５ｄＢ向上する。これにより、信号品質を保ったまま伝送レートを上げることが可能となる。

近年、通信システムを構成する各種の通信機器の多くは、同期用のクロック信号を伝送せず、データ信号のみを伝送するようになっており、受信側の通信機器は、受信したデータ信号からクロック信号を再生するクロック再生回路を備えている。

ＰＡＭ３信号は、０レベル、１レベル、２レベルという３値の状態を持ったデータ信号である。この信号からクロック再生する方法を考える。クロック再生回路へそのままＰＡＭ３信号を入力すると、０レベル又は２レベルから１レベルへの遷移の際には信号波形の変化が緩やかになるために、クロック再生回路内部の位相比較器をロックさせることが難しくなる。そこで、０レベル－１レベル間、又は、１レベル－２レベル間をリミティングアンプによってスライスして得られるＮＲＺ化した信号をクロック再生回路に入力することが考えられる。

図８は、ＰＡＭ４信号をクロック再生用のＮＲＺ信号に変換する際に従来用いられているリミティングアンプ６０を用いて、ＰＡＭ３信号をＮＲＺ信号に変換する構成を示している。図９（ａ）～（ｃ）は、リミティングアンプ６０の入出力波形をシミュレーションした結果を示す。ここでは、２５Ｇｂｉｔ／ｓで１．０ＶｐｐのＰＡＭ３信号がリミティングアンプ６０に入力されたとしている。このとき、リミティングアンプ６０から出力されるＮＲＺ信号における１レベルが出現する割合を表すマーク率が１／２となる波形は、ＤＣ平均値が０となる波形である。

図９（ａ）は、ＰＡＭ３信号の１レベル（０Ｖ）にリミティングアンプ６０の閾値電圧が設定された場合に、出力波形のＤＣ平均値が＋０Ｖとなったことを示している。しかしながら、この出力波形は、ＰＡＭ３信号の１レベルが除去されておらず、ＮＲＺ信号の波形になっていない。

図９（ｂ）は、ＰＡＭ３信号の０レベル（－０．５Ｖ）と１レベル（０Ｖ）の間の－０．２５Ｖにリミティングアンプ６０の閾値電圧が設定された場合に、出力波形のＤＣ平均値が－０．２５Ｖとなったことを示している。この出力波形は、ＰＡＭ３信号の１レベルが除去されてＮＲＺ信号の波形にはなっているが、マーク率が１／２ではない。

図９（ｃ）は、ＰＡＭ３信号の１レベル（０Ｖ）と２レベル（＋０．５Ｖ）の間の＋０．２５Ｖにリミティングアンプ６０の閾値電圧が設定された場合に、出力波形のＤＣ平均値が＋０．２５Ｖとなったことを示している。この出力波形は、ＰＡＭ３信号の１レベルが除去されてＮＲＺ信号の波形にはなっているが、マーク率が１／２ではない。

このように、リミティングアンプ６０を用いたＰＡＭ３信号の変換では、０レベル、１レベル、２レベルという３値の状態を、０レベル、１レベルという２値の状態へ均等に振り分けることができないため、マーク率が１／２のパターンをＰＡＭ３信号の波形から再生することはできない。また、ロジック回路をどのように組み合わせても、やはり、上記の３値の状態を２値の状態へ均等に振り分けることができない。このようなマーク率が偏ったＮＲＺ信号を用いると、クロック再生が難しくなるという問題がある。

なお、マーク率が偏ったＮＲＺ信号でもクロック再生を可能とする手法が知られている（例えば、特許文献１参照）。この手法は、位相比較器にて位相比較した結果をＶＣＯに渡さずにマスタークロックと同じ周期のランプ波形との比較に用いることで、周波数を変動させずに位相シフトのみを行い、マーク率の影響を回避している。しかしながら、高データレートに対応したクロック再生回路の選択肢は限られており、そのようなクロック再生回路の内部構成に依存する手法がいつも採用できるとは限らない。

一方で、位相比較器を使用して、隣り合うビットの情報を符号化する手法が知られている（例えば、特許文献２参照）。ＰＡＭ３信号からＮＲＺ信号への変換を考えると、０，１，２という３値の状態を０，１の２値の状態へ変換する場合のマーク率は１／３（あるいは２／３）である。これに対して、隣り合うシンボルまで考慮して００，０１，０２，１０，１１，１２，２０，２１，２２という９値の状態を０，１の２値の状態へ変換する場合では、マーク率を４／９（あるいは５／９）へ改善することができる。

特許第３９７６８９１号公報特許第３４０５９１６号公報

しかしながら、ロジック処理を行うにしても、特許文献１，２に開示された手法のように位相比較器を用いるにしても、クロック再生回路にＰＡＭ３信号を入力する前段階で別途クロック信号が必要となる点が問題となる。これは、クロック再生が必要となる用途では、そもそもクロック信号をあらかじめ用意することができないためである。

そこで、例えば、上記の隣り合うシンボルの情報を符号化する手法において、クロック信号を必要としない固定遅延を用いたロジック処理を行うことも考えられるが、この場合には使用できるデータレートが固定化されるという問題が発生する。

本発明は、このような従来の課題を解決するためになされたものであって、ＰＡＭ３信号を始めとする任意のデータレートの奇数値のＰＡＭ信号からのクロック再生を簡易に実行できるクロック再生装置、誤り率測定装置、クロック再生方法、及び誤り率測定方法を提供することを目的とする。

上記課題を解決するために、本発明に係るクロック再生装置は、２ｎ＋１値（ｎは自然数）のパルス振幅変調信号のシンボルを順次ＮＲＺ信号のシンボルに変換する信号変換回路と、前記信号変換回路により変換されたＮＲＺ信号から再生クロック信号を生成するクロック再生回路と、を備えるクロック再生装置であって、前記信号変換回路は、前記パルス振幅変調信号の現在のシンボルがｎ－１以下のときに０を出力し、前記パルス振幅変調信号の現在のシンボルがｎ＋１以上のときに１を出力し、前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルがｎ－１以下のときに０を出力し、前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルがｎ＋１以上のときに１を出力し、前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルもｎのときに、さらに１つ前のシンボルについての出力値を保持する構成である。

この構成により、本発明に係るクロック再生装置は、２ｎ＋１値のＰＡＭ信号における連続する２つのシンボルをＮＲＺ信号のシンボルに順次変換する際に、連続する２つのシンボルがいずれもｎのときには１つ前の変換結果を保持するようになっている。これにより、本発明に係るクロック再生装置は、クロック再生回路の構成に依存せず、クロック再生のためのクロック信号を不要として、ＰＡＭ３信号を始めとする任意のデータレートの奇数値のＰＡＭ信号をマーク率１／２となるＮＲＺ信号へ変換することができる。さらに、本発明に係るクロック再生装置は、変換後のＮＲＺ信号を用いてクロック再生を簡易に実行できる。

また、本発明に係るクロック再生装置においては、前記信号変換回路は、３値のパルス振幅変調信号のシンボルを順次ＮＲＺ信号のシンボルに変換するものであって、前記パルス振幅変調信号の現在のシンボルが０のときに０を出力し、前記パルス振幅変調信号の現在のシンボルが２のときに１を出力し、前記パルス振幅変調信号の現在のシンボルが１で、かつ、１つ前のシンボルが０のときに０を出力し、前記パルス振幅変調信号の現在のシンボルが１で、かつ、１つ前のシンボルが２のときに１を出力し、前記パルス振幅変調信号の現在のシンボルが１で、かつ、１つ前のシンボルも１のときに、さらに１つ前のシンボルについての出力値を保持する構成であってもよい。

この構成により、本発明に係るクロック再生装置は、任意のデータレートのＰＡＭ３信号からのクロック再生を簡易に実行できる。

また、本発明に係るクロック再生装置は、２ｎ＋１値（ｎは自然数）のパルス振幅変調信号をＮＲＺ信号に変換する信号変換回路と、前記信号変換回路により変換されたＮＲＺ信号から再生クロック信号を生成するクロック再生回路と、を備えるクロック再生装置であって、前記信号変換回路においては、前記パルス振幅変調信号のｎ－１レベルの電圧とｎレベルの電圧との間に下限閾値電圧が設定され、前記パルス振幅変調信号のｎレベルの電圧とｎ＋１レベルの電圧との間に上限閾値電圧が設定され、前記信号変換回路は、前記パルス振幅変調信号の電圧が前記下限閾値電圧以下のときに、ＮＲＺ信号の０レベルに相当する出力電圧を出力し、前記パルス振幅変調信号の電圧が前記上限閾値電圧以上のときに、ＮＲＺ信号の１レベルに相当する出力電圧を出力し、前記パルス振幅変調信号の電圧が前記下限閾値電圧と前記上限閾値電圧の間の不感帯にあるときに、出力電圧を保持する構成であってもよい。

この構成により、本発明に係るクロック再生装置は、２ｎ＋１値のＰＡＭ信号をＮＲＺ信号に順次変換する際に、２ｎ＋１値のＰＡＭ信号の電圧が下限閾値電圧Ｖｔｈ＿ｌと上限閾値電圧Ｖｔｈ＿ｈの間の不感帯にあるときに出力電圧を保持するようになっている。これにより、本発明に係るクロック再生装置は、クロック再生回路の構成に依存せず、クロック再生のためのクロック信号を不要として、ＰＡＭ３信号を始めとする任意のデータレートの奇数値のＰＡＭ信号をマーク率１／２となるＮＲＺ信号へ変換することができる。さらに、本発明に係るクロック再生装置は、変換後のＮＲＺ信号を用いてクロック再生を簡易に実行できる。

また、本発明に係るクロック再生装置においては、前記信号変換回路がヒステリシス回路からなっていてもよい。

この構成により、本発明に係るクロック再生装置は、信号変換回路をリミティングアンプではなくヒステリシス回路で構成することにより、ＰＡＭ３信号を始めとする任意のデータレートの奇数値のＰＡＭ信号からのクロック再生を簡易に実行できる。

また、本発明に係る誤り率測定装置は、前記パルス振幅変調信号を受信する信号受信部と、前記信号受信部により受信された前記パルス振幅変調信号の誤り率を算出する誤り率算出部と、を備える誤り率測定装置であって、前記信号受信部は、上記のいずれかのクロック再生装置を有し、前記クロック再生装置により前記パルス振幅変調信号から生成される前記再生クロック信号を動作クロックとして使用する構成である。

この構成により、本発明に係る誤り率測定装置は、２ｎ＋１値のＰＡＭ信号を被測定信号として受信し、上記のいずれかのクロック再生装置を用いて被測定信号から再生クロック信号を生成することができる。さらに、本発明に係る誤り率測定装置は、生成した再生クロック信号を動作クロックとして使用して、被測定信号をシンボルデータに変換し、このシンボルデータの誤り率を測定することができる。

また、本発明に係るクロック再生方法は、２ｎ＋１値（ｎは自然数）のパルス振幅変調信号のシンボルを順次ＮＲＺ信号のシンボルに変換する信号変換ステップと、前記信号変換ステップにより変換されたＮＲＺ信号から再生クロック信号を生成するクロック再生ステップと、を含むクロック再生方法であって、前記信号変換ステップは、前記パルス振幅変調信号の現在のシンボルがｎ－１以下のときに０を出力し、前記パルス振幅変調信号の現在のシンボルがｎ＋１以上のときに１を出力し、前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルがｎ－１以下のときに０を出力し、前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルがｎ＋１以上のときに１を出力し、前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルもｎのときに、さらに１つ前のシンボルについての出力値を保持する構成である。

この構成により、本発明に係るクロック再生方法は、２ｎ＋１値のＰＡＭ信号における連続する２つのシンボルをＮＲＺ信号のシンボルに順次変換する際に、連続する２つのシンボルがいずれもｎのときには１つ前の変換結果を保持するようになっている。これにより、本発明に係るクロック再生方法は、クロック再生回路の構成に依存せず、クロック再生のためのクロック信号を不要として、ＰＡＭ３信号を始めとする任意のデータレートの奇数値のＰＡＭ信号をマーク率１／２となるＮＲＺ信号へ変換することができる。さらに、本発明に係るクロック再生方法は、変換後のＮＲＺ信号を用いてクロック再生を簡易に実行できる。

また、本発明に係るクロック再生方法においては、２ｎ＋１値（ｎは自然数）のパルス振幅変調信号をＮＲＺ信号に変換する信号変換ステップと、前記信号変換ステップにより変換されたＮＲＺ信号から再生クロック信号を生成するクロック再生ステップと、を含むクロック再生方法であって、前記パルス振幅変調信号のｎ－１レベルの電圧とｎレベルの電圧との間に下限閾値電圧を設定する下限閾値電圧設定ステップと、前記パルス振幅変調信号のｎレベルの電圧とｎ＋１レベルの電圧との間に上限閾値電圧を設定する上限閾値電圧設定ステップと、を更に含み、前記信号変換ステップは、前記パルス振幅変調信号の電圧が前記下限閾値電圧以下のときに、ＮＲＺ信号の０レベルに相当する出力電圧を出力し、前記パルス振幅変調信号の電圧が前記上限閾値電圧以上のときに、ＮＲＺ信号の１レベルに相当する出力電圧を出力し、前記パルス振幅変調信号の電圧が前記下限閾値電圧と前記上限閾値電圧の間の不感帯にあるときに、出力電圧を保持する構成である。

この構成により、本発明に係るクロック再生方法は、２ｎ＋１値のＰＡＭ信号をＮＲＺ信号に順次変換する際に、２ｎ＋１値のＰＡＭ信号の電圧が下限閾値電圧と上限閾値電圧の間の不感帯にあるときに出力電圧を保持するようになっている。これにより、本発明に係るクロック再生方法は、クロック再生回路の構成に依存せず、クロック再生のためのクロック信号を不要として、ＰＡＭ３信号を始めとする任意のデータレートの奇数値のＰＡＭ信号をマーク率１／２となるＮＲＺ信号へ変換することができる。さらに、本発明に係るクロック再生方法は、変換後のＮＲＺ信号を用いてクロック再生を簡易に実行できる。

また、本発明に係る誤り率測定方法は、前記パルス振幅変調信号を受信する信号受信ステップと、前記信号受信ステップにより受信された前記パルス振幅変調信号の誤り率を算出する誤り率算出ステップと、を備える誤り率測定方法であって、前記信号受信ステップは、上記のいずれかのクロック再生方法を含み、前記クロック再生方法により前記パルス振幅変調信号から生成される前記再生クロック信号を動作クロックとして使用する構成である。

この構成により、本発明に係る誤り率測定方法は、２ｎ＋１値のＰＡＭ信号を被測定信号として受信し、上記のいずれかのクロック再生装置を用いて被測定信号から再生クロック信号を生成することができる。さらに、本発明に係る誤り率測定方法は、生成した再生クロック信号を動作クロックとして使用して、被測定信号をシンボルデータに変換し、このシンボルデータの誤り率を測定することができる。

本発明は、ＰＡＭ３信号を始めとする任意のデータレートの奇数値のＰＡＭ信号からのクロック再生を簡易に実行できるクロック再生装置、誤り率測定装置、クロック再生方法、及び誤り率測定方法を提供するものである。

本発明の第１の実施形態に係るクロック再生装置の構成を示すブロック図である。本発明の第１の実施形態に係るクロック再生装置が備える信号変換回路のヒステリシス特性の一例を示す図である。本発明の第１の実施形態に係るクロック再生装置が備える信号変換回路のＰＡＭ３信号に関する入力状態と出力状態を示す表である。本発明の第１の実施形態に係るクロック再生装置が備える信号変換回路の入出力波形のシミュレーション結果を示す図である。本発明の第１の実施形態に係るクロック再生装置を用いるクロック再生方法の処理を示すフローチャートである。本発明の第２の実施形態に係る誤り率測定装置の構成を示すブロック図である。本発明の第２の実施形態に係る誤り率測定装置を用いる誤り率測定方法の処理を示すフローチャートである。リミティングアンプを用いてＰＡＭ３信号をＮＲＺ信号に変換する構成を示すブロック図である。リミティングアンプの入出力波形のシミュレーション結果を示す図であって、（ａ）はリミティングアンプの閾値電圧が０Ｖのときの入力信号と出力信号の波形を示しており、（ｂ）はリミティングアンプの閾値電圧が－０．２５Ｖのときの入力信号と出力信号の波形を示しており、（ｃ）はリミティングアンプの閾値電圧が＋０．２５Ｖのときの入力信号と出力信号の波形を示している。

以下、本発明に係るクロック再生装置及びクロック再生方法の実施形態について、図面を用いて説明する。

（第１の実施形態）
図１に示すように、本発明の第１の実施形態に係るクロック再生装置１０は、信号変換回路２０と、クロック再生回路３０と、操作部４０と、制御部５０と、を備える。

信号変換回路２０は、入力される２ｎ＋１値（ｎは自然数）のパルス振幅変調（Pulse Amplitude Modulation：ＰＡＭ）信号をＮＲＺ信号に変換するようになっており、例えばシュミットトリガ回路などに代表されるヒステリシス回路からなる。ここで、２ｎ＋１値のＰＡＭ信号が取り得るレベルは、０レベル，１レベル，・・・，２ｎレベルである。

信号変換回路２０においては、後述する閾値電圧設定部５１により、２ｎ＋１値のＰＡＭ信号のｎ－１レベルの電圧とｎレベルの電圧との間に下限閾値電圧Ｖｔｈ＿ｌが設定され、２ｎ＋１値のＰＡＭ信号のｎレベルの電圧とｎ＋１レベルの電圧との間に上限閾値電圧Ｖｔｈ＿ｈが設定される。信号変換回路２０は、２ｎ＋１値のＰＡＭ信号の電圧が下限閾値電圧Ｖｔｈ＿ｌ以下のときにＮＲＺ信号の０レベルに相当する出力電圧を出力する。また、信号変換回路２０は、２ｎ＋１値のＰＡＭ信号の電圧が上限閾値電圧Ｖｔｈ＿ｈ以上のときにＮＲＺ信号の１レベルに相当する出力電圧を出力する。また、信号変換回路２０は、２ｎ＋１値のＰＡＭ信号の電圧が下限閾値電圧Ｖｔｈ＿ｌと上限閾値電圧Ｖｔｈ＿ｈの間の不感帯にあるときに、出力電圧を保持する。

換言すれば、信号変換回路２０は、２ｎ＋１値のＰＡＭ信号の連続する２つのシンボルを順次ＮＲＺ信号のシンボルに変換するものである。具体的には、信号変換回路２０は、連続する２つのシンボルの２つ目のシンボルがｎ－１以下のときに、連続する２つのシンボルを０に変換し、連続する２つのシンボルの２つ目のシンボルがｎ＋１以上のときに、連続する２つのシンボルを１に変換する。また、信号変換回路２０は、連続する２つのシンボルの１つ目のシンボルがｎ－１以下、かつ、２つ目のシンボルがｎのときに、連続する２つのシンボルを０に変換し、連続する２つのシンボルの１つ目のシンボルがｎ＋１以上、かつ、２つ目のシンボルがｎのときに、連続する２つのシンボルを１に変換する。また、信号変換回路２０は、連続する２つのシンボルがいずれもｎのときに、連続する２つのシンボルを１つ前の２つのシンボルの変換結果に変換する。

図２は、信号変換回路２０のＰＡＭ３信号（ｎ＝１）に対するヒステリシス特性の一例を示す図である。図２の例では、ＰＡＭ３信号の０レベルの電圧は－０．５Ｖ、１レベルの電圧は０Ｖ、２レベルの電圧は０．５Ｖである。また、０レベルの電圧と１レベルの電圧との間に下限閾値電圧Ｖｔｈ＿ｌが設定され、１レベルの電圧と２レベルの電圧との間に上限閾値電圧Ｖｔｈ＿ｈが設定されている。不感帯は、下限閾値電圧Ｖｔｈ＿ｌから上限閾値電圧Ｖｔｈ＿ｈまでの１レベルの電圧を含む電圧範囲であり、図２の例では－０．２５Ｖ～＋０．２５Ｖである。一方、出力信号のＮＲＺ信号の０レベルの電圧は－０．５Ｖ、１レベルの電圧は０．５Ｖである。

図３は、信号変換回路２０のヒステリシス特性が図２に示すような不感帯を持つ特性である場合に、信号変換回路２０のＰＡＭ３信号に関する入力状態と出力状態を示す表である。すなわち、信号変換回路２０は、ＰＡＭ３信号の連続する２つのシンボル（表中の遷移前と遷移後）を順次ＮＲＺ信号のシンボルに変換するものである。具体的には、信号変換回路２０は、連続する２つのシンボル"００"、"１０"、及び"２０"を０に変換し、連続する２つのシンボル"０２"、"１２"、及び"２２"を１に変換する。また、信号変換回路２０は、連続する２つのシンボル"０１"を０に変換し、連続する２つのシンボル"２１"を１に変換する。また、信号変換回路２０は、連続する２つのシンボル"１１"を１つ前の２つのシンボルの変換結果に変換する。

上記のように、ＰＡＭ３信号の１レベルから１レベルへの遷移は、更にその前の状態を保持してドントケアとなるため、図３に示す９通りの入力状態は、０レベルと１レベルからなる２通りの出力状態に均等に振り分けられる。このようにして、信号変換回路２０は、ＰＡＭ３信号をマーク率１／２のＮＲＺ信号に変換することができる。

図４は、信号変換回路２０のヒステリシス特性が図２に示すような不感帯を持つ特性である場合に、信号変換回路２０の入出力波形をシミュレーションした結果を示す。ここでは、２５Ｇｂｉｔ／ｓで１．０ＶｐｐのＰＡＭ３信号が信号変換回路２０に入力されたとしている。このとき、マーク率が１／２となる波形はＤＣ平均値が０となる波形である。従来方法では図９のようにＰＡＭ３信号がマーク率の偏ったＮＲＺ信号へ変換されてしまうが、本実施形態の信号変換回路２０によれば、ＰＡＭ３信号を図４に示すようなマーク率１／２のＮＲＺ信号に変換することができる。

図１に示すクロック再生回路３０は、信号変換回路２０により変換されたＮＲＺ信号から再生クロック信号を生成するものである。クロック再生回路３０は、例えば、ＶＣＯ３１と、分周器３２と、位相比較器（Phase Detector：ＰＤ）３３と、ループフィルタ３４と、を含む位相同期（Phase Locked Loop：ＰＬＬ）回路により構成される。

ＶＣＯ３１は、ループフィルタ３４から入力される信号の電圧に応じた周波数の出力信号を出力するものであり、具体的にはループフィルタ３４の出力信号の電圧にほぼ比例した周波数の信号を再生クロック信号として出力するようになっている。

分周器３２は、ＶＣＯ３１から出力された再生クロック信号を所定の周波数変換比（分周比Ｎ）で周波数変換して、ＰＤ３３に出力するようになっている。ここで、Ｎは１以上の実数である。

ＰＤ３３は、例えば排他的論理和（ＸＯＲ）回路で構成されており、分周器３２の出力信号と、信号変換回路２０から入力されるＮＲＺ信号との位相差に比例した幅の誤差信号パルスを出力信号として出力するようになっている。

ループフィルタ３４は、例えばラグ・リードフィルタからなり、ＰＤ３３の出力信号を所要のループ帯域幅で通過させてＶＣＯ３１に入力するようになっている。ＰＤ３３の出力信号は、ループフィルタ３４により積分（平滑化）され、ＶＣＯ３１の制御電圧となる。

制御部５０は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤなどを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、クロック再生装置１０を構成する上記各部の動作を制御する。また、制御部５０は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、閾値電圧設定部５１の少なくとも一部をソフトウェア的に構成することが可能である。なお、閾値電圧設定部５１の少なくとも一部は、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）などのディジタル回路で構成することも可能である。あるいは、閾値電圧設定部５１の少なくとも一部は、ディジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。

閾値電圧設定部５１は、信号変換回路２０に下限閾値電圧Ｖｔｈ＿ｌ及び上限閾値電圧Ｖｔｈ＿ｈを設定するようになっている。下限閾値電圧Ｖｔｈ＿ｌ及び上限閾値電圧Ｖｔｈ＿ｈは、例えばユーザによる操作部４０への操作入力により設定可能である。

操作部４０は、ユーザによる操作入力を受け付けるためのものであり、例えば表示装置の表示画面の表面に設けられたタッチパネルで構成される。あるいは、操作部４０は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。また、操作部４０は、リモートコマンドなどによる遠隔制御を行う外部制御装置で構成されてもよい。操作部４０への操作入力は、制御部５０により検知されるようになっている。例えば、操作部４０により、信号変換回路２０の下限閾値電圧Ｖｔｈ＿ｌ及び上限閾値電圧Ｖｔｈ＿ｈなどをユーザが任意に指定することなどが可能である。

以下、本実施形態のクロック再生装置１０を用いるクロック再生方法について、図５のフローチャートを参照しながらその処理の一例を説明する。

まず、閾値電圧設定部５１は、信号変換回路２０において、２ｎ＋１値のＰＡＭ信号のｎ－１レベルの電圧とｎレベルの電圧との間に下限閾値電圧Ｖｔｈ＿ｌを設定する（下限閾値電圧設定ステップＳ１）。

次に、閾値電圧設定部５１は、信号変換回路２０において、２ｎ＋１値のＰＡＭ信号のｎレベルの電圧とｎ＋１レベルの電圧との間に上限閾値電圧Ｖｔｈ＿ｈを設定する（上限閾値電圧設定ステップＳ２）。

次に、信号変換回路２０は、２ｎ＋１値のＰＡＭ信号の電圧が下限閾値電圧Ｖｔｈ＿ｌ以下のときにＮＲＺ信号の０レベルに相当する出力電圧を出力する。また、信号変換回路２０は、２ｎ＋１値のＰＡＭ信号の電圧が上限閾値電圧Ｖｔｈ＿ｈ以上のときにＮＲＺ信号の１レベルに相当する出力電圧を出力する。また、信号変換回路２０は、２ｎ＋１値のＰＡＭ信号の電圧が下限閾値電圧Ｖｔｈ＿ｌと上限閾値電圧Ｖｔｈ＿ｈの間の不感帯にあるときに出力電圧を保持する（信号変換ステップＳ３）。これにより、２ｎ＋１値のＰＡＭ信号がＮＲＺ信号に変換される。換言すれば、信号変換ステップＳ３は、２ｎ＋１値のＰＡＭ信号の連続する２つのシンボルを順次ＮＲＺ信号のシンボルに変換する処理を行う。

具体的には、信号変換ステップＳ３は、連続する２つのシンボルの２つ目のシンボルがｎ－１以下のときに、連続する２つのシンボルを０に変換し、連続する２つのシンボルの２つ目のシンボルがｎ＋１以上のときに、連続する２つのシンボルを１に変換する。また、信号変換ステップＳ３は、連続する２つのシンボルの１つ目のシンボルがｎ－１以下、かつ、２つ目のシンボルがｎのときに、連続する２つのシンボルを０に変換し、連続する２つのシンボルの１つ目のシンボルがｎ＋１以上、かつ、２つ目のシンボルがｎのときに、連続する２つのシンボルを１に変換する。また、信号変換ステップＳ３は、連続する２つのシンボルがいずれもｎのときに、連続する２つのシンボルを１つ前の２つのシンボルの変換結果に変換する。

次に、クロック再生回路３０は、信号変換ステップＳ３により変換されたＮＲＺ信号から再生クロック信号を生成する（クロック再生ステップＳ４）。

以上説明したように、本実施形態に係るクロック再生装置１０は、２ｎ＋１値のＰＡＭ信号における連続する２つのシンボルをＮＲＺ信号のシンボルに順次変換する際に、連続する２つのシンボルがいずれもｎのときには１つ前の変換結果を保持するようになっている。これにより、本実施形態に係るクロック再生装置１０は、クロック再生回路３０の構成に依存せず、クロック再生のためのクロック信号を不要として、ＰＡＭ３信号を始めとする任意のデータレートの奇数値のＰＡＭ信号をマーク率１／２となるＮＲＺ信号へ変換することができる。さらに、本実施形態に係るクロック再生装置１０は、変換後のＮＲＺ信号を用いてクロック再生を簡易に実行できる。

また、本実施形態に係るクロック再生装置１０は、２ｎ＋１値のＰＡＭ信号をＮＲＺ信号に順次変換する際に、２ｎ＋１値のＰＡＭ信号の電圧が下限閾値電圧Ｖｔｈ＿ｌと上限閾値電圧Ｖｔｈ＿ｈの間の不感帯にあるときに出力電圧を保持するようになっている。これにより、本実施形態に係るクロック再生装置１０は、クロック再生回路３０の構成に依存せず、クロック再生のためのクロック信号を不要として、ＰＡＭ３信号を始めとする任意のデータレートの奇数値のＰＡＭ信号をマーク率１／２となるＮＲＺ信号へ変換することができる。さらに、本実施形態に係るクロック再生装置１０は、変換後のＮＲＺ信号を用いてクロック再生を簡易に実行できる。

また、本実施形態に係るクロック再生装置１０は、信号変換回路２０をリミティングアンプではなくヒステリシス回路で構成することにより、ＰＡＭ３信号を始めとする任意のデータレートの奇数値のＰＡＭ信号からのクロック再生を簡易に実行できる。

（第２の実施形態）
続いて、本発明の第２の実施形態に係る誤り率測定装置及び誤り率測定方法について、図面を参照しながら説明する。なお、第１の実施形態と同様の構成については同一の符号を付して適宜説明を省略する。また、第１の実施形態と同様の動作についても適宜説明を省略する。

図６に示すように、第２の実施形態に係る誤り率測定装置１００は、被試験対象（Device Under Test：ＤＵＴ）２００から送信される被測定信号の誤り率を測定するものであって、データ記憶部６１と、信号送信部６２と、信号受信部６３と、同期検出部６４と、誤り率算出部６５と、表示部６６と、制御部６７と、を備える。

データ記憶部６１は、ＲＡＭなどのメモリによって構成され、基準になるシンボルデータ（以下、「基準データ」とも称する）をあらかじめ記憶している。ここで、シンボルデータとは、２ｎ＋１値のＰＡＭ信号が取り得る０レベルから２ｎレベルまでの２ｎ＋１個のレベルを示すデータである。例えば、ＰＡＭ３信号のシンボルデータは、"０"、"１"、及び"２"からなる。

信号送信部６２は、データ記憶部６１から読み込んだ基準データを表す基準信号をＤＵＴ２００に送信するようになっている。このとき、ＤＵＴ２００は、信号送信部６２から送信された基準信号を受信して、受信した基準信号を被測定信号として信号受信部６３に送信することになる。すなわち、ＤＵＴ２００は、２ｎ＋１値のＰＡＭ信号（例えば、ＰＡＭ３信号）を被測定信号として送信するものである。

信号受信部６３は、ＤＵＴ２００から送信されたアナログの被測定信号を受信し、受信した被測定信号のシンボルデータを同期検出部６４に出力するようになっており、第１の実施形態のクロック再生装置１０と、シンボルデータ生成部７０と、を含む。

クロック再生装置１０は、ＤＵＴ２００から送信された被測定信号から再生クロック信号を生成する。シンボルデータ生成部７０は、クロック再生装置１０から出力される再生クロック信号を動作クロックとして使用して、ＤＵＴ２００から送信された被測定信号のシンボルデータを生成するようになっている。例えば、シンボルデータ生成部７０は、複数の０／１判定器を有しており、各０／１判定器にクロック再生装置１０からの再生クロック信号が入力されることで、ＤＵＴ２００から送信された被測定信号のレベルの判定を再生クロック信号のタイミングで行うことができる。なお、クロック再生装置１０から出力される再生クロック信号は、シンボルデータ生成部７０に限らず、誤り率測定装置１００を構成する各部で使用されてもよい。

同期検出部６４は、データ記憶部６１から読み込んだ基準データと、信号受信部６３から出力された被測定信号のシンボルデータとの同期を取るようになっている。そして、同期検出部６４は、同期が取れた被測定信号のシンボルデータを誤り率算出部６５に出力する。

誤り率算出部６５は、同期検出部６４から出力された被測定信号のシンボルデータと、データ記憶部６１に記憶されている基準データとを順次比較することにより、被測定信号のシンボルデータの誤りシンボルを検出するとともに、被測定信号のシンボルデータの誤り率を算出するようになっている。

表示部６６は、例えばＬＣＤやＣＲＴなどの表示機器で構成され、制御部６７から出力される制御信号に応じて、誤り率算出部６５により算出されたシンボルデータの誤り率などの各種表示内容を表示するようになっている。さらに、表示部６６は、制御部６７から出力される制御信号に応じて、各種条件を設定するためのボタン、ソフトキー、プルダウンメニュー、テキストボックスなどの操作対象の表示を行うようになっている。

制御部６７は、例えばＣＰＵ、ＲＯＭ、ＲＡＭ、ＨＤＤなどを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、誤り率測定装置１００を構成する上記各部の動作を制御する。また、制御部６７は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、誤り率算出部６５の少なくとも一部をソフトウェア的に構成することが可能である。なお、誤り率算出部６５の少なくとも一部は、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated Circuit）などのディジタル回路で構成することも可能である。あるいは、誤り率算出部６５の少なくとも一部は、ディジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。

以下、本実施形態の誤り率測定方法について、図７のフローチャートを参照しながらその処理の一例を説明する。

まず、クロック再生装置１０は、第１の実施形態のステップＳ１～Ｓ４の処理を実行して、ＤＵＴ２００から送信された２ｎ＋１値のＰＡＭ信号を受信して、再生クロック信号を生成する（信号受信ステップＳ１１）。

次に、シンボルデータ生成部７０は、クロック再生装置１０から出力される再生クロック信号を動作クロックとして使用して、ＤＵＴ２００から受信した２ｎ＋１値のＰＡＭ信号のシンボルデータを生成する（信号受信ステップＳ１２）。

次に、誤り率算出部６５は、ステップＳ１２により生成された２ｎ＋１値のＰＡＭ信号のシンボルデータの誤り率を算出する（誤り率算出ステップＳ１３）。

以上説明したように、本実施形態に係る誤り率測定装置１００は、ＤＵＴ２００から送信される２ｎ＋１値のＰＡＭ信号を被測定信号として受信し、第１の実施形態のクロック再生装置１０を用いて被測定信号から再生クロック信号を生成することができる。さらに、本実施形態に係る誤り率測定装置１００は、生成した再生クロック信号を動作クロックとして使用して、被測定信号をシンボルデータに変換し、このシンボルデータの誤り率を測定することができる。

１０クロック再生装置
２０信号変換回路
３０クロック再生回路
３１ＶＣＯ
３２分周器
３３ＰＤ
３４ループフィルタ
４０操作部
５０，６７制御部
５１閾値電圧設定部
６１データ記憶部
６２信号送信部
６３信号受信部
６４同期検出部
６５誤り率算出部
６６表示部
７０シンボルデータ生成部
１００誤り率測定装置
２００ＤＵＴ

Claims

２ｎ＋１値（ｎは自然数）のパルス振幅変調信号のシンボルを順次ＮＲＺ信号のシンボルに変換する信号変換回路（２０）と、
前記信号変換回路により変換されたＮＲＺ信号から再生クロック信号を生成するクロック再生回路（３０）と、を備えるクロック再生装置（１０）であって、
前記信号変換回路は、
前記パルス振幅変調信号の現在のシンボルがｎ－１以下のときに０を出力し、
前記パルス振幅変調信号の現在のシンボルがｎ＋１以上のときに１を出力し、
前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルがｎ－１以下のときに０を出力し、
前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルがｎ＋１以上のときに１を出力し、
前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルもｎのときに、さらに１つ前のシンボルについての出力値を保持することを特徴とするクロック再生装置。
前記信号変換回路は、３値のパルス振幅変調信号のシンボルを順次ＮＲＺ信号のシンボルに変換するものであって、
前記パルス振幅変調信号の現在のシンボルが０のときに０を出力し、
前記パルス振幅変調信号の現在のシンボルが２のときに１を出力し、
前記パルス振幅変調信号の現在のシンボルが１で、かつ、１つ前のシンボルが０のときに０を出力し、
前記パルス振幅変調信号の現在のシンボルが１で、かつ、１つ前のシンボルが２のときに１を出力し、
前記パルス振幅変調信号の現在のシンボルが１で、かつ、１つ前のシンボルも１のときに、さらに１つ前のシンボルについての出力値を保持することを特徴とする請求項１に記載のクロック再生装置。
２ｎ＋１値（ｎは自然数）のパルス振幅変調信号をＮＲＺ信号に変換する信号変換回路（２０）と、
前記信号変換回路により変換されたＮＲＺ信号から再生クロック信号を生成するクロック再生回路（３０）と、を備えるクロック再生装置（１０）であって、
前記信号変換回路においては、
前記パルス振幅変調信号のｎ－１レベルの電圧とｎレベルの電圧との間に下限閾値電圧が設定され、
前記パルス振幅変調信号のｎレベルの電圧とｎ＋１レベルの電圧との間に上限閾値電圧が設定され、
前記信号変換回路は、
前記パルス振幅変調信号の電圧が前記下限閾値電圧以下のときに、ＮＲＺ信号の０レベルに相当する出力電圧を出力し、
前記パルス振幅変調信号の電圧が前記上限閾値電圧以上のときに、ＮＲＺ信号の１レベルに相当する出力電圧を出力し、
前記パルス振幅変調信号の電圧が前記下限閾値電圧と前記上限閾値電圧の間の不感帯にあるときに、出力電圧を保持することを特徴とするクロック再生装置。
前記信号変換回路がヒステリシス回路からなることを特徴とする請求項１から請求項３のいずれかに記載のクロック再生装置。
前記パルス振幅変調信号を受信する信号受信部（６３）と、
前記信号受信部により受信された前記パルス振幅変調信号の誤り率を算出する誤り率算出部（６５）と、を備える誤り率測定装置（１００）であって、
前記信号受信部は、前記請求項１から請求項４までのいずれかに記載のクロック再生装置を有し、前記クロック再生装置により前記パルス振幅変調信号から生成される前記再生クロック信号を動作クロックとして使用することを特徴とする誤り率測定装置。
２ｎ＋１値（ｎは自然数）のパルス振幅変調信号のシンボルを順次ＮＲＺ信号のシンボルに変換する信号変換ステップ（Ｓ３）と、
前記信号変換ステップにより変換されたＮＲＺ信号から再生クロック信号を生成するクロック再生ステップ（Ｓ４）と、を含むクロック再生方法であって、
前記信号変換ステップは、
前記パルス振幅変調信号の現在のシンボルがｎ－１以下のときに０を出力し、
前記パルス振幅変調信号の現在のシンボルがｎ＋１以上のときに１を出力し、
前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルがｎ－１以下のときに０を出力し、
前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルがｎ＋１以上のときに１を出力し、
前記パルス振幅変調信号の現在のシンボルがｎで、かつ、１つ前のシンボルもｎのときに、さらに１つ前のシンボルについての出力値を保持することを特徴とするクロック再生方法。
２ｎ＋１値（ｎは自然数）のパルス振幅変調信号をＮＲＺ信号に変換する信号変換ステップ（Ｓ３）と、
前記信号変換ステップにより変換されたＮＲＺ信号から再生クロック信号を生成するクロック再生ステップ（Ｓ４）と、を含むクロック再生方法であって、
前記パルス振幅変調信号のｎ－１レベルの電圧とｎレベルの電圧との間に下限閾値電圧を設定する下限閾値電圧設定ステップ（Ｓ１）と、
前記パルス振幅変調信号のｎレベルの電圧とｎ＋１レベルの電圧との間に上限閾値電圧を設定する上限閾値電圧設定ステップ（Ｓ２）と、を更に含み、
前記信号変換ステップは、
前記パルス振幅変調信号の電圧が前記下限閾値電圧以下のときに、ＮＲＺ信号の０レベルに相当する出力電圧を出力し、
前記パルス振幅変調信号の電圧が前記上限閾値電圧以上のときに、ＮＲＺ信号の１レベルに相当する出力電圧を出力し、
前記パルス振幅変調信号の電圧が前記下限閾値電圧と前記上限閾値電圧の間の不感帯にあるときに、出力電圧を保持することを特徴とするクロック再生方法。
前記パルス振幅変調信号を受信する信号受信ステップ（Ｓ１１，Ｓ１２）と、
前記信号受信ステップにより受信された前記パルス振幅変調信号の誤り率を算出する誤り率算出ステップ（Ｓ１３）と、を備える誤り率測定方法であって、
前記信号受信ステップは、前記請求項６又は請求項７に記載のクロック再生方法を含み、前記クロック再生方法により前記パルス振幅変調信号から生成される前記再生クロック信号を動作クロックとして使用することを特徴とする誤り率測定方法。