KR100520224B1

KR100520224B1 - 반도체 메모리 장치에서의 ｉｓｉ 제거장치 및 그에 따른ｉｓｉ 제거방법

Info

Publication number: KR100520224B1
Application number: KR10-2003-0095139A
Authority: KR
Inventors: 이원주
Original assignee: 삼성전자주식회사
Priority date: 2003-12-23
Filing date: 2003-12-23
Publication date: 2005-10-11
Also published as: DE102004063206A1; CN1667749A; KR20050065692A; US20050135519A1; US7583768B2; CN100568860C

Abstract

본 발명에서는 반도체 메모리 장치에서의 ISI 제거장치에 관한 것으로서, 멀티 드롭(multi-drop) 버스 구조를 갖는 반도체 메모리 장치에서 수신 신호의 ISI 성분을 미리 예측하여 적응적으로 대처할 수 있도록 하여 수신 신호의 왜곡 현상을 줄일 수 있는 ISI 제거장치 및 그에 따른 제거방법이 개시된다. 상기 ISI 제거장치의 구조는 상기 수신 신호의 베이스 전압값을 저장하는 제1 저장부와 상기 수신 신호의 제거하고자 하는 시점의 각 ISI 값을 저장하는 적어도 하나 이상의 제2 저장부를 포함하는 저장부와, 상기 저장부의 저장값을 입력받아 상기 수신 신호에서 감산하는 연산부와, 상기 연산부의 출력 신호를 증폭하여 트레이닝 모드시에는 상기 저장부에 피드백시키고, 정상 모드시에는 데이터를 출력하는 비교부를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 장치에서의 ＩＳＩ 제거장치 및 그에 따른 ＩＳＩ 제거방법{Apparatus for minimizing residual intersymbol interference in semiconductor memory device and method thereof}

본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 수신 신호의 ISI 성분을 제거하기 위한 ISI 제거장치 및 그에 따른 제거방법에 관한 것이다.

최근에, 반도체 기술의 발전에 따라 클럭 주파수가 증가하고, 데이터 전송률이 증가하고 있는 추세에 있다. 퍼스널 컴퓨터(PC)의 경우 중앙처리장치(CPU)의 클럭 주파수는 이미 3GHz를 넘어서는 등 비약적인 발전을 하고 있으나, 퍼스널 컴퓨터를 구성하는 주변기기의 데이터 전송률은 아직 그에 미치지 못하고 있다. 특히, 디램(DRAM)에 있어서 채널의 제한된 대역폭(bandwidth)과 멀티 드롭(multi-drop) 구조에 의하여 발생되는 심볼간의 간섭(ISI: Intersymbol Interference, 이하 'ISI')은 신호 왜곡 현상을 발생시켜 데이터 전송률을 떨어뜨리는 원인이 되고 있다. 디램 버스가 하나의 채널로 설계될 경우 로딩(loading)의 증가가 대역폭을 제한하게 됨으로써 심볼간 간섭이 발생하게 되고, 그에 따라 수신 신호가 왜곡되어 데이터 전송률을 떨어뜨리게 된다. 또한, 디램 버스가 복수개의 슬롯과 불연속점을 가지는 멀티 드롭 버스 구조로 구성됨에 따라 다른 칩으로부터 반사파가 전송되어 원래의 수신 신호를 왜곡하는 현상이 발생된다. 대역폭 제한에 의한 심볼간 간섭 현상을 선형 ISI(linear ISI)라고 하고, 멀티 드롭 구조의 반사파의 영향에 의한 신호 왜곡 현상을 비선형 ISI(nonlinear ISI)라고 한다. 수신 신호의 왜곡은 상기 선형 ISI 및 비선형 ISI 모두에 기인하여 발생되기 때문에 이하에서 이를 통칭하여 ISI로 나타낸다.

도 1은 ISI가 발생되는 디램의 멀티 드롭 버스를 보여주는 블록도이고, 도 2는 도 1의 ISI에 의하여 변화된 수신 신호를 나타내는 파형도로서, 이를 참조하여 간략히 살펴보면 다음과 같다.

도 1에서 보여지는 바와 같이, PCB(Printed Circuit Board)로 구성된 전송선을 통해 디램과 디램 제어부간의 신호를 송수신하고, 4개의 슬롯에 각각 2개의 랭크가 존재하는 디램의 멀티 드롭 버스 구조가 보여진다. 상기 각 랭크에 존재하는 디램들이 동일 모듈 또는 다른 모듈과 공유하고 있는 경우에는 핀 로딩이 증가하고, 다른 칩에서 반사파가 전송됨으로써 ISI가 발생하여 전송 데이터가 심각하게 왜곡되게 된다.

전송된 신호가 터미네이션(termination) 저항에 의하여 진폭이 감소되고, ISI에 의하여 왜곡된 모습이 도 2에서 보여진다. SSTL(Stub-Series Terminated Logic, 이하 'SSTL') 인터페이스와 같은 환경에서는 터미네이션 저항의 영향으로 ISI가 존재하지 않는 경우에도 베이스 전압(Base Voltage)이 0V가 아닌 특정 전압값을 가지게 되기 때문에 수신 신호의 진폭이 감소되며, 선형 ISI 및 비선형 ISI의 영향으로 수신 신호에 불필요한 ISI 성분이 포함된다.

도 2에서 보여지는 바와 같이, ISI에 의하여 왜곡된 신호를 입력 버퍼에서 인식하기에는 한계가 있기 때문에 이러한 문제점을 해결하기 위하여 여러 가지 노력들이 진행되고 있는데, 그 일환으로 미국특허 제6,493,394호에 SSTL 시그널 전송선의 ISI를 줄이기 위한 DFE(Decision Feedback Equalizer) 회로가 제시되어 있고, 이와 유사한 회로들이 미국특허 제6,377,637호 및 미국특허 제6,157,688호에 제시되고 있다. 그러나, 종래의 기술의 경우에는 전송선의 ISI를 줄이기 위한 회로만이 개시되어 있어 SSTL 인터페이스를 포함하는 멀티 드롭 버스 구조의 전송 체계에서 선형 ISI 및 비선형 ISI 모두를 최적화하여 제거할 수 없는 문제가 발생된다.

따라서, 본 발명의 목적은 멀티 드롭(multi-drop) 버스 구조를 갖는 반도체 메모리 장치에서 수신 신호의 ISI 성분을 적응적으로 대처하여 제거할 수 있는 ISI 제거장치 및 그에 따른 제거방법을 제공함에 있다.

본 발명의 다른 목적은 수신 신호의 전송 전에 프리앰블 신호를 이용한 트레이닝 동작을 수행함으로써 수신 신호의 ISI 성분을 미리 예측하여 제거할 수 있는 ISI 제거장치 및 그에 따른 제거방법을 제공함에 있다.

본 발명의 또 다른 목적은 수신 신호의 각 ISI 성분에서 베이스 전압값을 예측하여 고려해 줌으로써 베이스 전압값의 변화에도 적응적으로 대처할 수 있는 ISI 제거장치 및 그에 따른 제거방법을 제공함에 있다.

본 발명의 또 다른 목적은 수신 신호의 ISI 성분을 적응적으로 예측하여 제거함으로써 수신 신호의 신호 고결성(signal integrity)의 영향을 저감 또는 최소화할 수 있는 ISI 제거장치 및 그에 따른 제거방법을 제공함에 있다.

본 발명의 또 다른 목적은 수신 신호의 ISI 성분을 적응적으로 예측하여 제거함으로써 고속 동작 및 로딩 증가에 의한 신호의 왜곡 현상을 줄일 수 있는 특징이 있다.

상기의 목적을 달성하기 위하여, 본 발명에 따른 ISI 제거장치의 구성은 상기 수신 신호의 베이스 전압값을 저장하는 제1 저장부와, 상기 수신 신호의 제거하고자 하는 시점의 각 ISI 값을 저장하는 적어도 하나 이상의 제2 저장부를 포함하는 저장부와, 상기 저장부의 저장값을 입력받아 상기 수신 신호에서 감산하는 연산부와, 상기 연산부의 출력 신호를 증폭하여 트레이닝 모드시에는 상기 저장부에 피드백시키고, 정상 모드시에는 데이터를 출력하는 비교부를 포함하는 것을 특징으로 한다.

또한, 상기 수신 신호의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점에서 클럭 신호를 발생하여 상기 저장부에 제공하는 클럭 신호 발생부를 더 포함한다.

또한, 상기 수신 신호의 전송 전에 상기 수신 신호의 ISI 값을 예측하기 위한 프리앰블 신호가 상기 ISI 제거장치에 인가되어 트레이닝 동작을 수행한다.

상기의 기술적 과제를 해결하기 위하여, 본 발명에 따른 ISI 제거방법은 상기 수신 신호의 베이스 전압값을 저장하는 단계와, 상기 수신 신호의 제거하고자 하는 시점의 ISI 값을 순차적으로 저장하는 단계와, 상기 수신 신호에서 상기 제거하고자 하는 시점의 각 ISI 저장값과 베이스 전압 저장값의 차 만큼 감산하는 단계와, 상기 감산된 신호를 증폭하여 논리 상태를 결정하는 단계를 포함하는 것을 특징으로 한다.

또한, 상기 수신 신호의 전송 전에 상기 수신 신호의 ISI를 예측하기 위한 프리앰블 신호를 인가하는 단계를 더 포함하고, 상기 수신 신호의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점에서 멀티 페이즈 클럭 신호를 발생하는 단계를 더 포함한다.

이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.

도 3은 본 발명의 실시예에 따른 ISI 제거장치를 보여주는 블록도이고, 도 4는 도 3의 ISI 제거장치의 ISI 예측을 위한 프리앰블 신호 및 ISI 제거를 위한 클럭 신호의 동작 타이밍도이다. 첨부된 도 3 및 도 4를 참조하여 본 발명의 실시예에 따른 ISI 제거장치의 구성 및 동작을 살펴보면 다음과 같다.

도 3 및 도 4를 참조하면, 본 발명의 실시예에 따른 ISI 제거장치는 ISI 성분을 가지고 있는 수신 신호의 베이스 전압값 또는 제거하고자 하는 시점의 ISI 값을 저장하는 저장부(310)와, 상기 저장부의 저장값을 입력받아 상기 수신 신호에서 감산하는 연산부(320)와, 상기 연산부의 출력 신호를 논리 상태가 결정되도록 증폭하여 트레이닝 모드(training mode)시 상기 저장부(310)에 피드백시키고, 정상 모드(nomal mode)시 데이터를 출력하는 비교부(330)를 포함한다.

상기 저장부(310)는 수신 신호(Ri)의 베이스 전압값(Base Voltage)을 저장하는 제1 저장부와, 해당 클럭 신호(clk1×1, clk1×2, clk1×3)에 대응되는 상기 수신 신호(Ri)의 ISI 값을 저장하는 적어도 하나 이상의 제2 저장부를 포함한다. 예컨대, 도 4에서 보여지는 바와 같이 수신 신호의 세 시점(n1, n2, n3)에서 ISI를 제거하고자 하는 경우에는 3개의 제2 저장부가 필요하게 된다. 또한, 상기 각 저장부는 하나의 업/다운 카운터(302, Up/Down Counter)와 하나의 디지털-아날로그 변환기(304, DAC: Digital-Analog Converter)로 구성된다. 트레이닝 모드시 상기 업/다운 카운터(302)는 수신 신호의 베이스 전압값을 저장하고자 하는 시점 또는 ISI를 제거하고자 하는 시점에서 동작되며, 상기 연산부의 출력 신호(Xi)가 최소화될 때까지 증감하여 상기 수신 신호의 베이스 전압값 또는 제거하고자 하는 시점의 ISI 값을 저장한다. 상기 디지털-아날로그 변환기(304)는 상기 업/다운 카운터(302)에서 증감되는 디지털 신호를 아날로그 신호로 변환하여 상기 연산부(320)에 제공한다. 트레이닝 모드가 종료된 후, 정상 모드시에는 상기 업/다운 카운터(302)에 저장된 저장값을 상기 디지털-아날로그 변환기(304)는 아날로그 신호로 변환하여 상기 연산부(320)에 제공한다. 또한, 상기 업/다운 카운터(302) 및 디지털-아날로그 변환기(304)는 (데이터 전송 주파수)/(저장부의 수)의 주파수로 동작됨으로써 데이터 전송 속도에 대한 업/다운 카운터 및 디지털-아날로그 변환기의 동작 속도의 부담을 줄인다.

상기 연산부(320)는 감산기로 구성되어, 트레이닝 모드시 상기 수신 신호(Ri)와 상기 저장부의 저장값(Ni)의 차가 최소화될 때까지 감산하여 상기 저장부(310)에 수신 신호의 베이스 전압값 또는 제거하고자 하는 시점의 ISI 값이 저장되도록 하고, 정상 모드시 상기 저장부의 저장값(Base0 또는 ISIi)을 입력받아 상기 수신 신호(Ri)에서 상기 제2 저장부의 각 ISI 값(ISIi)과 제1 저장부의 베이스 전압값(Base0)의 차 만큼 감산하여 순수한 ISI 값만을 제거한다. 상기 제2 저장부에 저장된 각 ISI 값들은 터미네이션(termination) 저항에 의하여 발생되는 수신 신호의 진폭 감소값, 즉 베이스 전압값을 포함하고 있으므로, 순수한 ISI 성분만을 제거하기 위하여는 수신 신호의 베이스 전압값을 고려하여야 하기 때문이다. 따라서, 상기 연산부(320)는 정상 모드시 수신 신호의 제거하고자 하는 시점의 ISI 성분만이 제거된 신호를 상기 비교부(330)에 제공하게 된다.

상기 비교부(330)는 비교기로 구성되어, 상기 연산부의 출력 신호의 전압차를 논리 상태가 결정되도록 증폭하여 트레이닝 모드시 상기 저장부에 피드백시키고, 정상 모드시 데이터를 출력하는 역할을 담당한다.

또한, 본 발명의 실시예에서는 수신 신호의 베이스 전압값 및 제거하고자 하는 시점의 ISI 값을 예측하기 위하여 상기 수신 신호의 전송 전에 프리앰블 신호(preamble signal)가 ISI 제거장치에 연속적으로 인가되어 트레이닝 모드 동작이 수행되도록 한다. 트레이닝 모드시 프리앰블 신호(Ti)를 이용하여 예측된 베이스 전압값 및 제거하고자 하는 시점의 ISI 값을 상기 저장부(310)에 저장한 후, 정상 모드시 예측된 저장값을 이용하여 수신 신호의 ISI 성분만이 제거되도록 한다. 따라서, 상기 트레이닝 모드 동작은 시스템의 전원을 켠 후, 반도체 메모리가 정상적인 동작을 하기 전에 수행되어야 하며, 상기 프리앰블 신호의 수는 ISI 제거장치의 정밀도, 즉 저장부(310)를 구성하는 업/다운 카운터(302) 및 디지털-아날로그 변환기(304)의 비트수에 따라 결정되어야 한다. 예컨대, 저장부가 6비트의 업/다운 카운터 및 디지털-아날로그 변환기로 구성되는 경우에는 하나의 ISI를 예측하기 위하여 64개의 프리앰블 신호가 필요하게 된다. 도 4에서 보여지는 바와 같이, ISI를 예측하고자 하는 시점이 세 군데인 경우에는 상기 프리앰블 신호는 4개(제2 저장부의 수+1 또는 저장부의 수) 펄스 신호의 주기(4T)를 갖고, 듀티비가 1/(저장부의 수)인 펄스 신호가 연속적으로 인가된다. 물론, ISI를 예측하고자 하는 시점이 증가할수록 이에 반비례하여 듀티비는 감소하게 될 것이다.

또한, 트레이닝 모드시 상기 수신 신호의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점(n1, n2, n3)에서 상기 저장부의 업/다운 카운터를 동작시키기 위하여 해당 시점에 클럭 신호(clk1×0, clk1×1, clk1×2, clk1×3)가 발생되어 상기 저장부의 업/다운 카운터(302)에 제공된다. 상기 클럭 신호(clk1×0, clk1×1, clk1×2, clk1×3)는 상기 저장부의 수 만큼의 페이즈(phase)를 가지며, 상기 수신 신호의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점에서 순차적으로 발생되는 멀티 페이즈(multi-phase) 클럭 신호이다. 본 발명의 실시예에 따른 ISI 제어장치의 구성 및 동작은 후술되는 도 5 내지 도 7의 설명에서 보다 상세히 설명될 것이다.

도 5는 본 발명의 실시예에 따른 ISI 제거장치의 트레이닝 모드시 동작을 보여주는 블록도이고, 도 6은 본 발명의 실시예에 따른 ISI 제거장치의 정상 모드시 동작을 보여주는 블록도이며, 도 7은 본 발명의 실시예에 따른 ISI 제거장치를 보여주는 전체 블록도이다. 첨부된 도 5 내지 도 7을 참조하여 본 발명의 실시예에 따른 ISI 제거장치를 구체적으로 설명하면 다음과 같다.

도 5 내지 도 7에 도시된 본 발명의 실시예는 멀티 드롭 버스 구조를 갖는 디램 메모리 장치에서의 ISI 제거장치에 관한 것으로서, ISI 성분을 가지고 있는 수신 신호(Ri)의 베이스 전압값을 저장하는 제1 저장부(310a)와, 상기 수신 신호(Ri)의 제거하고자 하는 시점의 ISI 값을 저장하는 제2 저장부들(310b, 310c, 320c)과, 상기 저장부의 저장값(Ni)을 입력받아 상기 수신 신호(Ri)에서 감산하는 연산부(320)와, 상기 연산부의 출력 신호(Xi)를 논리 상태가 결정되도록 증폭하여 트레이닝 모드시 상기 저장부(310a, 310b, 310c, 310d)에 피드백시키고, 정상 모드시 데이터를 출력하는 비교부(330)와, 상기 수신 신호(Ri)의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점에서 클럭 신호를 발생하여 상기 저장부에 제공하는 클럭 신호 발생부(340)를 포함한다. 상기 클럭 신호 발생부(340)는 정상 모드시에는 데이터 전송 주파수와 동일 주파수의 클럭 신호를 발생하며, 트레이닝 모드시에는 데이터 전송 주파수의 1/4의 주파수를 가지면서 상기 제1 및 제2 저장부를 인에이블하기 위한 4개의 페이즈를 가진 멀티 페이즈 클럭 신호를 상기 수신 신호의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점에서 순차적으로 발생한다.

상기 본 발명의 실시예에 따른 ISI 제거장치의 트레이닝 모드시 동작은 도 5에서 보여지는 바와 같이, 제1 및 제2 저장부의 동작 구간을 제어하는 각 제어 신호(ctrl0, ctrl1, ctrl2, ctrl3)와 수신 신호의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점에 순차적으로 발생하는 클럭 신호(clk1×0, clk1×1, clk1×2, clk1×3)에 의하여 수행된다. 또한, 수신 신호의 베이스 전압값 및 제거하고자 하는 시점의 ISI 값을 예측하기 위하여 상기 수신 신호의 전송 전에 프리앰블 신호가 ISI 제거장치에 연속적으로 인가되어 트레이닝 모드 동작이 수행되도록 한다.

먼저, 제1 제어 신호(ctrl0)가 인에이블되는 구간에서는 스위치(306a)가 턴 온(turn-on)되고, ISI 성분을 가지고 있는 수신 신호의 베이스 전압값을 저장하고자 하는 시점에서 발생되는 클럭 신호(clk1×0)에 응답하여 상기 제1 저장부의 업/다운 카운터(302a)는 상기 연산부의 출력 신호(Xi)가 최소화될 때까지 증감되어 수신 신호의 베이스 전압값(Base0)을 저장한다. 이어서, 제1 제어 신호(ctrl0)가 디세이블되고, 제2 제어 신호(ctrl1)가 인에이블되는 구간에서는 스위치(306b)가 턴 온되고, 제거하고자 하는 첫 번째 시점(n1)에서 발생되는 클럭 신호(clk1×1)에 응답하여 제2 저장부의 업/다운 카운터(302b)는 상기 연산부의 출력 신호(Xi)가 최소화될 때까지 증감되어 제거하고자 하는 첫 번째 시점(n1)의 ISI 값(ISI1)을 저장한다. 이어서, 제2 제어 신호(ctrl1)가 디세이블되고, 제3 제어 신호(ctrl2)가 인에이블되는 구간에서는 스위치(306c)가 턴 온되고, 제거하고자 하는 두 번째 시점(n2)에서 발생되는 클럭 신호(clk1×2)에 응답하여 제2 저장부의 업/다운 카운터(302c)는 상기 연산부의 출력 신호(Xi)가 최소화될 때까지 증감되어 제거하고자 하는 두 번째 시점(n2)의 ISI 값(ISI2)을 저장한다. 마찬가지로, 제3 제어 신호(ctrl2)가 디세이블되고, 제3 제어 신호(ctrl3)가 인에이블되는 구간에서는 스위치(306d)가 턴 온되고, 제거하고자 하는 세 번째 시점(n3)에서 발생되는 클럭 신호(clk1×3)에 응답하여 제2 저장부의 업/다운 카운터(302d)는 상기 연산부의 출력 신호(Xi)가 최소화될 때까지 증감되어 제거하고자 하는 세 번째 시점(n3)의 ISI 값(ISI3)을 저장한다. 상기 클럭 신호(clk1×0, clk1×1, clk1×2, clk1×3)는 4개의 페이즈(phase)를 가지며, 상기 수신 신호의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점에서 순차적으로 발생되는 멀티 페이즈(multi-phase) 클럭 신호이다. 상기 제1 및 제2 저장부의 업/다운 카운터(302a, 302b, 302c, 302d) 및 디지털-아날로그 변환기(304a, 304b, 304c, 304d)는 데이터 전송 주파수의 1/4의 주파수로 동작됨으로써 데이터 전송 속도에 대한 업/다운 카운터 및 디지털-아날로그 변환기의 동작 속도의 부담을 줄인다.

수신 신호의 베이스 전압값 및 제거하고자 하는 시점의 ISI 값이 저장부의 각 업/다운 카운터에 저장되면 트레이닝 모드 동작이 완료되고, 정상 모드 동작이 수행된다. 본 발명의 실시예에 따른 ISI 제거장치의 정상 모드시 동작은 도 6에서 보여지는 바와 같이, 상기 비교부의 출력 신호의 이전 신호(Di-1)에 응답하여 제1 및 2 저장부와 연결된 스위치(308a, 312a)를 턴 온시켜 상기 제1 저장부에 저장된 베이스 전압값(Base0) 및 상기 제2 저장부에 저장된 제거하고자 하는 첫 번째 시점의 ISI 값(ISI1)을 상기 연산부(320)에 제공한다. 이어서, 상기 비교부의 출력 신호의 이전 신호(Di-2)에 응답하여 제1 및 2 저장부와 연결된 스위치(308b, 312b)를 턴 온시켜 상기 제1 저장부에 저장된 베이스 전압값(Base0) 및 상기 제2 저장부에 저장된 제거하고자 하는 두 번째 시점의 ISI 값(ISI2)을 상기 연산부(320)에 제공한다. 마찬가지로, 상기 비교부의 출력 신호의 이전 신호(Di-3)에 응답하여 제1 및 2 저장부와 연결된 스위치(308c, 312c)를 턴 온시켜 상기 제1 저장부에 저장된 베이스 전압값(Base0) 및 상기 제2 저장부에 저장된 제거하고자 하는 세 번째 시점의 ISI 값(ISI3)을 상기 연산부(320)에 제공한다.

상기 연산부(320)는 ISI 성분을 가지고 있는 수신 신호(Ri)에서 상기 제2 저장부에서 입력되는 각 ISI 값(ISI1, ISI2, ISI3)과 상기 제1 저장부에서 입력되는 각 베이스 전압값(Base0)의 차를 감산한다. 즉, 상기 연산부(320)는 ISI 성분을 가지고 있는 수신 신호(Ri)에서 상기 제2 저장부에서 입력되는 각 ISI 값(ISI1, ISI2, ISI3)을 감산하고, 상기 제1 저장부에서 입력되는 베이스 전압값(Base0)을 각각 가산하여 출력한다. 이는 상기 제2 저장부에 저장된 각 ISI 값(ISI1, ISI2, ISI3)들이 터미네이션 저항에 의하여 발생되는 수신 신호의 진폭 감소값, 즉 베이스 전압값(Base0)을 포함하고 있기 때문에 순수한 ISI 성분만을 제거하기 위하여 수신 신호의 베이스 전압값을 고려해 줌으로써 수신 신호의 베이스 전압값의 변화에도 적응적으로 대처할 수 있도록 한다. 상기 연산부의 출력 신호(Xi)가 인에이블되면, 상기 비교부(330)는 상기 연산부의 출력 신호를 증폭하여 데이터(Di)를 출력한다.

상술한 본 발명의 실시예에 따른 ISI 제거장치의 트레이닝 모드 동작 및 정상 모드 동작을 도 7의 전체 블록도를 참조하여 설명하면 다음과 같다.

트레이닝 모드시에는 제1 및 제2 저장부의 동작 구간을 제어하는 각 제어 신호(ctrl0, ctrl1, ctrl2, ctrl3)가 순차적으로 발생되고, 수신 신호의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점에 순차적으로 멀티 페이즈 클럭 신호(clk1×0, clk1×1, clk1×2, clk1×3)가 발생된다. 상기 제어 신호들(ctrl0, ctrl1, ctrl2, ctrl3)은 멀티 플렉서(MUX: Multi-plexer, 309a, 309b, 309c, 311, 313)에서 선택된 후, 제1 및 제2 저장부와 연결된 스위치들(308a, 308b, 308c, 312a, 312b, 312c)을 턴 온시키고, 상기 제1 및 제2 저장부의 업/다운 카운터들(302a, 302b, 302c, 302d)은 동작 구간 동안에 발생되는 각 클럭 신호(clk1×0, clk1×1, clk1×2, clk1×3)에 응답하여 연산부의 출력 신호(Xi)가 최소화될 때까지 증감하여 베이스 전압값(Base0) 또는 제거하고자 하는 시점의 각 ISI 값(ISI1, ISI2, ISI3)을 순차적으로 저장한다. 이어서, 제1 및 제2 저장부의 동작 구간을 제어하는 제어 신호(ctrl0, ctrl1, ctrl2, ctrl3)가 모두 디세이블되면 정상 모드로 전환되어 데이터 전송 주파수과 동일 주파수의 클럭 신호(clk4)가 발생된다. 상기 클럭 신호(clk4)에 응답하여 지연부(318a, 318b, 318c)는 상기 비교부의 출력 신호를 한 단계 이전 신호(Di-1, Di-2, Di-3)로 순차적으로 지연시키고, 상기 지연 신호들(Di-1, Di-2, Di-3)은 멀티 플렉서(309a, 309b, 309c, 311, 313)에서 선택된 후, 제1 및 제2 저장부와 연결된 스위치들(308a, 308b, 308c, 312a, 312b, 312c)을 턴 온시킨다. 따라서, 상기 제2 저장부에서 입력되는 각 ISI 값(ISI1, ISI2, ISI3) 및 상기 제1 저장부에서 입력되는 베이스 전압값(Base0)이 연산부(320)에 제공된다. 상기 연산부(320)는 ISI 성분을 가지고 있는 수신 신호(Ri)에서 상기 제2 저장부에서 입력되는 각 ISI 값(ISI1, ISI2, ISI3)을 감산하고, 상기 제1 저장부에서 입력되는 베이스 전압값(Base0)을 각각 가산함으로써 각 ISI 값에서 베이스 전압값이 감산된 순수한 ISI를 상기 수신 신호에서 제거하여 비교부(330)에 제공한다. 상기 비교부(330)는 상기 연산부의 출력 신호(Xi)를 증폭하여 데이터(Di)를 출력한다.

도 8은 본 발명의 실시예에 따른 ISI 제거장치 동작 전의 수신 신호를 보여주는 그래프이고, 도 9는 본 발명의 실시예에 따른 ISI 제거장치 동작 후의 출력 신호를 보여주는 그래프이다. 상기 그래프는 4개의 슬롯에 각각 2개의 랭크가 존재하는 1.8V SSTL 디램 버스 환경에서 800Mbps 데이터 전송률로 시뮬레이션을 진행한 결과를 나타내며, 상기 그래프의 가로축은 시간(s)을 나타내며, 세로축은 전압(v)을 나타낸다.

도 8에서 보여지는 바와 같이, 본 발명의 실시예에 따른 ISI 제거장치를 동작 하기 전에는 ISI에 의하여 왜곡된 수신 신호가 보여지며, 각 지점의 ISI 값은 베이스 전압값을 포함하고 있는 모습이 보여진다. 반면, 도 9에서 보여지는 바와 같이, 본 발명의 실시예에 따른 ISI 제거장치이 동작된 후에는 제거하고자 하는 지점의 각 ISI 값에서 베이스 전압값을 제외하고 순수한 ISI 값만이 제거된 출력 신호가 보여진다.

도 10은 본 발명의 실시예에 따른 ISI 제거장치 동작 전의 수신 신호의 아이 오프닝(eye opening)을 보여주는 아이 다이어그램(eye diagram)이고, 도 11은 본 발명의 실시예에 따른 ISI 제거장치 동작 후의 출력 신호의 아이 오프닝을 보여주는 아이 다이어그램이다. 마찬가지로, 상기 아이 다이어그램은 4개의 슬롯에 각각 2개의 랭크가 존재하는 1.8V SSTL(Stub-Series Terminated Logic) 디램 버스 환경에서 800Mbps 데이터 전송률로 시뮬레이션을 진행한 결과를 나타내며, 상기 아이 다이어그램의 가로축은 시간(s)을 나타내며, 세로축은 전압(v)을 나타낸다.

도 10 및 도 11에서 보여지는 바와 같이, 본 발명의 실시예에 따른 ISI 제거장치 동작 전의 수신 신호의 아이오프닝은 22.1%인데 반하여, 본 발명의 실시예에 따른 ISI 제거장치 동작 후의 출력 신호의 아이 오프닝은 67.4%으로서, 약 45% 정도의 아이 오프닝이 개선된 모습이 보여진다.

이와 같이, 본 발명의 실시예에 따른 ISI 제거장치에 의하면, 멀티 드롭(multi-drop) 버스 구조를 갖는 반도체 메모리 장치에서 수신 신호의 ISI 성분을 적응적으로 대처하여 제거하고, 수신 신호의 전송 전에 프리앰블 신호를 이용한 트레이닝 동작을 수행함으로써 수신 신호의 ISI 성분을 미리 예측하여 제거할 수 있는 특징이 있다.

또한, 상기 예측된 ISI 성분은 테미네이션 저항에 의하여 발생되는 수신 신호의 진폭 감소값, 즉 베이스 전압값을 포함하고 있으므로, 각 ISI 성분에서 베이스 전압값을 예측하여 고려해 줌으로써 베이스 전압값의 변화에도 적응적으로 대처할 수 있도록 한다. 따라서, 수신 신호의 신호 고결성(signal integrity)의 영향을 저감 또는 최소화할 수 있어 고속 동작 및 로딩(loading) 증가에 의한 신호의 왜곡 현상을 줄일 수 있는 특징이 있다.

본 발명의 실시예에 따른 ISI 제거장치는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다. 예컨대, 본 발명의 실시예에서는 멀티 드롭 버스 구조를 갖는 디램 메모리 장치가 예를 들어 설명되었으나, 이에 한정되지 아니하고 ISI의 영향을 받는 반도체 메모리 장치라면 본 발명의 실시예에 따른 ISI 제거장치가 적용될 수 있을 것이다. 또한, 본 발명의 실시예에서는 3개의 제2 저장부를 구비하는 ISI 제거장치가 설명되었으나, 전송률의 변화 또는 인터페이스 환경의 변화에 따라 제2 저장부의 수 및 제2 저장부의 비트수가 조절될 수 있으므로, 본 발명의 실시예에 따른 ISI 제거장치는 다양하게 응용되어 설계될 수 있음을 명심해야 할 것이다.

상술한 바와 같이, 본 발명은 멀티 드롭(multi-drop) 버스 구조를 갖는 반도체 메모리 장치에서 수신 신호의 ISI 성분을 적응적으로 대처하여 제거하고, 수신 신호의 전송 전에 프리앰블 신호를 이용한 트레이닝 동작을 수행함으로써 수신 신호의 ISI 성분을 미리 예측하여 제거하는 효과를 갖는다.

또한, 본 발명은 수신 신호의 각 ISI 성분에서 베이스 전압값을 예측하여 고려해 줌으로써 베이스 전압값의 변화에도 적응적으로 대처하고, 수신 신호의 신호 고결성(signal integrity)의 영향을 저감 또는 최소화할 수 있어 고속 동작 및 로딩(loading) 증가에 의한 신호의 왜곡 현상을 줄이는 효과를 갖는다.

도 1은 ISI가 발생되는 디램의 멀티 드롭 버스를 보여주는 블록도

도 2는 도 1의 ISI에 의하여 변화된 수신 신호를 나타내는 파형도

도 3은 본 발명의 실시예에 따른 ISI 제거장치를 보여주는 블록도

도 4는 도 3의 ISI 제거장치의 ISI 예측을 위한 프리앰블 신호 및 ISI 제거를 위한 클럭 신호의 동작 타이밍도

도 5는 본 발명의 실시예에 따른 ISI 제거장치의 트레이닝 모드시 동작을 보여주는 블록도

도 6은 본 발명의 실시예에 따른 ISI 제거장치의 정상 모드시 동작을 보여주는 블록도

도 7은 본 발명의 실시예에 따른 ISI 제거장치를 보여주는 전체 블록도

도 8은 본 발명의 실시예에 따른 ISI 제거장치 동작 전의 수신 신호를 보여주는 그래프

도 9는 본 발명의 실시예에 따른 ISI 제거장치 동작 후의 출력 신호를 보여주는 그래프

도 10은 본 발명의 실시예에 따른 ISI 제거장치 동작 전의 수신 신호의 아이 오프닝을 보여주는 아이 다이어그램

도 11은 본 발명의 실시예에 따른 ISI 제거장치 동작 후의 출력 신호의 아이 오프닝을 보여주는 아이 다이어그램

<도면의 주요부분들에 대한 참조 부호들의 설명>

302 : 업/다운 카운터 304 : 디지털-아날로그 변환기

308 : 스위치 309 : 멀티 플렉서

310 : 저장부 320 : 연산부

330 : 비교부 340 : 클럭 신호 발생부

Claims

반도체 메모리 장치에서의 수신 신호의 ISI를 제거하는 장치에 있어서:

상기 수신 신호의 베이스 전압값을 저장하는 제1 저장부와, 상기 수신 신호의 제거하고자 하는 시점의 각 ISI 값을 저장하는 적어도 하나 이상의 제2 저장부를 포함하는 저장부;

상기 저장부의 저장값을 입력받아 상기 수신 신호에서 감산하는 연산부; 및

상기 연산부의 출력 신호를 증폭하여 트레이닝 모드시에는 상기 저장부에 피드백시키고, 정상 모드시에는 데이터를 출력하는 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 1항에 있어서,

상기 수신 신호의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점에서 클럭 신호를 발생하여 상기 저장부에 제공하는 클럭 신호 발생부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 2항에 있어서,

상기 클럭 신호는 상기 수신 신호의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점에서 순차적으로 발생되는 멀티 페이즈 클럭 신호인 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 3항에 있어서,

상기 멀티 페이즈 클럭 신호는 상기 저장부의 수 만큼의 페이즈를 갖는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 1항에 있어서,

상기 수신 신호의 전송 전에 상기 수신 신호의 ISI 값을 예측하기 위한 프리앰블 신호가 상기 ISI 제거장치에 인가되어 트레이닝 모드 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 5항에 있어서,

상기 프리앰블 신호는 듀티비가 1/(저장부의 수)인 펄스 신호인 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 1항에 있어서,

상기 저장부는 하나의 업/다운 카운터와 하나의 디지털-아날로그 변환기를 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 7항에 있어서,

상기 업/다운 카운터는 상기 수신 신호의 베이스 전압값 또는 제거하고자 하는 시점의 ISI 값을 저장하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 7항에 있어서,

상기 디지털-아날로그 변환기는 상기 업/다운 카운터에서 저장되는 저장값을 아날로그 신호로 변환하여 상기 연산부에 제공하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 7항에 있어서,

상기 저장부의 업/다운 카운터 및 디지털-아날로그 변환기는 상기 반도체 메모리 장치의 (데이터 전송 주파수)/(저장부의 수)의 주파수로 동작하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 1항에 있어서,

상기 제1 저장부는 트레이닝 모드시 상기 연산부의 출력 신호가 최소화될 때까지 증감하여 상기 수신 신호의 베이스 전압값을 저장하고, 정상 모드시 상기 저장된 베이스 전압값을 상기 연산부에 제공하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 1항에 있어서,

상기 제2 저장부는 트레이닝 모드시 상기 연산부의 출력 신호가 최소화될 때까지 증감하여 해당 클럭 신호에 대응하는 상기 수신 신호의 각 ISI 값을 저장하고, 정상 모드시 상기 저장된 각 ISI 값을 상기 연산부에 제공하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 1항에 있어서,

상기 저장부는 상기 수신 신호의 베이스 전압을 저장하고자 하는 시점 또는 ISI를 제거하고자 하는 시점에서 발생되는 해당 클럭 신호에 응답하여 동작하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 1항에 있어서,

상기 연산부는 트레이닝 모드시 상기 수신 신호와 상기 저장부의 저장값의 차가 최소화될 때까지 계속 감산하고, 정상 모드시 상기 수신 신호에서 상기 제2 저장부의 각 ISI값과 제1 저장부의 베이스 전압값의 차 만큼 감산하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 1항에 있어서,

상기 반도체 메모리 장치는 멀티 드롭 버스 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
반도체 메모리 장치에서의 수신 신호의 ISI를 제거하는 방법에 있어서:

상기 수신 신호의 베이스 전압값을 저장하는 단계;

상기 수신 신호의 제거하고자 하는 시점의 ISI 값을 순차적으로 저장하는 단계;

상기 수신 신호에서 상기 제거하고자 하는 시점의 각 ISI 저장값과 베이스 전압 저장값의 차 만큼 감산하는 단계; 및

상기 감산된 신호를 증폭하여 논리 상태를 결정하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거장치.
제 16항에 있어서,

상기 수신 신호의 전송 전에 상기 수신 신호의 ISI를 예측하기 위한 프리앰블 신호를 인가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거방법.
제 16항에 있어서,

상기 수신 신호의 베이스 전압값을 저장하고자 하는 시점 및 ISI를 제거하고자 하는 시점에서 멀티 페이즈 클럭 신호를 발생하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치에서의 ISI 제거방법.