KR100464013B1 - 저면적/저전력 적응형 디지털 필터 - Google Patents

Abstract

본 발명은 저면적/저전력 적응형 디지털 필터에 관한 것으로, 종래 일반적인 곱셈기 공유 구조의 디지털 필터는 곱셈기를 공유함으로써 얻는 정전 용량의 감소보다 주파수의 증가에 의한 영향이 더 커서 소비 전력이 증가하는 문제점이 있었다. 이러한 문제점을 감안한 본 발명은 입력 데이터를 소정클럭 지연시켜 출력하는 N개의 제1지연기와; 상기 N개의 제1지연기에 의해 지연된 입력 데이터를 다중화하여 출력하는 제1다중화기와; 상기 N개의 제1지연기에서 첫 번째 지연된 입력 데이터를 제외한 입력 데이터와 다음 필터탭의 첫 번째의 지연된 입력 데이터를 다중화하여 출력하는 제2다중화기와; 추정 에러와 상기 제2다중화기에 의해 다중화된 입력데이터를 승산하여 계수값을 출력하는 제1승산기와; 상기 제1승산기의 계수값과 다중화된 계수값을 가산하여 출력하는 가산기와; N개의 위상 차가 나는 소정클럭에 의해 상기 가산기의 계수값을 지연시켜 출력하는 N개의 제2지연기와; 상기 N개의 제2지연기의 계수값을 다중화하여 출력하는 제3다중화기와; 상기 제3다중화기에 의해 다중화된 계수값과 상기 제1다중화기에 의해 다중화된 입력 데이터를 승산하여 출력 데이터를 출력하는 제2승산기로 구성되어 N배의 주파수를 갖는 클럭을 사용하지 않고, 단지 N개의 위상 차만 있고 주파수는 동일한 클럭을 사용하여 승산기 공유에 의한 소비 전력 상승 부작용을 최소화하는 효과가 있다.

Description

저면적/저전력 적응형 디지털 필터{ADAPTIVE DIGITAL FILTER FOR CONSUMING LOW AREA AND LOW POWER}

본 발명은 저면적/저전력 적응형 디지털 필터에 관한 것으로, 특히 디지털 통신 시스템에서 사용되는 적응형 디지털 필터를 저면적/저전력화하기 위해 곱셈기를 공유할 경우 전력 및 면적을 최소화할 수 있게 한 저면적/저전력 적응형 디지털 필터에 관한 것이다.

오늘날 디지털 기술의 발달로 인해 많은 아날로그 영역의 필터 응용이 디지털 필터로 급격히 대체되고 있으며, 이러한 디지털 필터는 적응형 알고리즘에 의해 적응제어나 다중 경로를 제거하기 위한 적응형 디지털 필터로 응용되고 있다.

그러나, 적응형 디지털 필터의 응용에서 대부분의 경우는 순수한 필터부와 적응적인 계수갱신부가 분리되어 수행되어진 것도 사실이다. 즉, 고스트제거기 등에서도 볼 수 있는 것처럼 대부분의 실제 응용은 범용 디지털 필터에서 디지털 신호처리기를 이용하여 구해진 계수를 로딩하는 식의 구현이 대부분이라고 할 수 있다. 이와 같은 구성은 한 클럭에 한 개의 계수만을 로딩하게 됨으로 계수로딩에 많은 시간을 할애하여야 함으로 빠른 응답특성 등 전체적인 동작성능을 저하시키게 된다.

따라서, 계수갱신부를 포함하는 적응형 디지털 필터의 구현에 대한 많은 연구가 있었는데 그 중 QAM(Quadrature Amplitude Modulation) 방식의 적응형 등화기는 매 심볼클럭마다 각 필터탭의 계수를 갱신함으로써 등화속도를 빠르게 하도록 했다.

적응형 디지털 필터의 응용은 여러 알고리즘을 이용할 수 있지만 여기서는 설명의 용이성을 위해 가장 많이 이용되는 LMS 알고리즘을 이용하여 설명한다.

도 1은 종래 적응형 디지털 필터의 구성을 보인 블록도로서, 이에 도시된 바와 같이 입력 데이터(x_n)를 소정 클럭(clk) 지연시켜 출력하는 제1지연기(a1)와; 소정클럭 지연된 입력 데이터(x(1))와 추정 에러(e_n)를 승산하여 출력하는제1승산기(b1)와; 상기 제1승산기(b1)의 출력신호와 소정클럭 지연된 계수값를 가산하여 출력하는 가산기(c1)와; 상기 가산기(c1)로부터 출력된 신호를 소정클럭(clk) 지연시켜 계수값(C(1))을 출력하는 제2지연기(d1)와; 상기 제2지연기(d1)의 계수값과 상기 제1지연기(a1)에 의해 소정 클럭 지연된 입력 데이터를 승산하여 출력 데이터를 출력하는 제2승산기(e1)로 구성된 다수의 필터탭(10~1N)으로 구성된다.

각각의 필터탭(10~1N)에서 제1지연기(a1)는 입력 데이터를 소정클럭 지연시켜 출력한다. 제1승산기(b1)는 추정 에러(e_n)와 소정클럭 지연된 입력 데이터(x(2))를 승산하여 출력하고, 가산기(c1)는 상기 제1승산기(b1)의 출력신호와 소정클럭 지연된 계수값(C(1))을 가산하여 출력한다.

제2지연기(d1)는 상기 가산기(c1)로부터 출력된 신호를 소정클럭 지연시켜 계수값(C(1))을 출력한다. 제2승산기(e1)는 상기 제2지연기(d1)의 계수값과 상기 제1지연기(a1)에 의해 소정 클럭 지연된 입력 데이터를 승산하여 출력 데이터(y(1))를 출력한다.

적응형 디지털 필터는 디지털 통신 시스템에서 채널 등화기의 핵심 구성 요소로서 광범위하게 사용되는 기능 블록이면서 또한 가장 면적이 큰 블록이기도 하다. 통상적으로 채널 등화기에 사용되는 적응형 디지털 필터는 채널 추정 알고리즘에 따라 수시로 그 계수를 수정 계산하게 되는데, 가장 많이 사용되는 LMS 알고리즘의 경우 아래의 수학식을 따르게 된다.

여기서, C_n은 현재 계수값이고, C_n+1은 다음 계수값이고, μ는 스텝 크기이고, e_n과 x_n은 추정 에러 및 데이터이다.

그리고, 채널 등화기의 출력은 목표로 하는 등화 길이만큼의 탭을 갖는 적응형 디지털 필터의 모든 탭의 결과를 합하여 얻어지게 된다.

여기서, C_k는 계수값이고, x_k는 입력 데이터이고, y는 출력 데이터이다.

상기 수학식 1과 2에서 보듯이 필터의 각 탭에는 2개의 승산기가 사용되는데, 이 승산기가 필터의 주면적 요소가 되며, 수학식 1과 2를 그대로 하드웨어로 구성할 경우 이 승산기가 크기 때문에 고비용의 시스템을 구성하게 된다. 예를 들어, 512탭으로 구성된 적응형 디지털 필터의 경우 총 1024개의 곱셈기가 필요하며, 한 곱셈기가 1000게이트 정도의 크기라면 총 100만 게이트 급의 승산기가 쓰여지게 되는 셈이다.

따라서, 하드웨어의 크기를 줄이기 위해 승산기를 여러 탭에서 공유하는 하드웨어 구조를 생각하게 된다.

도 2는 종래 곱셈기를 공유하는 적응형 디지털 필터의 구성을 보인 블록도로서, 이에 도시된 바와 같이 입력 데이터를 소정클럭 지연시켜 출력하는 N개의 제1지연기(2a1~2aN)와; 상기 N개의 제1지연기(2a1~2aN)에 의해 소정클럭 지연된 입력 데이터를 다중화하여 출력하는 제1다중화기(2b)와; 상기 N개의 제1지연기(2a1~2aN)에서 첫 번째의 지연된 입력 데이터를 제외한 소정클럭 지연된 입력 데이터(x(2)~x(N))와 다음 단의 첫 번째의 소정클럭 지연된 입력 데이터(x(N+1))를 다중화하여 출력하는 제2다중화기(2c)와; 추정 에러와 상기 제2다중화기(2c)의 출력신호를 승산하여 출력하는 제1승산기(2d)와; 상기 제1승산기(2d)의 출력신호와 N배의 소정클럭 지연된 계수값을 가산하여 출력하는 가산기(2e)와; 상기 가산기(2e)의 출력신호를 N배의 소정클럭마다 지연시켜 출력하는 N개의 제2지연기(2f1~2fN)와; 상기 N개의 제2지연기(2f1~2fN)의 마지막 출력단의 출력신호와 상기 제1다중화기(2b)의 출력신호를 승산하여 출력 데이터를 출력하는 제2승산기(2g)로 구성된다.

N개의 제1지연기(2a1~2aN)는 입력 데이터를 소정클럭 지연시켜 출력한다. 제1다중화기(2b)는 상기 N개의 제1지연기(2a1~2aN)에 의해 소정클럭 지연된 입력 데이터를 다중화하여 출력한다.

제2다중화기(2b)는 상기 N개의 제1지연기(2a1~2aN)에서 첫 번째의 소정 클럭 지연된 입력 데이터를 제외한 소정클럭 지연된 입력 데이터(x(2)~x(N))와 다음 단의 첫 번째의 소정클럭 지연된 입력 데이터(x(N+1))를 다중화하여 출력한다.

제1승산기(2d)는 추정 에러(e_n)와 상기 제2다중화기(2c)의 출력신호를 승산하여 출력한다. 기존에 각 탭마다 존재하던 승산기가 제2다중화기(2c)에 의한 지연된 입력 데이터의 다중화로 하나의 제1승산기(2d)로 공유된다.

가산기(2e)는 상기 제1승산기(2d)의 출력신호와 N배의 소정클럭 지연된 계수값을 가산하여 출력한다.

N개의 제2지연기(2f1~2fN)는 상기 가산기(2e)의 출력 신호를 N배의 소정클럭마다 지연시켜 출력한다. 즉, 매 클럭마다 각 지연기는 N번 수행됨을 알 수 있다.

제2승산기(2g)는 상기 N개의 제2지연기(2f1~2fN)의 마지막 출력단의 출력신호와 상기 제1다중화기(2b)의 출력신호를 승산하여 출력 데이터(y_m)를 출력한다. 따라서, 기존에 각 탭마다 존재하던 승산기가 제1다중화기에 의한 지연된 입력 데이터의 다중화와 N개의 제2지연기에 의한 계수값 지연으로 하나의 제2승산기로(2g) 공유된다.

도 2에 도시된 바와 같은 통상적인 곱셈기 공유 구조의 필터는 크기가 줄어드는 대신에 사용되는 클럭 주파수의 증가로 인한 소비 전력이 증가하는 문제점이 있다.

여기서, C는 정전 용량이고, V는 사용 전압이고, f는 단위 시간 동안의 충방전 회수이다.

상기 수학식 3의 일반적인 CMOS IC의 소비 전력을 계산하는 수학식에서 보듯이 소비전력은 충방전해야 할 정전 용량의 크기, 사용 전압, 단위 시간 동안의 충방전 회수 즉, 주파수의 제곱에 비례하며, C는 회로의 크기에 비례하게 되고, f는사용되는 클럭에 비례하게 된다.

따라서, 일반적인 곱셈기 공유 구조의 디지털 필터는 곱셈기를 공유함으로써 얻는 정전 용량의 감소보다 주파수의 증가에 의한 영향이 더 커서 소비 전력이 엄청나게 증가하는 문제점이 있다.

따라서, 본 발명은 상기와 같은 문제점을 감안하여 창안한 것으로, N배의 클럭을 사용하게 되어 소비전력이 증가하는 문제점을 최소화하기 위해 기존 클럭을 N개의 위상으로 나누어서 승산기를 공유할 수 있도록 한 저면적/저전력 적응형 디지털 필터를 제공함에 그 목적이 있다.

도 1은 종래 적응형 디지털 필터의 구성을 보인 블록도.

도 2는 종래 곱셈기를 공유하는 적응형 디지털 필터의 구성을 보인 블록도.

도 3은 본 발명에 따른 저면적/저전력 적응형 디지털 필터의 구성을 보인 블록도.

**도면의 주요부분에 대한 부호의 설명**

3a1~3aN : N개의 제1지연기 3b : 제1다중화기

3d : 제1승산기 3e : 가산기

3h : 제2승산기 3f1~3fN : N개의 제2지연기

상기와 같은 목적을 달성하기 위한 본 발명은, 입력 데이터를 소정클럭 지연시켜 출력하는 N개의 제1지연기와; 상기 N개의 제1지연기에 의해 지연된 입력 데이터를 다중화하여 출력하는 제1다중화기와; 상기 N개의 제1지연기에서 첫 번째 지연된 입력 데이터를 제외한 입력 데이터와 다음 필터탭의 첫 번째의 지연된 입력 데이터를 다중화하여 출력하는 제2다중화기와; 추정 에러와 상기 제2다중화기에 의해 다중화된 입력데이터를 승산하여 계수값을 출력하는 제1승산기와; 상기 제1승산기의 계수값과 다중화된 계수값을 가산하여 출력하는 가산기와; N개의 위상 차가 나는 소정클럭에 의해 상기 가산기의 계수값을 지연시켜 출력하는 N개의 제2지연기와; 상기 N개의 제2지연기의 계수값을 다중화하여 출력하는 제3다중화기와; 상기 제3다중화기에 의해 다중화된 계수값과 상기 제1다중화기에 의해 다중화된 입력 데이터를 승산하여 출력 데이터를 출력하는 제2승산기로 구성한 것을 특징으로 한다.

이하, 본 발명에 따른 실시 예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명에 따른 저면적/저전력 적응형 디지털 필터의 구성을 보인 블록도로서, 이에 도시된 바와 같이 입력 데이터를 소정클럭 지연시켜 출력하는 N개의 제1지연기(3a1~3aN)와; 상기 N개의 제1지연기(3a1~3aN)에 의해 지연된 입력 데이터를 다중화하여 출력하는 제1다중화기(3b)와; 상기 N개의 제1지연기(3a1~3aN)에서 첫 번째 지연된 입력 데이터를 제외한 입력 데이터와 다음 필터탭의 첫 번째의 지연된 입력 데이터를 다중화하여 출력하는 제2다중화기(3c)와; 추정 에러와 상기 제2다중화기(3c)에 의해 다중화된 입력데이터를 승산하여 계수값을 출력하는 제1승산기(3d)와; 상기 제1승산기(3d)의 계수값과 다중화된 계수값을 가산하여 출력하는 가산기(3e)와; N개의 위상 차가 나는 소정클럭에 의해 상기 가산기의 계수값을 지연시켜 출력하는 N개의 제2지연기(3f1~3fN)와; 상기 N개의 제2지연기(3f1~3fN)의 계수값을 다중화하여 출력하는 제3다중화기(3g)와; 상기 제3다중화기(3g)에 의해 다중화된 계수값과 상기 제1다중화기(3b)에 의해 다중화된 입력 데이터를 승산하여 출력 데이터를 출력하는 제2승산기(3h)로 구성된다.

N개의 제1지연기(3a1~3aN)는 입력 데이터를 소정클럭 지연시켜 출력한다. 제1다중화기(3b)는 상기 N개의 제1지연기(3a1~3aN)에 의해 소정클럭 지연된 입력 데이터를 다중화하여 출력한다.

제2다중화기(3c)는 상기 N개의 제1지연기(3a1~3aN)에서 첫 번째 지연된 입력데이터를 제외한 소정클럭 지연된 입력 데이터(x(2)~x(N))와 다음 단의 첫 번째의 지연된 입력 데이터(x(N+1))를 다중화하여 출력한다.

제1승산기(3d)는 추정 에러와 상기 제2다중화기(3c)에 의해 다중화된 입력데이터를 승산하여 계수값을 출력한다. 가산기(3e)는 상기 제1승산기(3d)의 계수값과 다중화된 계수값을 가산하여 출력한다.

N개의 제2지연기(3f1~3fN)는 소정클럭을 N 등분하여 서로 위상 차가 나는 N개의 소정클럭(clk_p_1~clk_p_N)에 의해 상기 가산기(3e)의 계수값을 지연시켜 출력한다. 제3다중화기(3g)는 상기 N개의 제2지연기(3f1~3fN)의 계수값을 다중화하여 출력한다.

제2승산기(3h)는 상기 제3다중화기(3g)에 의해 다중화된 계수값과 상기 제1다중화기(3b)에 의해 다중화된 입력 데이터를 승산하여 출력 데이터를 출력한다.

본 발명의 동작 원리를 살펴보면, 승산기 1개를 N개의 탭이 공유하는 경우에 기본 클럭의 한 주기를 N 등분하여 서로 위상 차가 나고 주기는 원래의 클럭과 같은 N개의 클럭(clk_p_1~clk_p_N)을 만들어 계수용 지연기를 구동하게 하면 클럭의 주파수는 원래의 기본 클럭과 동일하면서도 도 2와 같이, 하나의 승산기를 N개의 필터탭에서 공유하게 된다.

즉, 제1,2,3다중화기(3b, 3c, 3g)가 기본 클럭의 한 주기 안에 N개의 입력 데이터를 차례로 동기를 맞추어 선택해서 출력하는 동작을 하게 하면, 제3다중화기(3g)의 출력은 도 2의 순차적인 계수값 C_m과 동일한 출력을 내고, 도 3의 구성은 도 2의 구성과 동일한 동작을 하게 된다. 이와 같은 동작에서도 N개의계수값을 구동하는 클럭들이 위상만 다르고 주파수가 기본 클럭과 동일하므로 종래 도 2의 디지털 필터와 같이 N²의 전력이 상승하는 부작용이 없게 된다.

이상에서 상세히 설명한 바와 같이, 본 발명은 적응형 디지털 필터에서 N개의 탭이 승산기를 공유할 경우, 기존과 같이 N배의 주파수를 갖는 클럭을 사용하지 않고, 단지 N개의 위상 차만 있고 주파수는 동일한 클럭을 사용하여 승산기 공유에 의한 소비 전력 상승 부작용을 최소화하는 효과가 있다.

Claims (3)

1. 입력 데이터를 소정클럭 지연시켜 출력하는 N개의 제1지연기와; 상기 N개의 제1지연기에 의해 지연된 입력 데이터를 다중화하여 출력하는 제1다중화기와; 상기 N개의 제1지연기에서 첫 번째 지연된 입력 데이터를 제외한 입력 데이터와 다음 필터탭의 첫 번째의 지연된 입력 데이터를 다중화하여 출력하는 제2다중화기와; 추정 에러와 상기 제2다중화기에 의해 다중화된 입력데이터를 승산하여 계수값을 출력하는 제1승산기와; 상기 제1승산기의 계수값과 다중화된 계수값을 가산하여 출력하는 가산기와; N개의 위상 차가 나는 소정클럭에 의해 상기 가산기의 계수값을 지연시켜 출력하는 N개의 제2지연기와; 상기 N개의 제2지연기의 계수값을 다중화하여 출력하는 제3다중화기와; 상기 제3다중화기에 의해 다중화된 계수값과 상기 제1다중화기에 의해 다중화된 입력 데이터를 승산하여 출력 데이터를 출력하는 제2승산기로 구성된 필터탭을 포함하여 구성된 것을 특징으로 하는 저면적/저전력 적응형 디지털 필터.
2. 제1항에 있어서, 상기 N개의 제2지연기는 기본클럭의 한 주기 동안 N개의 위상 차가 나는 소정클럭에 의해 각각 구동되어 가산기의 계수값을 지연시켜 출력하는 N개의 계수용 플립플롭으로 구성된 것을 특징으로 하는 저면적/저전력 적응형 디지털 필터.
3. 제1항에 있어서, 상기 제3다중화기는 기본클럭의 한 주기 동안 N개의 제2지연기의 계수값을 차례로 동기를 맞추어 선택해서 출력하게 구성된 것을 특징으로 하는 저면적/저전력 적응형 디지털 필터.