KR950007503B1 - 디지탈 키폰시스템의 고속용 피씨엠 하이웨이 회로 - Google Patents

디지탈 키폰시스템의 고속용 피씨엠 하이웨이 회로 Download PDF

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Abstract

내용 없음.

Description

디지털 키폰시스템의 고속용 피씨엠 하이웨이 회로
제1도는 본 발명에 따른 디지털 키폰시스템의 고속용 피씨엠 하이웨이 회로의 구성도.
* 도면의 주요부분에 대한 부호의 설명
10 : 시스템 제어장치 100 : 신호교환회로
110 : 타임슬롯 발생회로 OR1 : OR게이트
NAND1 : NAND게이트 R1 : 댐핑 저항
20 : 터미네이션 저항부 1-n : 신호전송부
본 발명은 디지털 키폰시스템의 피씨엠 하이웨이(PCM highway)회로에 관한 것으로, 특히 고속으로 데이터를 송수신하는 피씨엠 하이웨이를 사용하는 시스템에서 시스템이 리셋(RESET)되었거나 특정 회로보드가 리셋되었을때 전기적 충격을 제거하여 시스템의 신뢰성을 향상시키기에 적당하도록 한 디지털 키폰시스템의 고속용 피씨엠 하이웨이 회로에 관한 것이다.
종래에는 디지털 키폰시스템에서 많은 신호선이 동시에 연결되는 피씨엠 하이웨이에 출력장치의 출력핀을 연결하는 방법으로 오픈 콜렉터(open collector)나 오픈 드레인(open drain)특성을 갖는 부품을 사용하였다.
그러므로, 어떤 출력장치가 데이터를 피씨엠 하이웨이에 출력할 때 출력핀이 오픈 드레인이거나 오픈 콜렉터이기 때문에 출력이 하이(high)일때는 출력핀을 하이 임피던스 상태가 되어야 하며 피씨엠 하이웨이의 풀업(pull-up)저항에 의해 피씨엠 하이웨이가 하이(high)되고, 출력이 로우(low)이면 출력핀의 트랜지스터가 도통되어 로우 (low)가 된다. 이때 사용되지 않는 출력장치는 출력핀이 반드시 하이 임피던스 상태가 되어야 한다.
그러나, 출력 데이터가 하이가 될때 풀업저항에 의해서 전기적 레벨이 올라가므로 지연시간이 크며 풀업저항의 크기를 결정할 때는 출력장치의 트랜지스터가 전류를 흘릴 수 있는 능력에 따라 결정됨으로 인하여 많은 전류를 흘러 속도를 빠르게 하기 위해서는 전류용량이 큰 트랜지스터를 사용해야 되어 시스템이 리셋되거나 특정 회로보드가 리셋되면 큰 전류를 흘려주기 때문에 전기적 충격을 주게되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 고속으로 데이터를 송수신하는 피씨엠 하이웨이를 사용하는 시스템이 리셋(RESET)되었거나 특정 회로보드가 리셋되었을 때 부품의 전기적 충격을 제거하여 시스템의 신뢰성을 높이기에 적당하도록 한 디지털 키폰시스템의 고속용 피씨엠 하이웨이 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 디지털 키폰시스템의 피씨엠 하이웨이 회로에 있어서, 신호데이타, 피씨엠 하이웨이 제어신호 및 리셋신호를 출력하는 시스템 제어장치(10)와 ; 상기 시스템 제어장치(10)로부터 신호데이타, 피씨엠 하이웨이 제어신호 및 리셋신호를 인가받아 상기 신호데이타를 상기 피씨엠 하이웨이 제어신호와 리셋신호에 따라 피씨엠 하이웨이 측으로 출력하는 다수의 신호전송부(1∼n)와 ; 상기 피씨엠 하이웨이상에 설치되어 임피던스 매칭을 하는 터미네이션 저항부(20)를 구비하는 것을 특징으로 하는 디지털 키폰시스템의 고속용 피씨엠 하이웨이 회로를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
본 발명에 의한 디지털 키폰시스템의 고속용 피씨엠 하이웨이 회로는 제1도에 도시된 바와 같이 시스템 제어장치(10), 다수의 신호전송부(1∼n) 및 터미네이션 저항부(20)를 구비하여 구성된다. 각 신호전송부(1∼n)는 시스템 제어장치(10)로부터 신호데이타, 피씨엠 하이웨이 제어신호 및 리셋신호를 인가받아, 신호데이타를 피씨엠 하이웨이 제어신호와 리셋신호에 따라 피씨엠 하이웨이 측으로 출력하는데, 각 신호전송부(1∼n)는 신호교환회로(100), 타임슬롯 발생회로(110), OR게이트(OR1), NAND게이트(NAND1), 쓰리스테이트 버퍼(B1) 및 댐핑저항(R1)을 구비하여 구성된다. 신호교환회로(100)는 시스템 제어장치(10)로부터 신호데이타와 피씨엠 하이웨이 제어신호를 인가받아 신호데이타를 쓰리스테이트 버퍼(B1)측에 출력하고 피씨엠 하이웨이 제어신호를 타임슬롯 발생회로(110)측에 출력한다. 타임슬롯 발생회로(110)는 신호교환회로(100)로부터 인가받은 피씨엠 하이웨이 제어신호에 따라 대응되는 타임슬롯신호를 발생하여 OR게이트(OR1)측에 출력하며, OR게이트(OR1)는 타임슬롯 발생회로(110)로부터 인가되는 타임슬롯신호를 OR연산처리하여 NAND게이트 (NAND1)측에 출력한다. NAND게이트(NAND1)는 OR게이트(OR1)로부터의 타임슬롯신호와 시스템 제어장치(10)로부터의 리셋신호를 NAND연산처리하여 쓰리스테이트 버퍼(B1)의 제어단 측에 출력한다. 쓰리스테이트 버퍼(B1)는 NAND게이트 (NAND1)로부터 제어단에 인가되는 신호에 따라 온/오프(ON/OFF)되어 신호교환회로(100)로부터 인가되는 신호데이타의 출력을 절환하는데, NAND게이트(NAND1)로부터 제어단에 로우상태의 신호가 인가되는 경우에는 온(ON)상태로 되고, NAND게이트(NAND1)로부터 제어단에 하이상태의 신호가 인가되는 경우에는 오프(OFF)상태로 된다. 또한, 터미네이션 저항부(20)는 저항(Ru,Rd)으로 구성되어 피씨엠 하이웨이 상에 설치되고 피씨엠 하이웨이 상에서 신호의 오버슈트(over shoot)와 언더슈트(under shoot)를 방지하도록 임피던스를 매칭하며, 댐핑저항(R1)은 신호전송부(1∼n)에 구비되어 마찬가지로 신호의 오버슈트와 언더슈트를 방지하도록 임피던스를 매칭한다.
상기와 같이 구성되어 있는 본 발명에 따른 디지털 키폰시스템의 고속용 피씨엠 하이웨이 회로는 다음과 같이 동작한다.
시스템 제어장치(10)는 각 신호전송부(1∼n)의 신호 교환회로(100)를 통해서 피씨엠 하이웨이를 통괄적으로 제어한다. 신호 교환회로(100)가 시스템 제어장치(10)로부터 피씨엠 하이웨이 제어신호를 받으면, 타임슬롯 발생회로(110)에서 피씨엠 하이웨이 동작 타임슬롯을 만들 수 있으며 이중 하나의 타임슬롯 신호만 하이(HIGH)상태로 인에이블되면 OR게이트(OR1)의 출력은 하이상태로 된다.
또한, 시스템 제어장치(10)는 시스템이 정상적으로 동작하고 있으면 하이 (high)상태의 리셋신호를 NAND게이트(NAND1)측에 출력하는데, 타임슬롯 발생회로(110)가 하나의 타임슬롯신호를 하이상태로(인에이블 상태)로 만들면 이에 따라 OR게이트(OR1)의 출력이 하이(high)상태로 되며, 또한 OR게이트(OR1)의 출력과 시스템 제어장치(10)의 리셋신호를 입력으로 하는 NAND게이트(NAND1)의 출력이 로우상태가 되므로 쓰리스테이트 버퍼(B1)는 온(ON)상태로 되어 신호교환회로 (100)로부터 인가되는 신호데이타를 피씨엠 하이웨이 측으로 출력한다. 이와 같이 하나의 쓰리스테이트 버퍼(B1)가 신호데이타를 출력하는 경우, 다른 쓰리스테이트 버퍼(B1)는 타임슬롯이 선택되지 않으므로 오프(OFF)상태로 있게 되어 피씨엠 하이웨이에 오직 하나의 데이터만 출력된다.
그러나, 시스템이 리셋(RESET)되거나 특정 회로보드가 리셋되면 게이트의 출력상태가 결정되지 않는 경우가 많으며 이때는 여러개의 출력버퍼가 임의의 데이터를 출력하게 되어 피씨엠 하이웨이 상에서 데이터의 충돌이 발생삼과 동시에 전기적 충격을 줄 우려가 있는바, 이의 방지를 위하여 본 발명에서는 시스템이 리셋되거나 특정 회로보드가 리셋되어 시스템 제어장치(10)로부터 각 NAND게이트(NAND1)측에 로우상태의 리셋신호가 인가되면 각 NAND게이트(NAND1)의 출력이 하이상태로 되므로, 모든 쓰리스테이트 버퍼(B1)들은 오프상태로 되어 신호데이타를 출력하지 않아서 하이웨이 상에서 데이터의 충돌을 방지함과 동시에 전기적인 충격을 방지하게 된다.
또한, 쓰리스테이트 버퍼(B1)를 사용함에 따라 발생할 수 있는 신호의 오버슈트와 언더슈트는 댐핑저항(R1)과 터미네이션 저항부(20)를 조정하여 임피던스 매칭이 되도록 함으로써 최소화된다.
한편, 출력버퍼로서 쓰리스테이트 버퍼(B1)를 사용하였으므로 데이터 상태변화에 따라 신호변화 지연시간이 작기 때문에 고속용 하이웨이에 사용이 가능하다.
이상과 같이, 본 발명에 따른 디지털 키폰시스템의 고속용 피씨엠 하이웨이 회로는 신호의 변화에 대한 지연시간이 작기 때문에 데이터를 고속으로 전달가능하고, 시스템이 리셋되거나 특정 회로보드가 리셋되는 경우에 발생하는 전기적인 충격을 방지할 수 있으며, 댐핑저항 및 터미네이션 저항부의 사용으로 신호의 왜곡과 방사잡음을 최소화하게 된다.

Claims (3)

  1. 디지털 키폰시스템의 피씨엠 하이웨이 회로에 있어서, 신호데이타, 피씨엠 하이웨이 제어신호 및 리셋신호를 출력하는 시스템 제어장치(10)와 ; 상기 시스템 제어장치(10)로부터 신호데이타, 피씨엠 하이웨이 제어신호 및 리셋신호를 인가받아 상기 신호데이타를 상기 피씨엠 하이웨이 제어신호와 리셋신호에 따라 피씨엠 하이웨이 측으로 출력하는 다수의 신호전송부(1∼n)와 ; 상기 피씨엠 하이웨이상에 설치되어 임피던스 매칭을 하는 터미네이션 저항부(20)를 구비하는 것을 특징으로 하는 디지털 키폰시스템의 고속용 피씨엠 하이웨이 회로.
  2. 제1항에 있어서, 상기 신호전송부(1∼n)의 각각은 상기 시스템 제어장치(10)로부터 인가받은 신호데이타와 하이웨이 제어신호를 출력하는 신호교환회로(100)와 ; 상기 신호교환회로(100)로부터 인가받은 하이웨이 제어신호에 따라 대응되는 타임슬롯신호를 발생하여 출력하는 타임슬롯 발생회로(110)와 ; 상기 타임슬롯 발생회로(110)로부터 인가되는 타임슬롯신호를 OR연산처리하여 출력하는 OR게이트(OR1)와 ; 상기 OR게이트(OR1)로부터 인가되는 타임슬롯신호와 상기 시스템 제어장치(10)로부터 인가되는 리셋신호를 NAND연산처리하여 출력하는 NAND게이트(NAND1)와 ; 상기 신호교환회로(100)로부터 인가되는 신호 데이터를 상기 NAND게이트(NAND1)로부터의 신호에 따라 출력하는 쓰리스테이트 버퍼(B1)와 ; 상기 쓰리스테이트 버퍼(B1)의 출력단에 접속되어 임피던스 매칭을 하고 상기 쓰리스테이트 버퍼(B1)부터 인가되는 신호데이타를 상기 피씨엠 하이웨이 측에 전달하는 댐핑저항(R1)을 구비하는 것을 특징으로 하는 디지털 키폰시스템의 고속용 피씨엠 하이웨이 회로.
  3. 제1항 또는 제2항에 있어서, 상기 터미네이션 저항부(20)와 댐핑저항(R1)은 상기 쓰리스테이트 버퍼(B1)의 동작시에 발생되는 오버슈트와 언더슈트를 감소시키는 것을 특징으로 하는 디지털 키폰시스템의 고속용 피씨엠 하이웨이 회로.
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