JP3204151B2 - 適応フィルタ - Google Patents
適応フィルタInfo
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
Landscapes
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、アダプティブフィ
ルタを用いて未知のシステムを推定する回路に関し、特
に、２線４線変換を伴う伝送路遅延の比較的長い回線で
問題になるエコーを除去するエコーキャンセラに適用し
て好適な適応フィルタに関する。
ルタを用いて未知のシステムを推定する回路に関し、特
に、２線４線変換を伴う伝送路遅延の比較的長い回線で
問題になるエコーを除去するエコーキャンセラに適用し
て好適な適応フィルタに関する。
【０００２】
【従来の技術】アダプティブフィルタ（Adaptive filte
r；適応フィルタ）によるシステム固定は、システムに
入力する信号ｘ（ｔ）を参照し、システムの出力信号ｙ
（ｔ）を推定すべく、アダプティブフィルタの出力ｙ＾
（ｔ）とｙ（ｔ）との差分ｅ（ｔ）（＝ｙ＾（ｔ）−ｙ
（ｔ））を用いて、アダプティブフィルタの係数ｗ
i（ｔ）を更新する。
r；適応フィルタ）によるシステム固定は、システムに
入力する信号ｘ（ｔ）を参照し、システムの出力信号ｙ
（ｔ）を推定すべく、アダプティブフィルタの出力ｙ＾
（ｔ）とｙ（ｔ）との差分ｅ（ｔ）（＝ｙ＾（ｔ）−ｙ
（ｔ））を用いて、アダプティブフィルタの係数ｗ
i（ｔ）を更新する。
【０００３】具体的にシステム同定法としてエコーキャ
ンセルに用いられている学習同定法を例に、対象システ
ムを２線４線変換として、２線４線変換にて発生する反
射信号（エコー）を消去する従来の方法を以下に説明す
る。なお、この学習同定法については、例えば文献
（１）（野田、南雲：“システムの学習同定法”、計測
と制御、７、９、ｐ５（１９８６））の記載が参照され
る。
ンセルに用いられている学習同定法を例に、対象システ
ムを２線４線変換として、２線４線変換にて発生する反
射信号（エコー）を消去する従来の方法を以下に説明す
る。なお、この学習同定法については、例えば文献
（１）（野田、南雲：“システムの学習同定法”、計測
と制御、７、９、ｐ５（１９８６））の記載が参照され
る。
【０００４】Ｎタップの適応ＦＩＲフィルタを考えた場
合、時刻ｔにおけるフィルタの出力である疑似エコーｙ
＾（ｔ）は次式（１）により算出される。
合、時刻ｔにおけるフィルタの出力である疑似エコーｙ
＾（ｔ）は次式（１）により算出される。
【０００５】
【数１】
【０００６】ここで、ｗi（ｔ）は時刻ｔにおけるｉ番
目のフィルタ係数であり、ｘ（ｔ）は時刻ｔにおける参
照信号である。
目のフィルタ係数であり、ｘ（ｔ）は時刻ｔにおける参
照信号である。
【０００７】次式（２）に示すように、時刻ｔにおける
エコー信号ｙ（ｔ）から上式（１）の疑似エコーｙ＾
（ｔ）を減じ、エコーを消去する。
エコー信号ｙ（ｔ）から上式（１）の疑似エコーｙ＾
（ｔ）を減じ、エコーを消去する。
【０００８】 ｅ（ｔ）＝ｙ（ｔ）−ｙ＾（ｔ） …(2)
【０００９】フィルタ係数ｗi（ｔ）は、上式（２）に
示す残差信号ｅ（ｔ）が最小になるように次式（３）に
より更新される。
示す残差信号ｅ（ｔ）が最小になるように次式（３）に
より更新される。
【００１０】 ｗi(t+1)＝ｗi(t)＋μ(t)ｅ(t)ｘ(t−i) …(3)
【００１１】上式（３）において、ステップサイズμ
（ｔ）は、次式（４）により与えられる。
（ｔ）は、次式（４）により与えられる。
【００１２】μ（ｔ）＝μ0／ＰX（ｔ） …(4)
【００１３】ここで、μ0は収束速度に影響を与える正
の定数である。またＰX（ｔ）は参照信号のパワーであ
り、次式（５）で与えられる。
の定数である。またＰX（ｔ）は参照信号のパワーであ
り、次式（５）で与えられる。
【００１４】
【数２】
【００１５】上式（１）から上式（５）に示すように、
疑似エコーの生成、参照信号のパワー計算、フィルタ係
数の更新にはＮに比例した演算量、メモリが必要にな
る。
疑似エコーの生成、参照信号のパワー計算、フィルタ係
数の更新にはＮに比例した演算量、メモリが必要にな
る。
【００１６】また、学習同定法のようなＬＭＳ（least
mean squares）系アルゴリズムは、Ｎに比例して収束
速度が遅くなることが知られている。例えば文献（２）
（Ａdaptive Ｓignal Ｐrocessing”、Ｐrentica-Ｈa
ll（１９８５））参照。
mean squares）系アルゴリズムは、Ｎに比例して収束
速度が遅くなることが知られている。例えば文献（２）
（Ａdaptive Ｓignal Ｐrocessing”、Ｐrentica-Ｈa
ll（１９８５））参照。
【００１７】一方、エコー経路のインパルス応答におけ
る「応答部」（「波形応答部」ともいう）は、図８に示
すように、インパルス応答全体の１部分である。図８
は、エコー経路のインパルス応答の一例を示した図であ
り、横軸は時間、縦軸はマグニチュードを示している。
る「応答部」（「波形応答部」ともいう）は、図８に示
すように、インパルス応答全体の１部分である。図８
は、エコー経路のインパルス応答の一例を示した図であ
り、横軸は時間、縦軸はマグニチュードを示している。
【００１８】エコーを消去するためには、適応フィルタ
が持つＮタップのフィルタ係数にて「応答部」を推定す
る必要がある。しかし、一般的に、この「応答部」の位
置は不明であるため、最も長い値を仮定し、Ｎの値を決
定している。このため、実際には、「固定遅延部」と、
「応答部」の後の「０」（零）に収束するフィルタ係数
を持つことになる。この「０」に収束するフィルタ係数
は、上式（１）、（３）の処理が不要であるため、省略
することができる。
が持つＮタップのフィルタ係数にて「応答部」を推定す
る必要がある。しかし、一般的に、この「応答部」の位
置は不明であるため、最も長い値を仮定し、Ｎの値を決
定している。このため、実際には、「固定遅延部」と、
「応答部」の後の「０」（零）に収束するフィルタ係数
を持つことになる。この「０」に収束するフィルタ係数
は、上式（１）、（３）の処理が不要であるため、省略
することができる。
【００１９】そこで、各タップをフィルタに関係する演
算を行うタップ（以下「有効タップ」という）と、演算
を行わないタップ（以下「無効タップ」という）に分け
て、処理することにより、無駄を省くことができる。
算を行うタップ（以下「有効タップ」という）と、演算
を行わないタップ（以下「無効タップ」という）に分け
て、処理することにより、無駄を省くことができる。
【００２０】「応答部」に、集中的に有効タップを配置
し、収束速度の向上、メモリの削減を図るようにした方
法が、例えば特開平４−２４５８１０号公報に記載され
ている。すなわち、同公報には、システム特性推移定を
行う方法及び装置におけるアダプティブフィルタは、限
られた数のタップをインパルス応答の実質的な波形応答
部に割り当てる際に、タップ位置の入替え数を可変とす
ることにより、収束時間を短縮するようにしたシステム
が提案されている。
し、収束速度の向上、メモリの削減を図るようにした方
法が、例えば特開平４−２４５８１０号公報に記載され
ている。すなわち、同公報には、システム特性推移定を
行う方法及び装置におけるアダプティブフィルタは、限
られた数のタップをインパルス応答の実質的な波形応答
部に割り当てる際に、タップ位置の入替え数を可変とす
ることにより、収束時間を短縮するようにしたシステム
が提案されている。
【００２１】図６に、上記特開平４−２４５８１０号公
報に提案されるシステム特性推定装置の構成をブロック
図にて示す。図６を参照すると、入力信号９０１は、複
数（Ｎ−１）個の遅延素子９０９1〜９０９NによりＮ個
の連続したデータｘ（ｔ）、…、ｘ（ｔ−Ｎ＋１）とし
てマトリクススイッチ９０５に入力される。マトリクス
スイッチは、制御回路９０６からの指示により、複数
（Ｍ個、但し、Ｍ＜Ｎ）個のタップ回路９１０1〜９１
０Mへの接続を行う。この際、タップ回路に接続される
ものを「有効タップ」、接続されないものを「無効タッ
プ」と呼ぶ。
報に提案されるシステム特性推定装置の構成をブロック
図にて示す。図６を参照すると、入力信号９０１は、複
数（Ｎ−１）個の遅延素子９０９1〜９０９NによりＮ個
の連続したデータｘ（ｔ）、…、ｘ（ｔ−Ｎ＋１）とし
てマトリクススイッチ９０５に入力される。マトリクス
スイッチは、制御回路９０６からの指示により、複数
（Ｍ個、但し、Ｍ＜Ｎ）個のタップ回路９１０1〜９１
０Mへの接続を行う。この際、タップ回路に接続される
ものを「有効タップ」、接続されないものを「無効タッ
プ」と呼ぶ。
【００２２】各タップ回路は入力信号ｘ（ｔ−ｉ）（０
≦ｉ≦Ｎ−１のＭ個の信号）とシステムの出力ｙ（ｔ）
からアダプティブフィルタの出力ｙ＾（ｔ）を減じる減
算回路９０４の出力である誤差信号ｅ（ｔ）と定数μに
より、上式（３）に該当する処理を行う。
≦ｉ≦Ｎ−１のＭ個の信号）とシステムの出力ｙ（ｔ）
からアダプティブフィルタの出力ｙ＾（ｔ）を減じる減
算回路９０４の出力である誤差信号ｅ（ｔ）と定数μに
より、上式（３）に該当する処理を行う。
【００２３】また、上式（１）に該当する処理の乗算を
行い、結果を出力とする。そして、各タップ回路の出力
を加算回路９０８により加算し、アダプティブフィルタ
の出力を得る。
行い、結果を出力とする。そして、各タップ回路の出力
を加算回路９０８により加算し、アダプティブフィルタ
の出力を得る。
【００２４】この従来の方式では、上記マトリクススイ
ッチにより１タップ単位に接続切り替えを行う。このた
めマトリクススイッチの接続切り替え制御を行っている
制御回路９０６は、各タップ回路の係数発生回路の出力
（以下「フィルタ係数」という）を監視し、順位付けを
行う。
ッチにより１タップ単位に接続切り替えを行う。このた
めマトリクススイッチの接続切り替え制御を行っている
制御回路９０６は、各タップ回路の係数発生回路の出力
（以下「フィルタ係数」という）を監視し、順位付けを
行う。
【００２５】図７に、従来の方式で用いられている制御
回路の構成をブロック図にて示す。制御回路の役割は、
前記した有効タップの選択にある。言い換えれば、有効
タップと無効タップの入れ替えを行う際に、「有効」か
ら「無効」にするタップの選択と、「無効」から「有
効」にするタップの選択である。
回路の構成をブロック図にて示す。制御回路の役割は、
前記した有効タップの選択にある。言い換えれば、有効
タップと無効タップの入れ替えを行う際に、「有効」か
ら「無効」にするタップの選択と、「無効」から「有
効」にするタップの選択である。
【００２６】図７を参照すると、タップ選択から入力さ
れるＭ個の入力信号９５１から選択回路９５４により１
つの信号を選択し、その信号が最小のパワーか否かを最
小値回路（記憶回路９５７、比較回路９５６）により判
断する。最小値回路は最小の値と、該当する有効タップ
番号を最低限記憶している。
れるＭ個の入力信号９５１から選択回路９５４により１
つの信号を選択し、その信号が最小のパワーか否かを最
小値回路（記憶回路９５７、比較回路９５６）により判
断する。最小値回路は最小の値と、該当する有効タップ
番号を最低限記憶している。
【００２７】タイミング回路９６２のタイミングで、セ
レクタ９５９により最小値回路の出力の有効タップ番号
を、無効タップ番号の格納されている遅延素子９６０の
出力と入れ替える。このセレクタの出力を記憶装置９６
１により記憶し、マトリクススイッチの制御信号とす
る。
レクタ９５９により最小値回路の出力の有効タップ番号
を、無効タップ番号の格納されている遅延素子９６０の
出力と入れ替える。このセレクタの出力を記憶装置９６
１により記憶し、マトリクススイッチの制御信号とす
る。
【００２８】
【発明が解決しようとする課題】ところで、適応フィル
タを実現する際に、重要な問題となるものは、ハードウ
ェア規模、演算量、及び収束速度の３点である。そし
て、上記した従来技術は、下記記載の問題点を有してい
る。
タを実現する際に、重要な問題となるものは、ハードウ
ェア規模、演算量、及び収束速度の３点である。そし
て、上記した従来技術は、下記記載の問題点を有してい
る。
【００２９】（１）第１の問題点は、その演算量の多さ
である。その理由は以下の通りである。
である。その理由は以下の通りである。
【００３０】すなわち、上記従来技術においては、１タ
ップ毎に、「有効」、「無効」の選択を行う構成とされ
ているため、その判断に必要な処理を、短時間に行わな
ければならない。なぜなら、フィルタ係数は推定演算を
行う度に大きく変動するからである。
ップ毎に、「有効」、「無効」の選択を行う構成とされ
ているため、その判断に必要な処理を、短時間に行わな
ければならない。なぜなら、フィルタ係数は推定演算を
行う度に大きく変動するからである。
【００３１】このため、フィルタ係数の比較を行うため
には、１度の推定演算を行った後、次の推定演算を行う
までの間に、Ｎ個のフィルタ係数に対して、処理を行う
必要がある。
には、１度の推定演算を行った後、次の推定演算を行う
までの間に、Ｎ個のフィルタ係数に対して、処理を行う
必要がある。
【００３２】そして、この処理を分散するためには、あ
るタイミングのフィルタ係数を格納するかまたは、推定
演算を停止することが必要になる。
るタイミングのフィルタ係数を格納するかまたは、推定
演算を停止することが必要になる。
【００３３】しかし、上記したようにフィルタ係数の格
納は、ハードウェア規模の拡大を招き、推定演算の停止
は、収束速度の低下を招く。
納は、ハードウェア規模の拡大を招き、推定演算の停止
は、収束速度の低下を招く。
【００３４】一方、分散処理を行わずに処理するために
は、信号の入力されるサンプルの間隔に、Ｍ個のフィル
タ係数に対する処理を行うことになり、演算量の増大
（高速処理）から免れない。
は、信号の入力されるサンプルの間隔に、Ｍ個のフィル
タ係数に対する処理を行うことになり、演算量の増大
（高速処理）から免れない。
【００３５】（２）第２の問題点は、推定処理における
不安定性である。その理由は以下の通りである。
不安定性である。その理由は以下の通りである。
【００３６】すなわち、上記従来技術においては、１タ
ップ単位に制御を行うため、インパルス応答の「応答
部」においても、「無効」と判断されるタップがある。
そして、安定化させるためには、「分散を求める」等の
複雑な処理が必要とされる。
ップ単位に制御を行うため、インパルス応答の「応答
部」においても、「無効」と判断されるタップがある。
そして、安定化させるためには、「分散を求める」等の
複雑な処理が必要とされる。
【００３７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ハードウェア規
模を縮減すると共に、収束速度を速くし、さらに演算量
を低減する適応フィルタを提供することにある。
てなされたものであって、その目的は、ハードウェア規
模を縮減すると共に、収束速度を速くし、さらに演算量
を低減する適応フィルタを提供することにある。
【００３８】
【課題を解決するための手段】前記目的を達成するた
め、本発明の適応フィルタは、アダプティブフィルタを
用いてシステムの特性を推定する際に、参照する連続し
た複数個の入力信号列を、所定の数ｋ個ずつのグループ
にまとめ、複数（ｎ個）のグループに分けてそれぞれ出
力するｎ個の入力信号ブロックと、それぞれがフィルタ
係数をｋ個有する複数（ｍ個）のフィルタ回路と、前記
ｎ個の入力信号ブロックの各出力を入力とし、選択され
たｍ個（ただし、ｍ＜ｎ）の入力信号ブロックの出力
を、前記ｍ個のフィルタ回路にそれぞれ接続するマトリ
クススイッチと、を備え、前記各入力信号ブロックは、
縦続形態に接続されたｋ個の遅延素子を含み、前記各遅
延素子へのｋ個の入力信号をまとめて前記マトリクスス
イッチに出力し、１番目からｎ−１番目の入力信号ブロ
ックの最後段の遅延素子の出力は、次の入力信号ブロッ
クの初段の遅延素子の入力に供給される構成とされ、前
記各フィルタ回路は、前記マトリクススイッチからまと
めて出力されるｋ個の参照信号、前記アダプティブフィ
ルタの出力と前記システムの出力との差分である誤差信
号、及び、フィルタ係数を可変させる際のステップサイ
ズを規定する定数、を入力して、前記フィルタ係数を可
変させると共に、前記フィルタ係数と前記参照信号との
フィルタ演算結果を出力信号として出力するとともに、
前記フィルタ係数のパワーの総和を求めてを出力し、更
に、前記ｍ個のフィルタ回路の各出力の総和をとり該総
和を前記アダプティブフィルタの出力として出力する加
算回路と、前記ｍ個のフィルタ回路から前記フィルタ係
数のパワーの総和を取得して、前記ｎ個の入力信号ブロ
ックのうち前記フィルタ回路に接続される入力信号ブロ
ック（「有効ブロック」という）と接続されない入力信
号ブロック（「無効ブロック」という）を決定し、前記
マトリクススイッチの接続の切替を指示する制御回路
と、を備えたことを特徴とする。
め、本発明の適応フィルタは、アダプティブフィルタを
用いてシステムの特性を推定する際に、参照する連続し
た複数個の入力信号列を、所定の数ｋ個ずつのグループ
にまとめ、複数（ｎ個）のグループに分けてそれぞれ出
力するｎ個の入力信号ブロックと、それぞれがフィルタ
係数をｋ個有する複数（ｍ個）のフィルタ回路と、前記
ｎ個の入力信号ブロックの各出力を入力とし、選択され
たｍ個（ただし、ｍ＜ｎ）の入力信号ブロックの出力
を、前記ｍ個のフィルタ回路にそれぞれ接続するマトリ
クススイッチと、を備え、前記各入力信号ブロックは、
縦続形態に接続されたｋ個の遅延素子を含み、前記各遅
延素子へのｋ個の入力信号をまとめて前記マトリクスス
イッチに出力し、１番目からｎ−１番目の入力信号ブロ
ックの最後段の遅延素子の出力は、次の入力信号ブロッ
クの初段の遅延素子の入力に供給される構成とされ、前
記各フィルタ回路は、前記マトリクススイッチからまと
めて出力されるｋ個の参照信号、前記アダプティブフィ
ルタの出力と前記システムの出力との差分である誤差信
号、及び、フィルタ係数を可変させる際のステップサイ
ズを規定する定数、を入力して、前記フィルタ係数を可
変させると共に、前記フィルタ係数と前記参照信号との
フィルタ演算結果を出力信号として出力するとともに、
前記フィルタ係数のパワーの総和を求めてを出力し、更
に、前記ｍ個のフィルタ回路の各出力の総和をとり該総
和を前記アダプティブフィルタの出力として出力する加
算回路と、前記ｍ個のフィルタ回路から前記フィルタ係
数のパワーの総和を取得して、前記ｎ個の入力信号ブロ
ックのうち前記フィルタ回路に接続される入力信号ブロ
ック（「有効ブロック」という）と接続されない入力信
号ブロック（「無効ブロック」という）を決定し、前記
マトリクススイッチの接続の切替を指示する制御回路
と、を備えたことを特徴とする。
【００３９】［発明の概要］本発明の適応フィルタは、
有効タップ、無効タップの選択を、複数（ｋ）個にまと
めたブロックとして処理する。マトリクススイッチは、
入力信号のブロックと、タップ回路を複数（ｋ）個にま
とめたフィルタ回路と、の接続を行う。この処理によ
り、接続制御が１／ｋに減少する。
有効タップ、無効タップの選択を、複数（ｋ）個にまと
めたブロックとして処理する。マトリクススイッチは、
入力信号のブロックと、タップ回路を複数（ｋ）個にま
とめたフィルタ回路と、の接続を行う。この処理によ
り、接続制御が１／ｋに減少する。
【００４０】また、制御回路における比較値を、フィル
タ回路に含まれるフィルタ係数パワーの総和にすること
により、比較値が平均化され、時間的な分散処理、すな
わち１回の処理を複数サンプル（ｄサンプル）にわたっ
て処理すること、が可能になる。
タ回路に含まれるフィルタ係数パワーの総和にすること
により、比較値が平均化され、時間的な分散処理、すな
わち１回の処理を複数サンプル（ｄサンプル）にわたっ
て処理すること、が可能になる。
【００４１】その結果、有効タップ（「有効ブロック」
ともいう）と、無効タップ（「無効ブロック」という）
入れ替え判断に伴う処理（演算量）は、１タップ毎に有
効、無効の切換を行う上記従来方式と較べて、１／ｋ／
ｄに軽減される。
ともいう）と、無効タップ（「無効ブロック」という）
入れ替え判断に伴う処理（演算量）は、１タップ毎に有
効、無効の切換を行う上記従来方式と較べて、１／ｋ／
ｄに軽減される。
【００４２】また、比較値に平均化された値を用いるこ
とにより、誤りの少ない制御が可能になる。結果とし
て、収束時間の短縮が期待できる。
とにより、誤りの少ない制御が可能になる。結果とし
て、収束時間の短縮が期待できる。
【００４３】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の適応フィルタは、アダプティブフ
ィルタを用いて、システムの特性を推定する際に、参照
する連続した複数個の入力信号列をある所定の数（＝
ｋ）毎に等分割し複数のグループに分けてなる複数（＝
ｎ）のブロック（図１の１０９1〜１０９n）と、各ブロ
ックから任意の数（ｍとする、ただしｍ＜ｎ）のブロッ
クを選択し、複数個（＝ｍ）のフィルタ回路に接続する
マトリクススイッチ（図１の１０５）と、マトリクスス
イッチから出力される参照信号と、アダプティブフィル
タの出力（ｙ＾（ｔ））と推定対象のシステムの出力
（ｙ（ｔ））との差である誤差信号（ｅ（ｔ））と、あ
る定数（μ）と、を入力としてシステムを推定するフィ
ルタ回路（図１の１１０1〜１１０m）と、フィルタ回路
の各出力の総和をとり、アダプティブフィルタの出力
（ｙ＾（ｔ））とする加算回路（図１の１０８）と、フ
ィルタ回路からフィルタ係数に関する情報を取得してマ
トリクススイッチの接続選択を指示する制御回路（図１
の１０６）と、を備えて構成される。
に説明する。本発明の適応フィルタは、アダプティブフ
ィルタを用いて、システムの特性を推定する際に、参照
する連続した複数個の入力信号列をある所定の数（＝
ｋ）毎に等分割し複数のグループに分けてなる複数（＝
ｎ）のブロック（図１の１０９1〜１０９n）と、各ブロ
ックから任意の数（ｍとする、ただしｍ＜ｎ）のブロッ
クを選択し、複数個（＝ｍ）のフィルタ回路に接続する
マトリクススイッチ（図１の１０５）と、マトリクスス
イッチから出力される参照信号と、アダプティブフィル
タの出力（ｙ＾（ｔ））と推定対象のシステムの出力
（ｙ（ｔ））との差である誤差信号（ｅ（ｔ））と、あ
る定数（μ）と、を入力としてシステムを推定するフィ
ルタ回路（図１の１１０1〜１１０m）と、フィルタ回路
の各出力の総和をとり、アダプティブフィルタの出力
（ｙ＾（ｔ））とする加算回路（図１の１０８）と、フ
ィルタ回路からフィルタ係数に関する情報を取得してマ
トリクススイッチの接続選択を指示する制御回路（図１
の１０６）と、を備えて構成される。
【００４４】本発明の適応フィルタは、その好ましい実
施の形態において、入力信号をｋ個ずつのグループに分
ける複数のブロック（図１の１０９1〜１０９n）が、縦
続形態に接続されたｋ個の遅延素子（図２の２０４1〜
２０４k）を含み、各遅延素子の入力信号（ｋ本）をま
とめてマトリクススイッチ（図１の１０５）に出力し、
最後段の遅延素子（図２の２０４k）の出力を次のブロ
ックへ出力する。
施の形態において、入力信号をｋ個ずつのグループに分
ける複数のブロック（図１の１０９1〜１０９n）が、縦
続形態に接続されたｋ個の遅延素子（図２の２０４1〜
２０４k）を含み、各遅延素子の入力信号（ｋ本）をま
とめてマトリクススイッチ（図１の１０５）に出力し、
最後段の遅延素子（図２の２０４k）の出力を次のブロ
ックへ出力する。
【００４５】本発明の適応フィルタは、その好ましい実
施の形態において、フィルタ回路（図１の１１０1〜１
１０m）は、ｋ個の参照信号を入力し、各参照信号とフ
ィルタ係数を乗算する乗算回路（図３の３０７1〜３０
７k）と、各乗算回路の出力の総和を算出する加算回路
（図３の３０５）と、前記ある係数（μ）と誤差信号
（ｅ（ｔ））と参照信号から適応的に前記フィルタ係数
を可変させて出力するフィルタ係数生成回路（図３の３
０６1〜３０６k）と、フィルタ係数生成回路の出力のパ
ワーの総和を算出するフィルタ係数パワー算出回路（図
３の３０９）と、を備える。
施の形態において、フィルタ回路（図１の１１０1〜１
１０m）は、ｋ個の参照信号を入力し、各参照信号とフ
ィルタ係数を乗算する乗算回路（図３の３０７1〜３０
７k）と、各乗算回路の出力の総和を算出する加算回路
（図３の３０５）と、前記ある係数（μ）と誤差信号
（ｅ（ｔ））と参照信号から適応的に前記フィルタ係数
を可変させて出力するフィルタ係数生成回路（図３の３
０６1〜３０６k）と、フィルタ係数生成回路の出力のパ
ワーの総和を算出するフィルタ係数パワー算出回路（図
３の３０９）と、を備える。
【００４６】本発明の適応フィルタは、その好ましい実
施の形態において、制御回路は、前記ｍ個のフィルタ回
路の各フィルタ係数パワーを監視することにより、各フ
ィルタ回路に接続されているブロックに対し、接続して
いる状態から接続されていない状態にするための順位付
けを行う第１の順位付け手段と、前記各フィルタ回路に
接続されていない前記ブロックに対して、接続されてい
ない状態から接続する状態にするための順位付けを行う
第２の順位付け手段と、前記第１の順位付け回路及び前
記第２の順位付け回路の情報を所定の時間間隔で判断
し、マトリクススイッチに対して、接続の変更を指示す
る制御信号を生成する制御信号生成回路（図１の４０
８）と、を備える。
施の形態において、制御回路は、前記ｍ個のフィルタ回
路の各フィルタ係数パワーを監視することにより、各フ
ィルタ回路に接続されているブロックに対し、接続して
いる状態から接続されていない状態にするための順位付
けを行う第１の順位付け手段と、前記各フィルタ回路に
接続されていない前記ブロックに対して、接続されてい
ない状態から接続する状態にするための順位付けを行う
第２の順位付け手段と、前記第１の順位付け回路及び前
記第２の順位付け回路の情報を所定の時間間隔で判断
し、マトリクススイッチに対して、接続の変更を指示す
る制御信号を生成する制御信号生成回路（図１の４０
８）と、を備える。
【００４７】本発明の適応フィルタは、その好ましい実
施の形態において、前記第１の順位付け手段が、前記各
フィルタ回路から入力されるフィルタ係数パワーの値の
中で、ある時間間隔に最小の値を有するフィルタ回路に
接続されている入力信号ブロックのブロック番号を検出
することにより順位付けを行う最小パワーブロック監視
回路（図５の５０４）を備える。
施の形態において、前記第１の順位付け手段が、前記各
フィルタ回路から入力されるフィルタ係数パワーの値の
中で、ある時間間隔に最小の値を有するフィルタ回路に
接続されている入力信号ブロックのブロック番号を検出
することにより順位付けを行う最小パワーブロック監視
回路（図５の５０４）を備える。
【００４８】また、本発明の適応フィルタは、その好ま
しい実施の形態において、前記第２の順位付け手段が、
前記第１の順位付け手段の出力を定期的なタイミングで
待ち行列の最後尾に格納し、最前列にあるブロック番号
を出力することにより順位付けを行う先入れ先出し回路
（図４の４０９）を備えたことを特徴とする。
しい実施の形態において、前記第２の順位付け手段が、
前記第１の順位付け手段の出力を定期的なタイミングで
待ち行列の最後尾に格納し、最前列にあるブロック番号
を出力することにより順位付けを行う先入れ先出し回路
（図４の４０９）を備えたことを特徴とする。
【００４９】さらに、本発明の適応フィルタは、その好
ましい実施の形態において、前記第２の順位付け手段
が、前記各フィルタ回路から入力されるフィルタ係数パ
ワーの値の中で、ある時間間隔に最大の値を有するフィ
ルタ回路に接続されている入力信号ブロックのブロック
番号を検出することにより順位付けを行う最大パワーブ
ロック監視回路（図５の５０５）を、備える。
ましい実施の形態において、前記第２の順位付け手段
が、前記各フィルタ回路から入力されるフィルタ係数パ
ワーの値の中で、ある時間間隔に最大の値を有するフィ
ルタ回路に接続されている入力信号ブロックのブロック
番号を検出することにより順位付けを行う最大パワーブ
ロック監視回路（図５の５０５）を、備える。
【００５０】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に詳細に説明する。
【００５１】図１は、本発明の一実施例の構成を示すブ
ロック図である。図１を参照すると、本実施例において
は、参照する入力信号１０１を複数個（＝ｋ）ずつにま
とめる複数個（＝ｎ）の入力信号ブロック１０９1〜１
０９nと、フィルタ係数を複数個（＝ｋ）有する複数個
（＝ｍ、ただしｍ＜ｎ）のフィルタ回路１１０1〜１１
０mと、入力信号ブロックとフィルタ回路とを接続する
マトリクススイッチ１０５と、を備えている。なお、以
下では、フィルタ回路と接続される入力信号ブロックを
「有効ブロック」と呼び、フィルタ回路と接続されない
ブロックを「無効ブロック」と呼ぶ。
ロック図である。図１を参照すると、本実施例において
は、参照する入力信号１０１を複数個（＝ｋ）ずつにま
とめる複数個（＝ｎ）の入力信号ブロック１０９1〜１
０９nと、フィルタ係数を複数個（＝ｋ）有する複数個
（＝ｍ、ただしｍ＜ｎ）のフィルタ回路１１０1〜１１
０mと、入力信号ブロックとフィルタ回路とを接続する
マトリクススイッチ１０５と、を備えている。なお、以
下では、フィルタ回路と接続される入力信号ブロックを
「有効ブロック」と呼び、フィルタ回路と接続されない
ブロックを「無効ブロック」と呼ぶ。
【００５２】本実施例においては、更に、各フィルタ回
路１１０1〜１１０mのフィルタ係数の情報を監視し、有
効ブロックと無効ブロックの選択または、入れ替えを行
う制御回路１０６と、各フィルタ回路１１０1〜１１０m
の出力の総和を取り、アダプティブフィルタの出力とす
る加算回路１０８と、システム同定の対象とするシステ
ム（未知系）１０３からの出力信号からアダプティブフ
ィルタの出力信号を減じ、消去する減算回路１０４と、
を備えて構成されている。
路１１０1〜１１０mのフィルタ係数の情報を監視し、有
効ブロックと無効ブロックの選択または、入れ替えを行
う制御回路１０６と、各フィルタ回路１１０1〜１１０m
の出力の総和を取り、アダプティブフィルタの出力とす
る加算回路１０８と、システム同定の対象とするシステ
ム（未知系）１０３からの出力信号からアダプティブフ
ィルタの出力信号を減じ、消去する減算回路１０４と、
を備えて構成されている。
【００５３】図２は、本実施例における入力信号ブロッ
クの構成の詳細をブロック図にて示したものである。図
２を参照すると、入力信号２０１を１つずつ遅延させ
る、縦続形態に接続された複数の遅延素子２０４1〜２
０４kと、最終段の遅延素子２０４kの出力を出力する出
力端子２０２と、各遅延素子２０４1〜２０４kの入力信
号（ｋ本）をまとめて出力する出力端子２０３と、を備
えて構成されている。
クの構成の詳細をブロック図にて示したものである。図
２を参照すると、入力信号２０１を１つずつ遅延させ
る、縦続形態に接続された複数の遅延素子２０４1〜２
０４kと、最終段の遅延素子２０４kの出力を出力する出
力端子２０２と、各遅延素子２０４1〜２０４kの入力信
号（ｋ本）をまとめて出力する出力端子２０３と、を備
えて構成されている。
【００５４】図３は、本実施例におけるフィルタ回路１
１０の構成をブロック図にて示したものである。図３を
参照すると、フィルタ回路は、複数個（＝ｋ個）の参照
入力信号を入力する入力端子３０３と、誤差信号を入力
する入力端子３０１と、フィルタ係数生成に必要な係数
を入力する入力端子３０２と、誤差信号と係数と参照入
力信号とから、フィルタ係数を生成する係数生成回路３
０６1〜３０６kと、係数生成回路３０６1〜３０６kの出
力と参照入力信号を乗算する乗算回路３０７1〜３０７k
と、各乗算回路３０７1〜３０７kの出力の総和を取る加
算回路３０５と、加算回路３０５の出力をフィルタ回路
の出力とする出力端子３０４と、各係数生成回路３０６
1〜３０６kの出力からフィルタ係数のパワーの総和を算
出するフィルタ係数パワー算出回路３０９と、フィルタ
係数パワーを出力する出力端子３０８と、を備えて構成
されている。
１０の構成をブロック図にて示したものである。図３を
参照すると、フィルタ回路は、複数個（＝ｋ個）の参照
入力信号を入力する入力端子３０３と、誤差信号を入力
する入力端子３０１と、フィルタ係数生成に必要な係数
を入力する入力端子３０２と、誤差信号と係数と参照入
力信号とから、フィルタ係数を生成する係数生成回路３
０６1〜３０６kと、係数生成回路３０６1〜３０６kの出
力と参照入力信号を乗算する乗算回路３０７1〜３０７k
と、各乗算回路３０７1〜３０７kの出力の総和を取る加
算回路３０５と、加算回路３０５の出力をフィルタ回路
の出力とする出力端子３０４と、各係数生成回路３０６
1〜３０６kの出力からフィルタ係数のパワーの総和を算
出するフィルタ係数パワー算出回路３０９と、フィルタ
係数パワーを出力する出力端子３０８と、を備えて構成
されている。
【００５５】図４は、本実施例における制御回路１０６
の構成の一例をブロック図にて示したものである。図４
を参照すると、制御回路１０６は、各フィルタ回路から
フィルタ係数パワーを入力する入力端子４０１と、ｍ個
の入力信号から１つの信号を選択する選択回路４０３
と、記憶装置４０５及び比較回路４０６からなり、最小
のフィルタ係数パワーと該当するブロックの番号を監視
する回路と、タイミング回路４０７、ＦＩＦＯ（Ｆirst
Ｉn Ｆirst Ｏut；先入れ先出し型メモリ）４０
９、及び制御信号生成回路４０８からなり、あるタイミ
ングで最小のパワーのブロックを待ち行列の最後尾に格
納し、最前列のブロック番号を有効にする制御信号を生
成する回路と、制御信号を出力する出力端子４０２と、
を備えて構成されている。
の構成の一例をブロック図にて示したものである。図４
を参照すると、制御回路１０６は、各フィルタ回路から
フィルタ係数パワーを入力する入力端子４０１と、ｍ個
の入力信号から１つの信号を選択する選択回路４０３
と、記憶装置４０５及び比較回路４０６からなり、最小
のフィルタ係数パワーと該当するブロックの番号を監視
する回路と、タイミング回路４０７、ＦＩＦＯ（Ｆirst
Ｉn Ｆirst Ｏut；先入れ先出し型メモリ）４０
９、及び制御信号生成回路４０８からなり、あるタイミ
ングで最小のパワーのブロックを待ち行列の最後尾に格
納し、最前列のブロック番号を有効にする制御信号を生
成する回路と、制御信号を出力する出力端子４０２と、
を備えて構成されている。
【００５６】次に、本発明の一実施例の動作について説
明する。制御回路１０６は、マトリクススイッチ１０５
による入力信号ブロックとフィルタ回路との接続制御を
行う。ここで、入力信号ブロックの個数はｎ個あり、フ
ィルタ回路はｍ個ある。ここで、ｎ＞ｍであるため、フ
ィルタ回路に接続される入力信号ブロック（有効ブロッ
ク）と接続されない入力信号ブロック（無効ブロック）
が、制御回路１０６によって決定される。
明する。制御回路１０６は、マトリクススイッチ１０５
による入力信号ブロックとフィルタ回路との接続制御を
行う。ここで、入力信号ブロックの個数はｎ個あり、フ
ィルタ回路はｍ個ある。ここで、ｎ＞ｍであるため、フ
ィルタ回路に接続される入力信号ブロック（有効ブロッ
ク）と接続されない入力信号ブロック（無効ブロック）
が、制御回路１０６によって決定される。
【００５７】接続された有効ブロックはフィルタ回路に
より、適応フィルタの処理が施され、無効ブロックのデ
ータはフィルタ処理には用いられない。
より、適応フィルタの処理が施され、無効ブロックのデ
ータはフィルタ処理には用いられない。
【００５８】本発明の一実施例における制御回路１０６
の動作について説明する。制御回路１０６は、インパル
ス応答の「応答部」に該当するブロックを有効にするよ
うにマトリクススイッチ１０５を制御する。このため
に、現在の各有効ブロックに該当するフィルタ回路のフ
ィルタ係数パワーの値をある間隔で監視し、「応答部」
から離れていると判断できるブロックを無効にする。逆
に、無効になっているブロックの中から「応答部」に近
いと考えられるブロックに優先的に有効にする。
の動作について説明する。制御回路１０６は、インパル
ス応答の「応答部」に該当するブロックを有効にするよ
うにマトリクススイッチ１０５を制御する。このため
に、現在の各有効ブロックに該当するフィルタ回路のフ
ィルタ係数パワーの値をある間隔で監視し、「応答部」
から離れていると判断できるブロックを無効にする。逆
に、無効になっているブロックの中から「応答部」に近
いと考えられるブロックに優先的に有効にする。
【００５９】図４を参照して、制御回路１０６につい
て、具体的に説明する。
て、具体的に説明する。
【００６０】タイミング回路４０７により、ある定期的
なタイミングで判断し、有効ブロックの中で無効ブロッ
クにする条件を、記憶装置４０５に記憶されているフィ
ルタ係数パワーの最小のブロックとする。
なタイミングで判断し、有効ブロックの中で無効ブロッ
クにする条件を、記憶装置４０５に記憶されているフィ
ルタ係数パワーの最小のブロックとする。
【００６１】このために、随時、各フィルタ係数パワー
から１つを選択回路４０３により選択し、これを記憶装
置４０５に記憶されている現在の最小の値と、比較回路
４０６により比較し、より小さいパワーを有するブロッ
クがある場合に、そのブロック番号とパワーの値とを記
憶装置４０５に記憶する。ただし、最小パワーのブロッ
ク自身との比較は行わず、パワーの値を更新する。
から１つを選択回路４０３により選択し、これを記憶装
置４０５に記憶されている現在の最小の値と、比較回路
４０６により比較し、より小さいパワーを有するブロッ
クがある場合に、そのブロック番号とパワーの値とを記
憶装置４０５に記憶する。ただし、最小パワーのブロッ
ク自身との比較は行わず、パワーの値を更新する。
【００６２】また、無効ブロックの中から有効にするブ
ロックの選択は、待ち行列、すなわちＦＩＦＯ４０９に
格納される。タイミング回路４０７のタイミングによ
り、その時点での、記憶装置４０５の出力である最小パ
ワーを有するブロック番号を待ち行列（ＦＩＦＯ４０
９）の最後尾に格納し、待ち行列の最前列のブロック番
号を有効にすべく、制御信号生成回路４０８により、
「有効」から「無効」にするブロック、「無効」から
「有効」にするブロックの制御信号を出力する。
ロックの選択は、待ち行列、すなわちＦＩＦＯ４０９に
格納される。タイミング回路４０７のタイミングによ
り、その時点での、記憶装置４０５の出力である最小パ
ワーを有するブロック番号を待ち行列（ＦＩＦＯ４０
９）の最後尾に格納し、待ち行列の最前列のブロック番
号を有効にすべく、制御信号生成回路４０８により、
「有効」から「無効」にするブロック、「無効」から
「有効」にするブロックの制御信号を出力する。
【００６３】図５は、本発明の別の実施例として、制御
回路の他の構成例をブロック図にて示したものである。
図５を参照すると、この制御回路は、入力信号５０１を
選択する選択回路５０３と、選択された信号が最大の値
か否かを監視する最大パワーブロック監視回路５０５
と、選択された信号が最小かどうかを監視する最小パワ
ーブロック監視回路５０４と、最大パワーブロックのブ
ロック番号と最小パワーブロックのブロック番号との差
分を算出する差分回路５０６と、ある一定の間隔のタイ
ミングを生成するタイミング回路５０７と、タイミング
回路５０７の生成するタイミングにより差分回路５０６
の出力を待ち時間として、最小パワーブロックのブロッ
ク番号を記憶し、最小の待ち時間を持つブロック番号を
出力する記憶装置５０９と、タイミング回路５０７が生
成するタイミングにより最小パワーブロックのブロック
番号と記憶装置５０９の出力である最小の待ち時間を持
つブロック番号からマトリクススイッチ１０５に対し制
御信号を生成する制御信号生成回路５０７と、生成した
制御信号を出力する出力端子５０２と、を備えて構成さ
れている。
回路の他の構成例をブロック図にて示したものである。
図５を参照すると、この制御回路は、入力信号５０１を
選択する選択回路５０３と、選択された信号が最大の値
か否かを監視する最大パワーブロック監視回路５０５
と、選択された信号が最小かどうかを監視する最小パワ
ーブロック監視回路５０４と、最大パワーブロックのブ
ロック番号と最小パワーブロックのブロック番号との差
分を算出する差分回路５０６と、ある一定の間隔のタイ
ミングを生成するタイミング回路５０７と、タイミング
回路５０７の生成するタイミングにより差分回路５０６
の出力を待ち時間として、最小パワーブロックのブロッ
ク番号を記憶し、最小の待ち時間を持つブロック番号を
出力する記憶装置５０９と、タイミング回路５０７が生
成するタイミングにより最小パワーブロックのブロック
番号と記憶装置５０９の出力である最小の待ち時間を持
つブロック番号からマトリクススイッチ１０５に対し制
御信号を生成する制御信号生成回路５０７と、生成した
制御信号を出力する出力端子５０２と、を備えて構成さ
れている。
【００６４】図５を参照して、本実施例における制御回
路の動作について説明する。無効にするブロックは、最
小パワーブロック回路５０４により監視され、ある時間
間隔において最小のパワーを持つブロックとする。ま
た、一方で、最大のパワーを持つブロックも監視する。
タイミング回路５０７によるタイミングにおいて、最小
パワーをもつブロックを無効ブロックにする際、そのブ
ロック番号と、最大パワーを持つブロックのブロック番
号との差分を差分回路５０６により求める。この差分値
により、無効ブロックの待ち時間を決定する。記憶装置
５０６には待ち時間とブロック番号が記憶される。ま
た、記憶装置５０６は、最小の待ち時間を持つ無効ブロ
ックを出力する。
路の動作について説明する。無効にするブロックは、最
小パワーブロック回路５０４により監視され、ある時間
間隔において最小のパワーを持つブロックとする。ま
た、一方で、最大のパワーを持つブロックも監視する。
タイミング回路５０７によるタイミングにおいて、最小
パワーをもつブロックを無効ブロックにする際、そのブ
ロック番号と、最大パワーを持つブロックのブロック番
号との差分を差分回路５０６により求める。この差分値
により、無効ブロックの待ち時間を決定する。記憶装置
５０６には待ち時間とブロック番号が記憶される。ま
た、記憶装置５０６は、最小の待ち時間を持つ無効ブロ
ックを出力する。
【００６５】最小パワーをもつ有効ブロックのブロック
番号と最小の待ち時間を持つ無効ブロックのブロック番
号からマトリクススイッチ１０５を接続制御する信号を
生成する。
番号と最小の待ち時間を持つ無効ブロックのブロック番
号からマトリクススイッチ１０５を接続制御する信号を
生成する。
【００６６】
【発明の効果】以上説明したように、本発明によれば、
フィルタ係数の削減によりハードウェア規模の削減が可
能になる。
フィルタ係数の削減によりハードウェア規模の削減が可
能になる。
【００６７】また、本発明によれば、有効タップ、無効
タップの判断及び監視する際に、複数のタップをまとめ
て行うことにより、制御回路における演算処理に関わる
時間の短縮と、ハードウェア規模の削減を可能としてい
る。
タップの判断及び監視する際に、複数のタップをまとめ
て行うことにより、制御回路における演算処理に関わる
時間の短縮と、ハードウェア規模の削減を可能としてい
る。
【００６８】加えて、本発明によれば、有効タップの選
択に平均化されたフィルタ係数のパワーを用いることに
より誤りの少ない処理を実現し、収束時間の短縮を可能
にしている。
択に平均化されたフィルタ係数のパワーを用いることに
より誤りの少ない処理を実現し、収束時間の短縮を可能
にしている。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例における入力信号ブロックの
構成を示すブロック図である。
構成を示すブロック図である。
【図３】本発明の一実施例におけるフィルタ回路の構成
を示すブロック図である。
を示すブロック図である。
【図４】本発明の一実施例における制御回路の構成を示
すブロック図である。
すブロック図である。
【図５】本発明の別の実施例における制御回路の構成を
示すブロック図である。
示すブロック図である。
【図６】従来技術の構成を示すブロック図である。
【図７】従来の制御回路のブロック図である。
【図８】エコー信号のインパルス応答例を示す図であ
る。
る。
１０１ 入力端子 １０２ 出力端子 １０３ ハイブリッドトランス １０４ 減算回路 １０５ マトリクススイッチ １０６ 制御回路 １０７ 係数 １０８ 加算回路 １０９1〜１０９n 入力信号ブロック １１０1〜１１０m フィルタ回路 ２０１ 入力端子 ２０２ 出力端子 ２０３ 出力端子 ２０４1〜２０４k 遅延素子 ３０１ 係数入力端子 ３０２ 残差信号入力端子 ３０３ 参照信号入力端子 ３０４ フィルタ出力端子 ３０５ 加算回路 ３０６1〜３０６k 係数生成回路 ３０７1〜３０７k 乗算回路 ３０８ フィルタ係数パワー出力端子 ３０９ フィルタ係数パワー算出回路 ４０１ フィルタ係数パワー入力端子 ４０２ 制御回路出力端子 ４０３ 選択回路 ４０５ 記憶装置 ４０６ 比較回路 ４０７ タイミング回路 ４０８ 制御信号生成回路 ４０９ ＦＩＦＯ ５０１ フィルタ係数パワー入力端子 ５０２ 制御回路出力端子 ５０３ 選択回路 ５０４ 最小パワーブロック監視回路 ５０５ 最大パワーブロック監視回路 ５０６ 差分回路 ５０７ タイミング回路 ５０８ 制御信号生成回路 ５０９ 記憶装置 ９０１ 入力端子 ９０２ 出力端子 ９０３ ハイブリッドトランス ９０４ 減算回路 ９０５ マトリクススイッチ ９０６ 制御回路 ９０７ 係数 ９０８ 加算回路 ９０９1〜９０９N 遅延素子 ９１０1〜９１０M タップ回路 ９５１ フィルタ係数入力端子 ９５２ 誤差信号入力端子 ９５３ 制御回路出力端子 ９５４ 選択回路 ９５５ 絶対値回路 ９５６ 比較回路 ９５７ 記憶装置 ９５８ ＦＩＦＯ ９５９ セレクタ ９６０ 遅延素子 ９６１ 記憶装置 ９６２ タイミング回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 21/00 H03H 17/02 601 H03H 17/02 635 H04B 3/23
Claims (7)
- 【請求項１】アダプティブフィルタを用いてシステムの
特性を推定する際に、参照する連続した複数個の入力信
号列を、連続した所定の数ｋ個ずつのグループにまと
め、複数（ｎ個）のグループに分けてそれぞれ出力する
ｎ個の入力信号ブロックと、 それぞれがフィルタ係数をｋ個有する複数（ｍ個）のフ
ィルタ回路と、 前記ｎ個の入力信号ブロックの各出力を入力とし、選択
されたｍ個（ただし、ｍ＜ｎ）の入力信号ブロックの出
力を、前記ｍ個のフィルタ回路にそれぞれ接続するマト
リクススイッチと、を備え、 前記各入力信号ブロックは、縦続形態に接続されたｋ個
の遅延素子を含み、前記ｋ個の各遅延素子へのｋ個の入
力信号をまとめて参照信号として前記マトリクススイッ
チに出力し、１番目からｎ−１番目の入力信号ブロック
の最後段の遅延素子の出力は、次の入力信号ブロックの
初段の遅延素子の入力に供給される構成とされ、 前記各フィルタ回路は、前記マトリクススイッチから前
記各フィルタ回路に出力されるｋ個の参照信号、前記ア
ダプティブフィルタの出力と前記システムの出力との差
分である誤差信号、及び、フィルタ係数を可変させる際
のステップサイズを規定する定数、を入力して、前記フ
ィルタ係数を可変させると共に、前記フィルタ係数と前
記参照信号とのフィルタ演算結果を出力信号として出力
し、さらに、前記フィルタ係数のパワーの総和を求めて
出力する手段を備え、 前記ｍ個のフィルタ回路の各出力の総和をとり該総和を
前記アダプティブフィルタの出力として出力する加算回
路と、 前記ｍ個のフィルタ回路から前記フィルタ係数のパワー
の総和（「フィルタ係数パワー」という）を取得して、
前記各フィルタ回路のフィルタ係数パワーの値に基づ
き、前記ｎ個の入力信号ブロックのうち前記フィルタ回
路に接続される入力信号ブロック（「有効ブロック」と
いう）と接続されない入力信号ブロック（「無効ブロッ
ク」という）を決定し、前記マトリクススイッチの接続
の切替を指示する制御回路と、 を備えたことを特徴とする適応フィルタ。 - 【請求項２】前記ｍ個のフィルタ回路の各々が、前記マトリクススイッチを介して接続される前記入力信
号ブロックから出力される 前記ｋ個の参照信号を入力
し、前記ｋ個の参照信号とフィルタ係数とをそれぞれ乗
算するｋ個の乗算回路と、 前記ｋ個の乗算回路の各出力の総和を算出する加算回路
と、 前記定数と、前記誤差信号と、前記各参照信号と、から
適応的に、前記フィルタ係数を可変させて出力するｋ個
のフィルタ係数生成回路と、 前記ｋ個のフィルタ係数生成回路からそれぞれ出力され
る前記ｋ個のフィルタ係数のパワーの総和を算出しフィ
ルタ係数パワーとして出力するフィルタ係数パワー算出
回路と、 を備えたことを特徴とする請求項１記載の適応フィル
タ。 - 【請求項３】前記制御回路が、前記ｍ個のフィルタ回路
の各フィルタ係数パワーを監視することにより、前記フ
ィルタ係数パワーの値の大きさに基づき、前記現在フィ
ルタ回路に接続されている有効ブロックに対し、フィル
タ回路に接続されている状態から接続されていない状態
にするための順位付けを行う第１の順位付け手段と、 前記無効ブロックに対して、フィルタ回路に接続されて
いない状態からフィルタ回路に接続されている状態にす
るための順位付けを行う第２の順位付け手段と、 前記第１の順位付け手段及び前記第２の順位付け手段の
情報を、所定の時間間隔で判断し、前記マトリクススイ
ッチに対して接続の変更を指示する制御信号を生成する
制御信号生成手段と、 を備えたことを特徴とする請求項１に記載の適応フィル
タ。 - 【請求項４】前記第１の順位付け手段が、前記各フィル
タ回路から入力されるフィルタ係数パワーの値の中で、
ある時間間隔に最小の値を有するフィルタ回路に接続さ
れている入力信号ブロックのブロック番号を検出するこ
とにより順位付けを行う最小パワーブロック監視回路を
備えたことを特徴とする請求項３に記載の適応フィル
タ。 - 【請求項５】前記第２の順位付け手段が、前記第１の順
位付け回路の出力を定期的なタイミングで待ち行列の最
後尾に格納し、最前列にあるブロック番号を出力するこ
とにより順位付けを行う先入れ先出し回路を備えたこと
を特徴とする請求項３又は４に記載の適応フィルタ。 - 【請求項６】前記第２の順位付け手段が、前記各フィル
タ回路から入力されるフィルタ係数パワーの値の中で、
ある時間間隔に最大の値を有するフィルタ回路に接続さ
れている入力信号ブロックのブロック番号を検出するこ
とにより順位付けを行う最大パワーブロック監視回路
を、備えたことを特徴とする請求項３、４、５のいずれ
か一に記載の適応フィルタ。 - 【請求項７】前記制御回路が、現在の各有効ブロックに
接続されるフィルタ回路のフィルタ係数パワーの値をあ
る間隔で監視し、インパルスの応答部から離れていると
判断できる有効ブロックをフィルタ回路からはずして無
効とし、逆に、フィルタ回路に接続されていない入力信
号ブロックの中からインパルス応答部に近い入力信号ブ
ロックを優先的に、フィルタに接続する、ことを特徴と
する請求項３に記載の適応フィルタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04475597A JP3204151B2 (ja) | 1997-02-13 | 1997-02-13 | 適応フィルタ |
| AU53897/98A AU740408B2 (en) | 1997-02-13 | 1998-02-12 | Adaptive filter |
| US09/023,788 US6035312A (en) | 1997-02-13 | 1998-02-13 | Adaptive filter |
| NL1008296A NL1008296C2 (nl) | 1997-02-13 | 1998-02-13 | Adaptief filter. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04475597A JP3204151B2 (ja) | 1997-02-13 | 1997-02-13 | 適応フィルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10229324A JPH10229324A (ja) | 1998-08-25 |
| JP3204151B2 true JP3204151B2 (ja) | 2001-09-04 |
Family
ID=12700259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04475597A Expired - Fee Related JP3204151B2 (ja) | 1997-02-13 | 1997-02-13 | 適応フィルタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6035312A (ja) |
| JP (1) | JP3204151B2 (ja) |
| AU (1) | AU740408B2 (ja) |
| NL (1) | NL1008296C2 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19757337C1 (de) * | 1997-12-22 | 1999-06-24 | Siemens Ag | Echokompensatoranordnung |
| US6377968B1 (en) * | 1998-04-16 | 2002-04-23 | Hitachi, Ltd. | Digital filtering circuit |
| JP3159176B2 (ja) * | 1998-06-11 | 2001-04-23 | 日本電気株式会社 | 帯域分割適応フィルタによる未知システム同定方法及び装置 |
| US6426972B1 (en) * | 1998-06-19 | 2002-07-30 | Nxtwave Communications | Reduced complexity equalizer for multi mode signaling |
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| US8199681B2 (en) * | 2008-12-12 | 2012-06-12 | General Electric Company | Software radio frequency canceller |
| US9130747B2 (en) * | 2008-12-16 | 2015-09-08 | General Electric Company | Software radio frequency canceller |
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| WO2019056372A1 (en) * | 2017-09-25 | 2019-03-28 | Global Silicon Limited | ADAPTIVE FILTER |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265515A (ja) * | 1985-09-17 | 1987-03-24 | Oki Electric Ind Co Ltd | 適応型デイジタルフイルタ |
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1997
- 1997-02-13 JP JP04475597A patent/JP3204151B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-12 AU AU53897/98A patent/AU740408B2/en not_active Ceased
- 1998-02-13 US US09/023,788 patent/US6035312A/en not_active Expired - Fee Related
- 1998-02-13 NL NL1008296A patent/NL1008296C2/nl not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| AU740408B2 (en) | 2001-11-01 |
| US6035312A (en) | 2000-03-07 |
| JPH10229324A (ja) | 1998-08-25 |
| NL1008296C2 (nl) | 2001-02-14 |
| NL1008296A1 (nl) | 1998-08-18 |
| AU5389798A (en) | 1998-08-20 |
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Legal Events
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|---|---|---|---|
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|
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