JPH088691A - アダプティブフィルタの適応化方法及び装置 - Google Patents

Abstract

(57)【要約】 【目的】 本発明はタップ制御サブグループ順序の決定
に必要な演算量の削減と高速収束を同時に実現できるア
ダプティブフィルタ適応化方法及び装置を提供すること
を目的とする。 【構成】 装置は、遅延素子２０_１〜２０_Ｎ−１と、経
路スイッチ７と、係数発生回路３０_１〜３０_Ｌと、乗算
器４０_１〜４０_Ｌと、アダプティブフィルタの同定信号
を出力する加算器８と、誤差信号を出力する減算器５
と、経路スイッチ７の制御信号と係数クリア信号とをそ
れぞれ発生するタップ制御回路５０とより構成されてい
る。タップ制御回路５０は、有効タップ計数回路６２と
カウンタ６３を設けた点に特徴がある。タップ制御回路
５０は一つのサブグループから次のサブグループへ限定
サブグループを変更するまでの時間を各タップ制御サブ
グループ内の有効タップ個数の情報を用いて決定するよ
うにしたものである。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はアダプティブフィルタの
適応化方法及び装置に係り、特に伝送路や空間音響結合
経路などの未知システムを同定するために用いられるア
ダプティブフィルタの適応化方法及び装置に関する。

【０００２】

【従来の技術】アダプティブフィルタによる未知システ
ム同定の応用として、エコーキャンセラ、ノイズキャン
セラ、ハウリングキャンセラ、適応等化器などが従来よ
り知られている。ここでは、２線／４線変換回路の４線
側において送信側から受信側へ漏れ込むエコーを除去す
るエコーキャンセラを例として従来技術を説明する。

【０００３】エコーキャンセラは、エコー経路のインパ
ルス応答長より多くのタップ係数を有するアダプティブ
フィルタを用いて、送信信号に対応した疑似エコー（エ
コーレプリカ）を生成することにより、２線／４線変換
回路の４線側において送信回路から受信回路へ漏れ込む
エコーを抑圧するように動作する。

【０００４】このとき使用される、アダプティブフィル
タの係数修正アルゴリズムの代表的な文献として、「Ｌ
ＭＳアルゴリズム」（”ＬＭＳ Ａｌｇｏｒｉｔｈ
ｍ”，Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＥＥＥ ６３
巻１２号、１９７５年、１６９２〜１７１６ページ；以
下、「文献１」）と「ラーニング・アイデンティフィケ
ーション・メソッド；ＬＩＭ」（”Ｌｅａｒｎｉｎｇ
Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ｍｅｔｈｏｄ；ＬＩ
Ｍ”，ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎＡｕ
ｔｏｍａｔｉｃ Ｃｏｎｔｒｏｌ，１２巻３号、１９６
７年、２８２〜２８７ページ；以下、「文献２」）が従
来より知られている。

【０００５】実際に、エコーキャンセラの挿入される４
線回線上の地点と２線／４線変換回路のある地点の間に
固定遅延が存在する場合、エコーキャンセラのタップ数
は想定される最大の固定遅延量と実質的なインパルス応
答の応答波形部分の双方を充分にカバーするだけ必要で
ある。従って、固定遅延量が大きい場合には、タップ数
は膨大になり、ハードウェア規模の増大、係数相互干渉
による収束時間の増加を引き起こす。

【０００６】これらの問題を解決するため、エコー経路
のインパルス応答から固定遅延部分を除いた波形応答部
分の位置を推定し、推定された位置周辺にアダプティブ
フィルタのタップ係数を配置するように係数配置を適応
制御する方法が提案されている（”Ａ Ｆａｓｔ Ｃｏ
ｎｖｅｒｇｅｎｃｅ Ａｌｇｏｒｉｔｈｍ ｆｏｒＡｄ
ａｐｔｉｖｅ ＦＩＲ Ｆｉｌｔｅｒｓ ｗｉｔｈ Ｃ
ｏａｒｓｅｌｙ Ｌｏｃａｔｅｄ Ｔａｐｓ”，Ｐｒｏ
ｃｅｅｄｉｎｇ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ａｃｏｕｓｔｉｃｓ，Ｓ
ｐｅｅｃｈａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎ
ｇ １９９１，１９９１年、１５２５〜１５２８ペー
ジ；以下、「文献３」）。

【０００７】文献３に示された方法のポイントは、まず
応答波形部のおおよその位置を推定し、その近傍に限定
してタップ配置を行うことで、収束時間を短縮している
ことである。しかし、この方法では応答波形部の位置推
定は、タップ係数絶対値の最大値を用いて行われ、タッ
プ係数配置を限定する範囲は一つしか指定されない。従
って、複数の波形応答部が存在する場合（エコーの場合
はマルチエコーと呼ばれる）は、これらすべてをカバー
するようにタップ配置限定範囲を広くとらなければなら
ず、それぞれの波形応答部の間に大きな固定遅延がある
時には、タップ配置位置を限定する効果が減少し、収束
時間の増加が避けられないという問題がある。

【０００８】この問題に対しては、マルチエコーに対し
ても高速に収束し、波形応答部だけにタップ係数を配置
することのできる方法も従来提案されている（”タップ
配置範囲の更新タイミングを制御したタップ位置可変適
応ＦＩＲフィルタの高速アルゴリズム”，１９９３年電
子情報通信学会春季大会；以下、「文献４」）。

【０００９】図２は従来のアダプティブフィルタの適応
化装置の一例の構成図を示す。この従来のアダプティブ
フィルタの適応化装置は上記の文献４に示されたエコー
キャンセラであり、送信信号入力端子１から入力された
送信信号を遅延させる遅延素子２０_１〜２０_Ｎ−１まで
の（Ｎ−１）個の遅延素子を有し、遅延が零のタップも
含め全タップ数がＮのアダプティブフィルタを構成して
いる。

【００１０】一方、アダプティブフィルタのタップ係数
を発生するために、Ｌ個の係数発生回路３０_１〜３０_Ｌ
が備えられており、アダプティブフィルタの全タップ数
Ｎと係数発生回路３０_１〜３０_Ｌの個数Ｌとの間にはＮ
＞Ｌの関係がある。すなわち、図２に示されたアダプテ
ィブフィルタは固定遅延部分を除いた実質的な波形応答
部を実現できる程度のタップ係数を備え、そのタップ係
数を応答波形部分に適応的に配置することによって、エ
コーレプリカを生成する。

【００１１】そのため、遅延素子２０_１〜２０_Ｎ−１の
出力と係数発生回路３０_１〜３０_Ｌの間の接続を切り換
える経路スイッチ７を有しており、この経路スイッチ７
の制御のためにタップ制御回路９を有している。経路ス
イッチ７の各出力遅延信号は、係数発生回路３０_１〜３
０_Ｌと乗算器４０_１〜４０_Ｌにそれぞれ供給される。乗
算器４０_１〜４０_Ｌは、係数発生回路３０_１〜３０_Ｌの
出力タップ係数値と経路スイッチ７の出力遅延信号とを
それぞれ乗算し、得られた乗算結果を加算回路８に供給
する。加算回路８はこれらの乗算結果を加算し、エコー
レプリカとして出力する。

【００１２】一方、送信信号入力端子１に入力された送
信信号は、送信信号出力端子２から伝送路に送出され、
２線／４線変換回路３において２線側に送られる。この
とき、インピーダンス不整合のため、送信信号の一部が
エコーとして受信側に漏れ込む。受信信号入力端子４よ
り入力されたエコーは、減算器５に供給される。減算器
５はこのエコーから加算器８が出力するエコーレプリカ
を減算し、得られた減算結果を受信信号出力端子６へ出
力する。また、上記の減算結果は、同時に係数更新のた
めの誤差信号として、係数発生回路３０_１〜３０_Ｌに供
給される。

【００１３】この係数発生回路３０_１〜３０_Ｌはそれぞ
れ同一構成で、そのｉ番目の係数発生回路３０_ｉ（ｉ＝
１，２，．．．，Ｌ）は、係数更新アルゴリズムとして
文献１に示されたＬＭＳアルゴリズムを採用した場合
は、図３に示す如き構成とされる。すなわち、係数発生
回路３０_ｉは入力遅延信号と誤差信号とをそれぞれ乗算
する乗算器３１と、この乗算器３１の出力乗算結果とあ
らかじめ定められた定数μとの乗算を行う乗算器３２
と、加算回路３３及び記憶回路３４とから構成されてい
る。

【００１４】乗算器３２の出力信号は係数の修正量を表
し、記憶回路３４に記憶されている係数値と加算器３３
で加算され、加算結果が記憶回路３４に帰還される。記
憶回路３４に記憶される値がタップ係数値である。な
お、記憶回路３４は、図２の係数クリア回路５５から係
数クリア信号が入力されると、記憶している係数値を強
制的に零に設定する機能を有している。

【００１５】以上の説明から明らかなように、アダプテ
ィブフィルタのタップ係数は経路スイッチ７によって選
択された一部の遅延素子にだけ接続される。以下、タッ
プ係数の接続されたタップを有効タップ、接続されてい
ないタップを無効タップと呼ぶ。実際のタップ係数適応
配置は以下のようにして行われる。

【００１６】まず、初期値として実際に総タップ数より
少ないタップ係数を、等間隔で配置する。これが有効タ
ップに、係数が配置されていないタップが無効タップに
なる。次に、タップ制御回路９について説明する。

【００１７】制御サブグループ記憶回路６０は、連続し
た複数のタップ番号から構成されるタップ制御サブグル
ープを代表するサブグループ番号を制御する順序で格納
する。各タップ制御サブグループに属するタップの数
は、等しく設定される。例えば、全タップ数Ｎを「２
０」、タップ制御サブグループ数を「５」とすると、各
タップ制御サブグループに属するタップの数は「４」と
なる。また、タップ制御サブグループをＧ（ｉ）（ｉ＝
１，２，．．．，５）、Ｇ（ｉ）に属するタップ番号を
括弧で括って表すと、以下のようになる。

【００１８】Ｇ（１）＝｛ １， ２， ３， ４｝ Ｇ（２）＝｛ ５， ６， ７， ８｝ Ｇ（３）＝｛ ９，１０，１１，１２｝ Ｇ（４）＝｛１３，１４，１５，１６｝ Ｇ（５）＝｛１７，１８，１９，２０｝ 制御サブグループ記憶回路６０は、タップ制御サブグル
ープ番号の初期値として、グループ番号が小さい順に設
定される。すなわち、制御サブグループ記憶回路６０が
記憶するグループ番号をＺ（ｎ）（ｎ＝１，
２，．．．，５）で表すと、 Ｚ（１）＝１ Ｚ（２）＝２ Ｚ（３）＝３ Ｚ（４）＝４ Ｚ（５）＝５ に初期設定される。また、制御サブグループ記憶回路６
０のデータ読みだし位置を規定するアドレスポインタは
先頭に設定され、先頭にあるグループ番号、すなわち上
記の例ではＺ（１）＝１に設定される。

【００１９】無効タップ記憶回路５２は、ＦＩＦＯ（フ
ァースト・イン・ファースト・アウト）により構成され
ており、（Ｎ−Ｌ）個の無効タップ番号を記憶する。た
だし、Ｎは全タップ数、Ｌは有効タップ数である。ま
た、タップ番号算出回路５４は、全タップ番号から無効
タップ記憶回路５２の保持する無効タップ番号を除いた
タップ番号、すなわち有効タップ番号を算出し、算出し
たタップ番号をタップ切り換え制御信号として経路スイ
ッチ７に供給する。

【００２０】経路スイッチ７はタップ番号算出回路５４
から入力されたタップ切り換え制御信号に基づいて、Ｌ
個の有効タップ番号に対応する遅延素子の出力を選択し
て、係数発生回路３０_１〜３０_Ｌへ出力するように動作
する。

【００２１】初期状態における無効タップ番号、すなわ
ち無効タップ記憶回路５２の初期設定値は、有効タップ
番号が全タップ番号の小さい方から連続して配置される
ように選ばれる。例えば、全タップ数Ｎが「２０」、有
効タップ数Ｌが「３」、無効タップ数（Ｎ−Ｌ）が「１
７」とすると、全タップ番号は、「１，２，
３，．．．，２０」となる。このとき、有効タップ番号
は、「１，２，３」と小さい方から３タップが選ばれ、
無効タップ記憶回路５２が保持する無効タップ番号は
「４，５，．．．，２０」に初期設定される。

【００２２】以上の初期状態設定後、経路スイッチ７に
よって選択されたタップ（＝有効タップ）の係数更新が
行われる。Ｑ回（Ｑは正の整数）の係数更新毎に、係数
配置、すなわち有効タップ位置の更新が行われる。有効
タップ位置更新は、以下の手順で実行される。最小係数
検出回路５１はタップ番号算出回路５４から出力された
有効タップ番号と、各係数発生回路３０_１〜３０_Ｌから
取り出されたタップ係数とを入力信号として受け、絶対
値が最小である係数に対応した有効タップ番号を無効タ
ップ記憶回路５２と係数クリア回路５５のそれぞれに供
給する。

【００２３】係数クリア回路５５は、係数発生回路３０
_１〜３０_Ｌのうち最小係数検出回路５１から入力された
有効タップ番号に対応する係数発生回路に対して係数ク
リア信号を出力することによって、該当する絶対値が最
小である係数を零に設定する。無効タップ記憶回路５２
はＦＩＦＯであるから、入力された有効タップ番号を待
ち行列の最後尾に格納し、待ち行列の先頭にあるタップ
番号を判定回路５３へ出力する。

【００２４】制御タップ範囲計算回路６１は、制御サブ
グループ記憶回路６０から出力されるタップ制御サブグ
ループ番号Ｚ（ｎ）を受けて、そのタップ制御サブグル
ープ、すなわち、Ｇ（Ｚ（ｎ））に属するタップ番号の
うち、最小のタップ番号Ｋ_ｍｉｎと最大のタップ番号Ｋ
_ｍａｘを算出し、これらを判定回路５３へ供給する。例
えば、前記の例において、Ｚ（ｎ）＝１であった場合、
Ｇ（Ｚ（ｎ））＝Ｇ（１）＝｛１，２，３，４｝とな
り、制御タップ範囲計算回路６１は判定回路５３へＫ
_ｍａｘ＝４、Ｋ_ｍｉｎ＝１を供給する。

【００２５】判定回路５３は無効タップ記憶回路５２か
ら入力されたタップ番号が、制御タップ範囲計算回路６
１からの上限値Ｋ_ｍａｘ（＝４）より大きいか、下限値
Ｋ_ｍｉｎ（＝１）より小さいときには、入力されたタッ
プ番号を無効タップ記憶回路５２に帰還し、再度無効タ
ップ記憶回路５２のタップ番号を取り出して、判定回路
５３に入力させる。この繰り返し操作は、タップ番号が
上記上限値Ｋ_ｍａｘ（＝４）と下限値Ｋ_ｍｉｎの範囲内
の値である判定条件を満足するまで継続される。

【００２６】上記判定条件を満足すると、無効タップ記
憶回路５２に記憶された無効タップ番号が確定し、新た
な有効タップが決定される。以上説明した、一つのタッ
プ制御サブグループに限定したタップ位置制御によっ
て、係数の集中的配置が可能になる。

【００２７】一方、タップ制御サブグループの変更は以
下の手順で行われる。まず、最大係数検出回路５６が、
各係数発生回路３０_１〜３０_Ｌから取り出されたタップ
係数値とタップ番号算出回路５４から取り出された有効
タップ番号とを入力信号として受けて、絶対値が最大で
あるタップ係数値を各タップ制御サブグループ毎に検出
し、その最大絶対係数値をカウンタ５７へ、対応する最
大絶対係数値が大きい順に並べ換えられたタップ制御サ
ブグループ番号を制御サブグループ更新回路５９へ出力
する。

【００２８】カウンタ５７はタップ係数の更新回数を数
えるカウンタであり、係数更新回数が最大係数検出回路
５６から供給された各最大絶対係数値で定められる回数
に達する毎に、制御サブグループ変更信号をカウンタ５
８及び制御サブグループ記憶回路６０に供給する。すな
わち、最大絶対係数値が大きい制御サブグループほど、
カウンタ５７が制御サブグループ変更信号を出力する時
間間隔は長い。

【００２９】制御サブグループ記憶回路６０は、カウン
タ５７から制御サブグループ変更信号を受けると、アド
レスポインタを一つ進め、次のアドレスに格納されてい
るタップ制御サブグループ番号を出力する。カウンタ５
８はカウンタ５７が出力する制御サブグループ変更信号
を数え、該変更信号がタップ制御サブグループ総数に達
する毎に、制御サブグループ順序更新信号を制御サブグ
ループ更新回路５９へ出力する。

【００３０】制御サブグループ更新回路５９は、カウン
タ５８から制御サブグループ順序更新信号を受けると、
最大係数検出回路５６が出力するタップ制御サブグルー
プ番号を供給された順序で制御サブグループ記憶回路６
０の先頭アドレスから書き込むことによって、制御サブ
グループ記憶回路６０が記憶するタップ制御サブグルー
プ順序を変更する。

【００３１】以上の説明から明らかなように、タップ制
御範囲は全タップにわたって次々に移動するため、マル
チエコーのように実質的な波形応答部が複数ある場合に
もタップ係数を配置することができる。また、一つのサ
ブグループから次のサブグループへ限定サブグループを
変更するまでの時間を、各サブグループの重要度に応じ
て決定するタップ位置制御によって、重要な制御サブグ
ループほど長時間にわたって限定サブグループになり、
インパルス応答の波形応答部分に優先してタップ係数が
配置されるため、高速収束が達成される。

【００３２】

【発明が解決しようとする課題】上記の従来装置は、限
定サブグループの変更時間を各タップ制御サブグループ
の最大絶対係数値を算出することによって決定してい
る。従って、タップ制御サブグループ順序の更新の度
に、各制御サブグループの最大絶対係数値を算出するた
めの演算が必要である。しかるに、最大絶対係数値を算
出するためには、各タップ係数値の絶対値を求め、更
に、算出された各係数絶対値を比較することによって最
大の絶対係数値を探す必要があり、演算負荷が大きいと
いう問題がある。

【００３３】本発明は上記の点に鑑みなされたもので、
タップ制御サブグループ順序の決定に必要な演算量の削
減と高速収束を同時に実現できるアダプティブフィルタ
適応化方法及び装置を提供することを目的とする。

【００３４】

【課題を解決するための手段】上記の目的を達成するた
め、本発明方法はアダプティブフィルタの全タップを等
しい数の連続したタップからなる複数のタップ制御サブ
グループに分割すると共に、全タップのうち選択した一
部のタップの番号を有効タップ番号として記憶し、有効
タップ番号以外のタップの番号を無効タップ番号として
ファーストインファーストアウトメモリに記憶し、有効
タップ番号に対応するタップの係数値をあらかじめ定め
られた回数更新する度に、有効タップ番号に対応するタ
ップの係数値のうち絶対値が最小である係数値のタップ
番号を無効タップ番号としてファーストインファースト
アウトメモリの最後尾に格納すると共に、ファーストイ
ンファーストアウトメモリの先頭にある無効タップ番号
を取り出して、タップ制御サブグループの中で選択され
た一つのタップ制御サブグループに属するタップ番号で
あるときは新たに有効タップ番号とし、無効タップ番号
が選択された一つのタップ制御サブグループに属するタ
ップ番号でないときは有効とせずにファーストインファ
ーストアウトメモリの最後尾に格納し、ファーストイン
ファーストアウトメモリから読み出した無効タップ番号
が有効となるまで無効タップ番号と選択された一つのタ
ップ制御サブグループに属するタップ番号との比較を繰
り返すことにより、タップ位置を適応制御する適応化方
法であって、選択された一つのタップ制御サブグループ
を定められた係数更新回数毎に選択順序に従って変更
し、選択順序及び前記定められた係数更新回数は各タッ
プ制御サブグループ内の有効タップの個数の情報を用い
て決定することによりタップ位置を適応制御するように
したものである。

【００３５】また、本発明装置では、未知システムの入
力信号に対して遅延を与える縦続接続された複数の遅延
素子と、複数の遅延素子の各出力信号のうちの一部を有
効タップとして選択して出力する経路スイッチと、経路
スイッチの出力信号と誤差信号及び係数クリア信号をそ
れぞれ入力信号として受け、有効タップのタップ係数値
を発生する複数の係数発生回路と、複数の係数発生回路
の各出力係数値と前記経路スイッチの出力信号とをそれ
ぞれ乗算する複数の乗算器と、複数の乗算器の出力乗算
結果をそれぞれ加算して同定信号を出力する加算器と、
未知システムの出力信号から前記同定信号を減算して前
記誤差信号を出力する減算器と、複数の係数発生回路の
各出力係数値を入力信号として受け、全タップを等しい
数の連続したタップからなる複数のタップ制御サブグル
ープに分割し、タップ制御サブグループの中で選択され
た一つのタップ制御サブグループを定められた係数更新
回数毎に選択順序に従って変更すると共に、選択順序及
び定められた係数更新回数を各タップ制御サブグループ
内の有効タップの個数の情報を用いて決定することによ
り、経路スイッチの切換制御信号と係数クリア信号とを
それぞれ発生するタップ制御回路とを有する構成とした
ものである。

【００３６】

【作用】本発明方法及び装置では、選択されたタップ制
御サブグループは定められた係数更新回数毎に選択順序
に従って変更し、選択順序及び係数更新回数は各タップ
制御サブグループ内の有効タップの個数の情報を用いる
ことにより、各制御サブグループ毎の最大値や係数絶対
値総和などの係数値情報を算出することなく、タップ位
置を適応制御することができる。

【００３７】

【実施例】次に、本発明の実施例について説明する。図
１は本発明の一実施例の構成図を示す。同図中、図２と
同一構成部分には同一符号を付し、その説明を適宜省略
する。図１に示す実施例は、未知システムの入力端子１
よりの送信信号に対して遅延を与える（Ｎ−１）個の縦
続接続された遅延素子２０_１〜２０_Ｎ−１と、遅延素子
２０_１〜２０_Ｎ−１の出力信号のうちのＬ個を選択して
出力する経路スイッチ７と、経路スイッチ７の出力信号
と誤差信号と係数クリア信号を入力信号として受け、タ
ップ係数値を発生するＬ個の係数発生回路３０_１〜３０
_Ｌと、係数発生回路３０_１〜３０_Ｌの出力タップ係数値
と経路スイッチ７の出力信号とをそれぞれ乗算するＬ個
の乗算器４０_１〜４０_Ｌと、これらの乗算器４０_１〜４
０_Ｌの出力信号を加算し、アダプティブフィルタの同定
信号（エコーレプリカ）を出力する加算器８と、２線／
４線変換回路３を介して入力された未知システムの出力
信号から加算器８の出力同定信号を減算して前記誤差信
号を出力する減算器５と、係数発生回路３０_１〜３０_Ｌ
の出力タップ係数値を入力信号として受け、経路スイッ
チ７の制御信号と係数クリア信号とをそれぞれ発生する
タップ制御回路５０とより構成されている。

【００３８】上記のタップ制御回路５０は、最小係数検
出回路５１、無効タップ記憶回路５２、判定回路５３、
タップ番号算出回路５４、係数クリア回路５５、第１の
カウンタ６３、第２のカウンタ５８、制御サブグループ
更新回路５９、制御サブグループ記憶回路６０、制御タ
ップ範囲計算回路６１及び有効タップ係数回路６２より
構成されており、従来装置におけるタップ制御回路９の
最大係数検出回路５６及びカウンタ６３の代わりに、有
効タップ計数回路６２とカウンタ６３を設けた点に特徴
がある。

【００３９】すなわち、タップ制御回路５０は、係数発
生回路３０₁〜３０_Lの各出力係数値と有効タップ番号と
を入力信号として受け、絶対値最小の係数値のタップ番
号を出力する最小係数検出回路５１と、最小係数検出回
路５１の出力するタップ番号を無効タップ番号として格
納するＦＩＦＯ構造の無効タップ記憶回路５２と、全タ
ップ番号からこの記憶回路５２の記憶タップ番号を除い
た残りのタップ番号を前記有効タップ番号として算出
し、最小係数検出回路５１へ出力すると共に経路スイッ
チ７へ切換制御信号として供給するタップ番号算出回路
５４と、係数発生回路３０₁〜３０_Lのうち最小係数検出
回路５１の出力するタップ番号の係数発生回路に係数ク
リア信号を出力する係数クリア回路５５と、全タップを
等しい数の複数の連続したタップのタップ番号から構成
されるタップ制御サブグループに分割したとき、タップ
制御サブグループと一対一に対応する制御サブグループ
番号を選択順序に従って格納する制御サブグループ記憶
回路６０と、制御サブグループ番号を入力信号として受
け、入力制御サブグループ番号に属するタップ番号の最
大値と最小値とをそれぞれ出力する制御タップ範囲計算
回路６１と、無効タップ記憶回路５２から読み出された
無効タップ番号が制御タップ範囲計算回路６１の出力最
大値から最小値までの範囲内の値であるか否か判定し、
範囲内にない時には無効タップ番号を無効タップ記憶回
路５２に格納する判定回路５３と、タップ番号算出回路
５４の出力有効タップ番号を入力信号として受け、各タ
ップ制御サブグループに属するタップ番号の個数を計数
し、タップ番号の個数の多い順に並べた制御サブグルー
プ番号とタップ番号の個数を出力する有効タップ計数回
路６２と、有効タップ計数回路６２からタップ番号の個
数を受けて、係数更新回数が定められた回数に達する毎
に制御サブグループ記憶回路６０に対して制御サブグル
ープ番号の変更のための変更信号を出力する第１のカウ
ンタ６３と、変更信号があらかじめ定められた回数出力
される毎に制御サブグループの順序更新信号を出力する
第２のカウンタ５８と、第２のカウンタ５８の出力順序
更新信号が入力された時に有効タップ計数回路６２の出
力制御サブグループ番号を制御サブグループ記憶回路６
０に書き込む制御サブグループ更新回路５９とより構成
されている。

【００４０】これにより、タップ制御回路５０は一つの
サブグループから次のサブグループへ限定サブグループ
を変更するまでの時間を各タップ制御サブグループ内の
有効タップ個数の情報を用いて決定するようにしたもの
である。

【００４１】次に、上記の有効タップ計数回路６２とカ
ウンタ６３の動作について詳細に説明するに、有効タッ
プ計数回路６２は、タップ番号算出回路５４の出力有効
タップ番号を入力信号として受け、各タップ制御サブグ
ループに属する有効タップの個数を算出し、各有効タッ
プ個数をカウンタ６３へ供給すると共に、有効タップの
個数が多い順に並べ換えたタップ制御サブグループ番号
を制御サブグループ更新回路５９へ供給する。

【００４２】カウンタ６３はタップ係数の更新回数を数
えるカウンタであり、係数更新回数が有効タップ計数回
路６２から供給された各タップ制御サブグループの有効
タップ個数で定められる回数に達する毎に、制御サブグ
ループ変更信号を発生してカウンタ５８及び制御サブグ
ループ記憶回路６０へ供給する。すなわち、有効タップ
個数が多い制御サブグループほど、カウンタ６３が制御
サブグループ変更信号を出力する時間間隔は長くなる。

【００４３】例えば、全タップ数Ｎを「３０」、有効タ
ップ数Ｌを「１０」、無効タップ数（Ｎ−Ｌ）を「２
０」、タップ制御サブグループ数を「５」とすると、各
タップ制御サブグループに属するタップの数は「６」と
なる。また、タップ制御サブグループをＧ（ｉ）（ｉ＝
１，２，．．．，５）、Ｇ（ｉ）に属するタップ番号を
括弧で括って表すと、以下のようになる。

【００４４】 Ｇ（１）＝｛ １， ２， ３， ４， ５， ６｝ Ｇ（２）＝｛ ７， ８， ９，１０，１１，１２｝ Ｇ（３）＝｛１３，１４，１５，１６，１７，１８｝ Ｇ（４）＝｛１９，２０，２１，２２，２３，２４｝ Ｇ（５）＝｛２５，２６，２７，２８，２９，３０｝ また、全タップ制御サブグループの選択が一巡した時
点、すなわち、カウンタ５６が制御サブグループ順序更
新信号を制御サブグループ更新回路５９へ出力した時点
での有効タップ番号が ｛１，７，８，９，１０，１６，１７，２０，２１，２
２｝ であったと仮定する。従って、このときの各タップ制御
サブグループＧ（１）〜Ｇ（５）に属する有効タップの
個数ＮＵＭ（ｉ）（ｉ＝１，２，．．．，５）は、次の
ように表される。

【００４５】ＮＵＭ（１）＝１ ＮＵＭ（２）＝４ ＮＵＭ（３）＝２ ＮＵＭ（４）＝３ ＮＵＭ（５）＝０ ここで、各タップ制御サブグループＧ（１）〜Ｇ（５）
に割り当てる限定時間（係数更新回数で表す）、Ｔ
（ｉ）（ｉ＝１，２，．．．，５）と有効タップ個数Ｎ
ＵＭ（ｉ）（ｉ＝１，２，．．．，５）の関係を次式 Ｔ（ｉ）＝ＮＵＭ（ｉ）×１００＋１０ で定義するものとすると、限定時間Ｔ（１）〜Ｔ（５）
はそれぞれ次のように表される。

【００４６】 Ｔ（１）＝１×１００＋１０＝１１０（回） Ｔ（２）＝４×１００＋１０＝４１０（回） Ｔ（３）＝２×１００＋１０＝２１０（回） Ｔ（４）＝３×１００＋１０＝３１０（回） Ｔ（５）＝０×１００＋１０＝ １０（回） また、タップ制御サブグループの限定順序Ｚ（ｉ）（ｉ
＝１，２，．．．，５）は、有効タップ個数ＮＵＭ
（ｉ）の多いサブグループ順であり、ここではＮＵＭ
（２）＞ＮＵＭ（４）＞ＮＵＭ（３）＞ＮＵＭ（１）＞
ＮＵＭ（５）であるから、次のようになる。

【００４７】Ｚ（１）＝２ Ｚ（２）＝４ Ｚ（３）＝３ Ｚ（４）＝１ Ｚ（５）＝５ 以上説明したように、本実施例によれば、一つのサブグ
ループから次のサブグループへ限定サブグループを変更
するまでの時間を各タップ制御サブグループ内の有効タ
ップの個数の情報を用いて決定することにより、最大絶
対係数値の算出が不要になり、演算量を削減することが
できる。

【００４８】なお、本発明は上記の実施例のエコーキャ
ンセラに限定されるものではなく、同様の原理によりノ
イズキャンセラ、ハウリングキャンセラ、適応等化器に
も適用することができる。また、タップ係数更新アルゴ
リズムに関しても、例として用いたアルゴリズム以外の
数々のアルゴリズムを適用することができる。

【００４９】

【発明の効果】以上説明したように、本発明方法及び装
置によれば、選択されたタップ制御サブグループは定め
られた係数更新回数毎に選択順序に従って変更し、選択
順序及び係数更新回数は各タップ制御サブグループ内の
有効タップの個数の情報を用いることにより、各制御サ
ブグループ毎の最大値や係数絶対値総和などの係数値情
報を算出することなく、タップ位置を適応制御するよう
にしたため、タップ制御サブグループの限定順序と限定
時間の決定に必要な演算量を従来よりも削減することが
でき、高速収束と残留誤差の低減を実現することができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例の構成図である。

【図２】従来の一例の構成図である。

【図３】係数発生回路の一例のブロック図である。

【符号の説明】

１ 送信信号入力端子 ２ 送信信号出力端子 ３ ２線／４線変換回路 ４ 受信信号入力端子 ５ 減算器 ６ 受信信号出力端子 ７ 経路スイッチ ８、３３ 加算回路 ２０_１〜２０_Ｎ−１ 遅延素子 ３０_１〜３０_Ｌ 係数発生回路 ３１、３２、４０_１〜４０_Ｌ 乗算器 ３４ 記憶回路 ５０ タップ制御回路 ５１ 最小係数検出回路 ５２ 無効タップ記憶回路 ５３ 判定回路 ５４ タップ番号算出回路 ５５ 係数クリア回路 ５８、６３ カウンタ ５９ 制御サブグループ更新回路 ６０ 制御サブグループ記憶回路 ６１ 制御タップ範囲計算回路 ６２ 有効タップ計数回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 アダプティブフィルタの全タップを等し
   い数の連続したタップからなる複数のタップ制御サブグ
   ループに分割すると共に、該全タップのうち選択した一
   部のタップの番号を有効タップ番号として記憶し、該有
   効タップ番号以外のタップの番号を無効タップ番号とし
   てファーストインファーストアウトメモリに記憶し、該
   有効タップ番号に対応するタップの係数値をあらかじめ
   定められた回数更新する度に、該有効タップ番号に対応
   するタップの係数値のうち絶対値が最小である係数値の
   タップ番号を無効タップ番号として前記ファーストイン
   ファーストアウトメモリの最後尾に格納すると共に、該
   ファーストインファーストアウトメモリの先頭にある無
   効タップ番号を取り出して、前記タップ制御サブグルー
   プの中で選択された一つのタップ制御サブグループに属
   するタップ番号であるときは新たに有効タップ番号と
   し、該無効タップ番号が該選択された一つのタップ制御
   サブグループに属するタップ番号でないときは有効とせ
   ずに前記ファーストインファーストアウトメモリの最後
   尾に格納し、該ファーストインファーストアウトメモリ
   から読み出した無効タップ番号が有効となるまで該無効
   タップ番号と該選択された一つのタップ制御サブグルー
   プに属するタップ番号との比較を繰り返すことにより、
   タップ位置を適応制御する適応化方法であって、 前記選択された一つのタップ制御サブグループを定めら
   れた係数更新回数毎に選択順序に従って変更し、該選択
   順序及び前記定められた係数更新回数は各タップ制御サ
   ブグループ内の有効タップの個数の情報を用いて決定す
   ることによりタップ位置を適応制御することを特徴とす
   るアダプティブフィルタの適応化方法。
2. 【請求項２】 未知システムの入力信号に対して遅延を
   与える縦続接続された複数の遅延素子と、 該複数の遅延素子の各出力信号のうちの一部を有効タッ
   プとして選択して出力する経路スイッチと、 該経路スイッチの出力信号と誤差信号及び係数クリア信
   号をそれぞれ入力信号として受け、有効タップのタップ
   係数値を発生する複数の係数発生回路と、 該複数の係数発生回路の各出力係数値と前記経路スイッ
   チの出力信号とをそれぞれ乗算する複数の乗算器と、 該複数の乗算器の出力乗算結果をそれぞれ加算して同定
   信号を出力する加算器と、 前記未知システムの出力信号から前記同定信号を減算し
   て前記誤差信号を出力する減算器と、 前記複数の係数発生回路の各出力係数値を入力信号とし
   て受け、全タップを等しい数の連続したタップからなる
   複数のタップ制御サブグループに分割し、該タップ制御
   サブグループの中で選択された一つのタップ制御サブグ
   ループを定められた係数更新回数毎に選択順序に従って
   変更すると共に、該選択順序及び定められた係数更新回
   数を各タップ制御サブグループ内の前記有効タップの個
   数の情報を用いて決定することにより、前記経路スイッ
   チの切換制御信号と前記係数クリア信号とをそれぞれ発
   生するタップ制御回路とを有することを特徴とするアダ
   プティブフィルタの適応化装置。
3. 【請求項３】前記タップ制御回路は、 前記複数の係数発生回路の各出力係数値と有効タップ番
   号とを入力信号として受け、絶対値最小の係数値のタッ
   プ番号を出力する最小係数検出回路と、 該最小係数検出回路の出力するタップ番号を無効タップ
   番号として格納するファーストインファーストアウトメ
   モリ構造の第１の記憶回路と、 全タップ番号から該第１の記憶回路の記憶タップ番号を
   除いた残りのタップ番号を前記有効タップ番号として算
   出し、前記最小係数検出回路へ出力すると共に前記経路
   スイッチへ前記切換制御信号として供給するタップ番号
   算出回路と、 前記複数の係数発生回路のうち前記最小係数検出回路の
   出力するタップ番号の係数発生回路に前記係数クリア信
   号を出力する係数クリア回路と、 全タップを等しい数の複数の連続したタップのタップ番
   号から構成されるタップ制御サブグループに分割したと
   き、該タップ制御サブグループと一対一に対応する制御
   サブグループ番号を選択順序に従って格納する第２の記
   憶回路と、 該制御サブグループ番号を入力信号として受け、該入力
   制御サブグループ番号に属するタップ番号の最大値と最
   小値とをそれぞれ出力する制御タップ範囲計算回路と、 前記第１の記憶回路から読み出された無効タップ番号が
   該制御タップ範囲計算回路の出力最大値から最小値まで
   の範囲内の値であるか否か判定し、該範囲内にない時に
   は該無効タップ番号を前記第１の記憶回路に格納する判
   定回路と、 前記タップ番号算出回路の出力有効タップ番号を入力信
   号として受け、各タップ制御サブグループに属するタッ
   プ番号の個数を計数し、該タップ番号の個数の多い順に
   並べた制御サブグループ番号と前記タップ番号の個数を
   出力する有効タップ計数回路と、 該有効タップ計数回路から前記タップ番号の個数を受け
   て、係数更新回数が定められた回数に達する毎に前記第
   ２の記憶回路に対して前記制御サブグループ番号の変更
   のための変更信号を出力する第１のカウンタと、 該変更信号があらかじめ定められた回数出力される毎に
   前記制御サブグループの順序更新信号を出力する第２の
   カウンタと、 該第２のカウンタの出力順序更新信号が入力された時に
   前記有効タップ計数回路の出力制御サブグループ番号を
   前記第２の記憶回路に書き込む制御サブグループ更新回
   路とを具備することを特徴とする請求項２記載のアダプ
   ティブフィルタの適応化装置。
4. 【請求項４】 前記係数発生回路は、前記経路スイッチ
   の出力信号と前記減算器の出力誤差信号とを乗算する第
   １の乗算器と、該第１の乗算器の出力信号とあらかじめ
   定められた定数とを乗算する第２の乗算器と、該第２の
   乗算器の出力信号と帰還信号とを加算する加算器と、該
   加算器の出力信号を前記係数値として保持すると共に、
   前記帰還信号として前記加算器へ出力し、前記係数クリ
   ア信号が入力された時に記憶内容がクリアされる記憶回
   路とを有することを特徴とする請求項２又は３記載のア
   ダプティブフィルタの適応化装置。