JP2540974B2 - アダプティブ・フィルタ適応化方法及び装置 - Google Patents
アダプティブ・フィルタ適応化方法及び装置Info
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- JP2540974B2 JP2540974B2 JP2066401A JP6640190A JP2540974B2 JP 2540974 B2 JP2540974 B2 JP 2540974B2 JP 2066401 A JP2066401 A JP 2066401A JP 6640190 A JP6640190 A JP 6640190A JP 2540974 B2 JP2540974 B2 JP 2540974B2
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H21/00—Adaptive networks
- H03H21/0012—Digital adaptive filters
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- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Soundproofing, Sound Blocking, And Sound Damping (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は未知システムを同定するために用いられるア
ダプティブ・フィルタの適応化方法及び装置に関する。
ダプティブ・フィルタの適応化方法及び装置に関する。
（従来の技術） アダプティブ・フィルタによる未知システムの同定を
応用した装置として、エコーキャンセラ、ノイズキャン
セラ、ハウリングキャンセラ、適応等化器などが知られ
ている。ここでは、２線/4線変換回路の４線側にて送信
回路より受信回路へ漏れ込むエコーを除去するエコーキ
ャンセラを例にとって、従来技術を説明する。
応用した装置として、エコーキャンセラ、ノイズキャン
セラ、ハウリングキャンセラ、適応等化器などが知られ
ている。ここでは、２線/4線変換回路の４線側にて送信
回路より受信回路へ漏れ込むエコーを除去するエコーキ
ャンセラを例にとって、従来技術を説明する。
エコーキャンセラは、エコーのインパルス応答に等し
い長さのタップ係数を持つ適応（アダプティブ）・フィ
ルタを用いて、送信信号に対応した疑似エコー（エコー
レプリカ）を生成することにより、２線/4線変換回路に
て送信回路から受信回路に漏れ込むエコーを抑圧するよ
うに動作する。この時、アダプティブ・フィルタの各タ
ップ係数は、エコーと受信信号が混在した混在信号から
エコーレプリカを差し引いた差信号と送信信号との相関
をとることにより修正される。このようなアダプティブ
・フィルタの係数修正すなわち収束アルゴリズムの代表
的なものとして「LMS ALGORITHM」（PROCEEDINGS OF IE
EE 63巻12号、1975年、1692−1716ページ参照；以下、
「文献１」）と「LEARNING IDENTIFICATION METHOD;LI
M」（IEEE TRANSACTIONS ON AUTOMATIC CONTROL 12巻３
号、1967年、282−287ページ参照；以下、「文献２」）
が知られている。
い長さのタップ係数を持つ適応（アダプティブ）・フィ
ルタを用いて、送信信号に対応した疑似エコー（エコー
レプリカ）を生成することにより、２線/4線変換回路に
て送信回路から受信回路に漏れ込むエコーを抑圧するよ
うに動作する。この時、アダプティブ・フィルタの各タ
ップ係数は、エコーと受信信号が混在した混在信号から
エコーレプリカを差し引いた差信号と送信信号との相関
をとることにより修正される。このようなアダプティブ
・フィルタの係数修正すなわち収束アルゴリズムの代表
的なものとして「LMS ALGORITHM」（PROCEEDINGS OF IE
EE 63巻12号、1975年、1692−1716ページ参照；以下、
「文献１」）と「LEARNING IDENTIFICATION METHOD;LI
M」（IEEE TRANSACTIONS ON AUTOMATIC CONTROL 12巻３
号、1967年、282−287ページ参照；以下、「文献２」）
が知られている。
実際にエコーキャンセラの挿入される４線回線上の地
点と４線/2線変換回路のある地点の間に固定遅延が存在
する場合、従来のエコーキャンセラでは、この固定遅延
量を含めたエコーのインパルス応答に等しい長さのタッ
プ係数を持つアダプティブ・フィルタを用いる必要があ
る。これは本来、零係数となり演算を必要としない固定
遅延部分に対してフィルタ演算を行わせることになり効
率が悪く、また、固定遅延量が非常に大きいときには膨
大なタップ数を持つことになり、係数間の相互干渉で収
束時間が増加するという問題がある。
点と４線/2線変換回路のある地点の間に固定遅延が存在
する場合、従来のエコーキャンセラでは、この固定遅延
量を含めたエコーのインパルス応答に等しい長さのタッ
プ係数を持つアダプティブ・フィルタを用いる必要があ
る。これは本来、零係数となり演算を必要としない固定
遅延部分に対してフィルタ演算を行わせることになり効
率が悪く、また、固定遅延量が非常に大きいときには膨
大なタップ数を持つことになり、係数間の相互干渉で収
束時間が増加するという問題がある。
上記問題点を解決する手法として、エコーのインパル
ス応答の固定遅延部分を除いた実質的な応答波形部分に
対応するアダプティブ・フィルタの係数だけを用いてエ
コーレプリカを計算する方法が「昭和59年電子情報通信
学会通信部門全国大会予稿集 NO.595」（以下、「文献
３」）に提案されている。
ス応答の固定遅延部分を除いた実質的な応答波形部分に
対応するアダプティブ・フィルタの係数だけを用いてエ
コーレプリカを計算する方法が「昭和59年電子情報通信
学会通信部門全国大会予稿集 NO.595」（以下、「文献
３」）に提案されている。
第３図は、「文献３」に提案されたエコーキャンセラ
の構成を示すブロック図である。第３図において、一点
鎖線で囲まれたブロックは、アダプティブ・フィルタの
１タップ分のフィルタ係数を算出する部分であり、ブロ
ック１、ブロック２はそれぞれタップ番号「０」、タッ
プ番号「１」のフィルタ係数算出部に対応している。第
３図において、一点鎖線で囲まれたブロックは、２ブロ
ックしか表示されていないが、アダプティブ・フィルタ
の全タップ数をＮとすると、実際にはＮブロック存在す
る。フィルタ係数算出部は、係数更新部分とその係数を
フィルタ演算に使用するどうかを選択する乗算器から成
る。次に、収束アルゴリズムとして「文献１」に示され
た「LMS ALGORITHM」を仮定し、番号「０」のタップに
着目して、１タップ分の動作を説明する。
の構成を示すブロック図である。第３図において、一点
鎖線で囲まれたブロックは、アダプティブ・フィルタの
１タップ分のフィルタ係数を算出する部分であり、ブロ
ック１、ブロック２はそれぞれタップ番号「０」、タッ
プ番号「１」のフィルタ係数算出部に対応している。第
３図において、一点鎖線で囲まれたブロックは、２ブロ
ックしか表示されていないが、アダプティブ・フィルタ
の全タップ数をＮとすると、実際にはＮブロック存在す
る。フィルタ係数算出部は、係数更新部分とその係数を
フィルタ演算に使用するどうかを選択する乗算器から成
る。次に、収束アルゴリズムとして「文献１」に示され
た「LMS ALGORITHM」を仮定し、番号「０」のタップに
着目して、１タップ分の動作を説明する。
番号「０」のタップに対する入力信号と、受信信号か
らエコーレプリカを差し引いて得られた誤差信号は、乗
算器４に入力される。以下、簡単のため、特に断わりの
ない限り、係数更新時に受信信号は０であるものと仮定
する。乗算器４の出力と制御回路26から出力されるフィ
ルタ係数更新のための定数Ｍは、乗算器８に入力され
る。この定数は、通常ステップサイズと呼ばれる。フィ
ルタ係数の修正項である乗算器８の出力は、遅延素子13
に記憶されている更新前のフィルタ係数値と加算器10に
て加算され、更新されたフィルタ係数値は、あらためて
遅延素子13に入力される。制御回路26から供給される係
数再設定信号C0として０が入力されると、遅延素子13の
フィルタ係数値は０に強制設定される。遅延素子13の出
力は、乗算器17に入力される。乗算器17は、遅延素子13
の出力と制御回路26から供給される係数値設定信号V0を
乗算する。係数値設定信号の値は、“0"と“1"の２種類
の値であるとすれば、V0＝１のときには遅延素子13の出
力が、V0＝０のときには０が、乗算器20に伝達されると
ともに、制御回路26にW0として入力される。したがっ
て、V0＝１のとき、そのタップのフィルタ係数値がフィ
ルタ積和演算に使用され、V0＝０のとき、使用されない
ことになる。番号「０」のタップにおけるフィルタ係数
である乗算器17の出力は、そのタップに対する入力信号
と乗算器20にて乗算され、乗算結果は加算器22に入力さ
れる。以上が番号「０」のタップにおける動作であり、
他のタップにおいても同様の処理が行われる。
らエコーレプリカを差し引いて得られた誤差信号は、乗
算器４に入力される。以下、簡単のため、特に断わりの
ない限り、係数更新時に受信信号は０であるものと仮定
する。乗算器４の出力と制御回路26から出力されるフィ
ルタ係数更新のための定数Ｍは、乗算器８に入力され
る。この定数は、通常ステップサイズと呼ばれる。フィ
ルタ係数の修正項である乗算器８の出力は、遅延素子13
に記憶されている更新前のフィルタ係数値と加算器10に
て加算され、更新されたフィルタ係数値は、あらためて
遅延素子13に入力される。制御回路26から供給される係
数再設定信号C0として０が入力されると、遅延素子13の
フィルタ係数値は０に強制設定される。遅延素子13の出
力は、乗算器17に入力される。乗算器17は、遅延素子13
の出力と制御回路26から供給される係数値設定信号V0を
乗算する。係数値設定信号の値は、“0"と“1"の２種類
の値であるとすれば、V0＝１のときには遅延素子13の出
力が、V0＝０のときには０が、乗算器20に伝達されると
ともに、制御回路26にW0として入力される。したがっ
て、V0＝１のとき、そのタップのフィルタ係数値がフィ
ルタ積和演算に使用され、V0＝０のとき、使用されない
ことになる。番号「０」のタップにおけるフィルタ係数
である乗算器17の出力は、そのタップに対する入力信号
と乗算器20にて乗算され、乗算結果は加算器22に入力さ
れる。以上が番号「０」のタップにおける動作であり、
他のタップにおいても同様の処理が行われる。
加算器22は各タップにおいて算出された乗算結果を全
て加算して、エコーレプリカを生成し、減算器24に入力
する。すなわち、加算器22の出力が、アダプティブ・フ
ィルタで生成されるエコーレプリカとなる。減算器24
は、２線/4線変換回路80を通して受信側に漏れ込むエコ
ーからエコーレプリカを減算して、誤差信号を出力す
る。以上、説明したように、各タップのフィルタ係数
は、制御回路26からの係数値選択信号V0〜VN-1によっ
て、そのフィルタ係数をフィルタ積和演算に使用するか
しないかが選択される。以下、フィルタ積和演算に使用
するタップを有効タップ、使用しないタップを無効タッ
プと呼ぶことにする。次に、制御回路26の動作について
詳細に説明する。
て加算して、エコーレプリカを生成し、減算器24に入力
する。すなわち、加算器22の出力が、アダプティブ・フ
ィルタで生成されるエコーレプリカとなる。減算器24
は、２線/4線変換回路80を通して受信側に漏れ込むエコ
ーからエコーレプリカを減算して、誤差信号を出力す
る。以上、説明したように、各タップのフィルタ係数
は、制御回路26からの係数値選択信号V0〜VN-1によっ
て、そのフィルタ係数をフィルタ積和演算に使用するか
しないかが選択される。以下、フィルタ積和演算に使用
するタップを有効タップ、使用しないタップを無効タッ
プと呼ぶことにする。次に、制御回路26の動作について
詳細に説明する。
第４図は、制御回路26の内部を示すブロック図であ
る。記憶回路61は、アダプティブ・フィルタの全タップ
数Ｎに等しい容量を持ち、各タップの有効／無効情報を
記憶する。具体的には、有効であるタップ番号に対応す
る領域には、“1"の情報を記憶し、無効であるタップ番
号に対応する領域には、“0"の情報を記憶しており、そ
の情報V0〜VN-1は、アダプティブ・フィルタの各タップ
にある係数値を制御する。一方、無効タップの番号を記
憶する記憶回路62は、FIFO（First−In−First−Out）
で構成されている。記憶回路63との記憶回路65は、それ
ぞれ記憶回路61と記憶回路62の初期設定値を記憶してお
り、外部よりリセット信号が入力されたとき、スイッチ
64及びスイッチ66を閉じることにより、初期設定され
る。記憶回路63の内容は、全タップ番号のうち、等間隔
に“1"の値を持ち、残りは“0"の値を持つ。また、記憶
回路65の内容は、記憶回路63の内容のうち、“0"の値を
もつ領域に対応する無効タップ番号をタップ番号の順に
配列したものである。記憶回路61の出力V0〜VN-1によっ
て有効と選択されたタップの係数は、「LMS ALGORITH
M」を用いて係数更新が行われる。ステップサイズＭと
しては、制御回路26から供給される定数μが使用され
る。なお、μの代わりに、μを入力信号電力で割った値
を用いることにより「文献２」に示された「LIM」を適
用したことになる。所定回数の係数更新ごとに記憶回路
61の内容が更新され、タップ位置制御が行われる。タッ
プ位置制御は、以下の手順で実施される。
る。記憶回路61は、アダプティブ・フィルタの全タップ
数Ｎに等しい容量を持ち、各タップの有効／無効情報を
記憶する。具体的には、有効であるタップ番号に対応す
る領域には、“1"の情報を記憶し、無効であるタップ番
号に対応する領域には、“0"の情報を記憶しており、そ
の情報V0〜VN-1は、アダプティブ・フィルタの各タップ
にある係数値を制御する。一方、無効タップの番号を記
憶する記憶回路62は、FIFO（First−In−First−Out）
で構成されている。記憶回路63との記憶回路65は、それ
ぞれ記憶回路61と記憶回路62の初期設定値を記憶してお
り、外部よりリセット信号が入力されたとき、スイッチ
64及びスイッチ66を閉じることにより、初期設定され
る。記憶回路63の内容は、全タップ番号のうち、等間隔
に“1"の値を持ち、残りは“0"の値を持つ。また、記憶
回路65の内容は、記憶回路63の内容のうち、“0"の値を
もつ領域に対応する無効タップ番号をタップ番号の順に
配列したものである。記憶回路61の出力V0〜VN-1によっ
て有効と選択されたタップの係数は、「LMS ALGORITH
M」を用いて係数更新が行われる。ステップサイズＭと
しては、制御回路26から供給される定数μが使用され
る。なお、μの代わりに、μを入力信号電力で割った値
を用いることにより「文献２」に示された「LIM」を適
用したことになる。所定回数の係数更新ごとに記憶回路
61の内容が更新され、タップ位置制御が行われる。タッ
プ位置制御は、以下の手順で実施される。
並列乗算回路32は、記憶回路61の出力V0〜VN-1と各タ
ップの係数値W0〜WN-1を受けて、Vk・Wk（ｋ＝0,1,…,N
−１）を算出し、それぞれの乗算結果を最小値検出回路
67に出力する。最小値検出回路67は、並列乗算回路32の
出力を受けて、絶対値が最小で非零の係数に対応したタ
ップ番号をアドレス制御回路31と記憶回路62に供給す
る。記憶回路62は、供給されたタップ番号を待行列の最
後尾に入れ、待ち行列の先頭にあるタップ番号をアドレ
ス制御回路31とセレクタ71に出力する。アドレス制御回
路31は、最小値検出回路67より入力されたタップ番号に
対応する記憶回路61の記憶内容Vi（０≦ｉ≦Ｎ−１）を
“1"から“0"にする制御信号と、記憶回路62から入力さ
れたタップ番号に対応する記憶内容Vj（０≦ｊ≦Ｎ−
１）を“0"から“1"にする制御信号とを記憶回路61に出
力する。記憶回路61は、アドレス制御回路31から入力さ
れる制御信号に従って、記憶内容Viと記憶内容Vjを書き
換える。セレクタ71は、各タップの遅延素子の係数再設
定信号C0〜CN-1のうち、記憶回路62から伝達されたタッ
プ番号で指定されたタップに対応した係数再設定信号Cj
を選択して“0"を出力し、新たに有効となったタップの
係数を“0"に再設定する。以上が、タップ位置制御の手
順である。
ップの係数値W0〜WN-1を受けて、Vk・Wk（ｋ＝0,1,…,N
−１）を算出し、それぞれの乗算結果を最小値検出回路
67に出力する。最小値検出回路67は、並列乗算回路32の
出力を受けて、絶対値が最小で非零の係数に対応したタ
ップ番号をアドレス制御回路31と記憶回路62に供給す
る。記憶回路62は、供給されたタップ番号を待行列の最
後尾に入れ、待ち行列の先頭にあるタップ番号をアドレ
ス制御回路31とセレクタ71に出力する。アドレス制御回
路31は、最小値検出回路67より入力されたタップ番号に
対応する記憶回路61の記憶内容Vi（０≦ｉ≦Ｎ−１）を
“1"から“0"にする制御信号と、記憶回路62から入力さ
れたタップ番号に対応する記憶内容Vj（０≦ｊ≦Ｎ−
１）を“0"から“1"にする制御信号とを記憶回路61に出
力する。記憶回路61は、アドレス制御回路31から入力さ
れる制御信号に従って、記憶内容Viと記憶内容Vjを書き
換える。セレクタ71は、各タップの遅延素子の係数再設
定信号C0〜CN-1のうち、記憶回路62から伝達されたタッ
プ番号で指定されたタップに対応した係数再設定信号Cj
を選択して“0"を出力し、新たに有効となったタップの
係数を“0"に再設定する。以上が、タップ位置制御の手
順である。
（発明が解決しようとする課題） 上述した「文献３」に提案されている方法には、次の
ような２つの問題点がある。
ような２つの問題点がある。
第１の問題点は、固定遅延量に関するものである。い
ま、実質的なエコーのインパル応答長に対して固定遅延
量の割合が非常に大きい場合を仮定すると、固定遅延量
を含めた全タップ数と有効タップ数の比は大きくなる。
このとき、「文献３」の方法では、記憶回路62の初期設
定値は、小さい順に配列された無効タップ番号なので、
本来有効となるべきタップ番号のほとんどが記憶回路62
の待行列の後方に初期配列されている。したがって、そ
れらのタップ番号が待行列の先頭まで移動し有効タップ
とし設定されるのに時間がかかり、収束時間の増加を招
く。
ま、実質的なエコーのインパル応答長に対して固定遅延
量の割合が非常に大きい場合を仮定すると、固定遅延量
を含めた全タップ数と有効タップ数の比は大きくなる。
このとき、「文献３」の方法では、記憶回路62の初期設
定値は、小さい順に配列された無効タップ番号なので、
本来有効となるべきタップ番号のほとんどが記憶回路62
の待行列の後方に初期配列されている。したがって、そ
れらのタップ番号が待行列の先頭まで移動し有効タップ
とし設定されるのに時間がかかり、収束時間の増加を招
く。
第２の問題点は、タップ位置制御と係数値制御の相互
干渉に関するものである。「文献３」に示された方法の
ようにタップ位置の制御と係数の制御を行う場合、ステ
ップサイズμが大きいと、この両制御の相互干渉による
係数の変動が著しくなる。なぜならば、係数更新は、そ
の時点のタップ配置で、最も誤差を減らす方向に行われ
るため、係数更新後にタップ配置が変化すると、その影
響を受けるためである。その結果、本来収束過程で成長
しないはずの係数値が大きくなり、有効タップ選択の誤
りによる収束時間の増加を招く。一方、μを小さく設定
すると、逆に成長すべき有効タップの係数成長も遅くな
り、やはり収束時間の増加を招く。
干渉に関するものである。「文献３」に示された方法の
ようにタップ位置の制御と係数の制御を行う場合、ステ
ップサイズμが大きいと、この両制御の相互干渉による
係数の変動が著しくなる。なぜならば、係数更新は、そ
の時点のタップ配置で、最も誤差を減らす方向に行われ
るため、係数更新後にタップ配置が変化すると、その影
響を受けるためである。その結果、本来収束過程で成長
しないはずの係数値が大きくなり、有効タップ選択の誤
りによる収束時間の増加を招く。一方、μを小さく設定
すると、逆に成長すべき有効タップの係数成長も遅くな
り、やはり収束時間の増加を招く。
本発明の目的は、上記問題点を解決し、収束速度を改
善したアダプティブ・フィルタの適応化方法及び装置を
提案することにある。
善したアダプティブ・フィルタの適応化方法及び装置を
提案することにある。
（課題を解決するための手段） 本発明は、アダプティブ・フィルタの全タップのう
ち、積和演算に使用する一部の係数の番号を有効係数番
号として記憶し、前記積和演算に使用しない係数番号を
無効係数番号として待ち行列に記憶し、前記有効係数番
号に対応する係数の更新毎に、前記有効係数番号のう
ち、対応する係数の絶対値が最小である番号を無効とし
て前記待ち行列の最後尾に入れ、前記待ち行列の先頭に
ある無効係数番号を新たに有効係数番号とするように動
作してタップ位置を適応制御するアダプティブ・フィル
タにおいて、第１のステップサイズを用いて前記有効係
数番号に対応した係数を連続して更新し、係数更新毎に
絶対値が最大値である係数に対応した有効係数番号を検
出して、同一の有効係数番号の検出確率が予め定められ
た値を越えた後、第２のステップサイズを用いた係数更
新動作と前記係数絶対値最大と検出された有効係数番号
周辺に限定したタップ位置の適応制御を行うことを特徴
とするアダプティブ・フィルタ適応化方法である。
ち、積和演算に使用する一部の係数の番号を有効係数番
号として記憶し、前記積和演算に使用しない係数番号を
無効係数番号として待ち行列に記憶し、前記有効係数番
号に対応する係数の更新毎に、前記有効係数番号のう
ち、対応する係数の絶対値が最小である番号を無効とし
て前記待ち行列の最後尾に入れ、前記待ち行列の先頭に
ある無効係数番号を新たに有効係数番号とするように動
作してタップ位置を適応制御するアダプティブ・フィル
タにおいて、第１のステップサイズを用いて前記有効係
数番号に対応した係数を連続して更新し、係数更新毎に
絶対値が最大値である係数に対応した有効係数番号を検
出して、同一の有効係数番号の検出確率が予め定められ
た値を越えた後、第２のステップサイズを用いた係数更
新動作と前記係数絶対値最大と検出された有効係数番号
周辺に限定したタップ位置の適応制御を行うことを特徴
とするアダプティブ・フィルタ適応化方法である。
また、本発明は、未知システムの出力からアダプティ
ブ・フィルタの出力する同定信号を差し引いて得られた
誤差信号を用いて係数を更新し、前記未知システムの同
定を行う前記アダプティブ・フィルタにおいて、複数の
係数更新回路と、該係数更新回路の各々から受けた複数
の係数値を用いてそれぞれの係数更新回路に対する係数
更新のステップ・サイズと係数再設定信号と係数値選択
信号を供給する制御回路を少なくとも具備し、前記係数
更新回路は自己の発生する係数値に対する被乗算信号と
前記誤差信号を乗算する第１の乗算器と、該第１の乗算
器の出力と前記ステップ・サイズを乗算する第２の乗算
器と、該第２の乗算器の出力と帰還信号を加算する加算
器と、該加算器出力を該加算器へ前記帰還信号として供
給し、前記係数再設定信号によって零に再設定される遅
延素子と、該遅延素子の出力と前記係数値選択信号を乗
算して結果を係数値とする第３の乗算器から構成され、
前記制御回路は全ての係数更新回路に対する前記係数値
選択信号を記憶する第１の記憶回路と、前記複数の係数
値を受けて、絶対値最大の係数値に対応したタップの番
号を出力する最大値検出回路と、前記複数の係数値と前
記複数の係数値選択信号を受けて、それぞれ対応した係
数値と係数値選択信号を乗算する並列乗算回路と、該並
列乗算回路の複数の出力を受け、絶対値最小で非零の係
数値に対応したタップの番号を出力する最小値検出回路
と、該最小値検出回路の出力を供給された順に保持する
第２の記憶回路と、該第２の記憶回路の出力を受け、ア
ドレス制御回路又は前記第２の記憶回路のいずれかに供
給する第１のセレクタと、前記第２の記憶回路の出力と
前記最大値検出回路の出力を受け、前記第１のセレクタ
の制御信号を発生する第１の判定回路と、前記第２の記
憶回路の初期値を保持する第３の記憶回路と、該第３の
記憶回路から前記第２の記憶回路に至る経路を開閉する
第１のスイッチと、前記最大値検出回路の出力を複数個
連続して記憶する第４の記憶回路と、該第４の記憶回路
の複数の出力を受け、前記アダプティブ・フィルタの動
作状態を判定する第２の判定回路と、該第２の判定回路
の出力に従って複数の入力定数の内一つを選択し、ステ
ップ・サイズとして前記第２の乗算器に供給する第２の
セレクタと、前記第２の判定回路の出力に従って前記第
１のセレクタから前記アドレス制御回路に至る経路を開
閉する第２のスイッチと、前記第２の判定回路の出力に
従って前記最小値検出回路から前記第２の記憶回路に至
る経路を開閉する第３のスイッチと、前記第２のスイッ
チの出力にて指定された前記係数更新回路に前記係数再
設定信号として零を出力する第３のセレクタと、前記第
１の記憶回路に供給する初期値を保持する第５の記憶回
路と、該第５の記憶回路から前記第１の記憶回路に至る
経路を開閉する第４のスイッチと、前記第２のスイッチ
と前記第３のスイッチから信号を受け、前記第２のスイ
ッチから供給された信号に対応した前記第１の記憶回路
の領域には“1"を、前記第３のスイッチから供給された
信号に対応した領域には“0"を書き込むような制御信号
を発生する前記アドレス制御回路とから構成されること
を特徴とするアダプティブ・フィルタ適応化装置であ
る。
ブ・フィルタの出力する同定信号を差し引いて得られた
誤差信号を用いて係数を更新し、前記未知システムの同
定を行う前記アダプティブ・フィルタにおいて、複数の
係数更新回路と、該係数更新回路の各々から受けた複数
の係数値を用いてそれぞれの係数更新回路に対する係数
更新のステップ・サイズと係数再設定信号と係数値選択
信号を供給する制御回路を少なくとも具備し、前記係数
更新回路は自己の発生する係数値に対する被乗算信号と
前記誤差信号を乗算する第１の乗算器と、該第１の乗算
器の出力と前記ステップ・サイズを乗算する第２の乗算
器と、該第２の乗算器の出力と帰還信号を加算する加算
器と、該加算器出力を該加算器へ前記帰還信号として供
給し、前記係数再設定信号によって零に再設定される遅
延素子と、該遅延素子の出力と前記係数値選択信号を乗
算して結果を係数値とする第３の乗算器から構成され、
前記制御回路は全ての係数更新回路に対する前記係数値
選択信号を記憶する第１の記憶回路と、前記複数の係数
値を受けて、絶対値最大の係数値に対応したタップの番
号を出力する最大値検出回路と、前記複数の係数値と前
記複数の係数値選択信号を受けて、それぞれ対応した係
数値と係数値選択信号を乗算する並列乗算回路と、該並
列乗算回路の複数の出力を受け、絶対値最小で非零の係
数値に対応したタップの番号を出力する最小値検出回路
と、該最小値検出回路の出力を供給された順に保持する
第２の記憶回路と、該第２の記憶回路の出力を受け、ア
ドレス制御回路又は前記第２の記憶回路のいずれかに供
給する第１のセレクタと、前記第２の記憶回路の出力と
前記最大値検出回路の出力を受け、前記第１のセレクタ
の制御信号を発生する第１の判定回路と、前記第２の記
憶回路の初期値を保持する第３の記憶回路と、該第３の
記憶回路から前記第２の記憶回路に至る経路を開閉する
第１のスイッチと、前記最大値検出回路の出力を複数個
連続して記憶する第４の記憶回路と、該第４の記憶回路
の複数の出力を受け、前記アダプティブ・フィルタの動
作状態を判定する第２の判定回路と、該第２の判定回路
の出力に従って複数の入力定数の内一つを選択し、ステ
ップ・サイズとして前記第２の乗算器に供給する第２の
セレクタと、前記第２の判定回路の出力に従って前記第
１のセレクタから前記アドレス制御回路に至る経路を開
閉する第２のスイッチと、前記第２の判定回路の出力に
従って前記最小値検出回路から前記第２の記憶回路に至
る経路を開閉する第３のスイッチと、前記第２のスイッ
チの出力にて指定された前記係数更新回路に前記係数再
設定信号として零を出力する第３のセレクタと、前記第
１の記憶回路に供給する初期値を保持する第５の記憶回
路と、該第５の記憶回路から前記第１の記憶回路に至る
経路を開閉する第４のスイッチと、前記第２のスイッチ
と前記第３のスイッチから信号を受け、前記第２のスイ
ッチから供給された信号に対応した前記第１の記憶回路
の領域には“1"を、前記第３のスイッチから供給された
信号に対応した領域には“0"を書き込むような制御信号
を発生する前記アドレス制御回路とから構成されること
を特徴とするアダプティブ・フィルタ適応化装置であ
る。
（作用） 本発明では、まず、「文献３」に示された方法と同じ
有効タップ、待行列の初期値で、小さいステップサイズ
を用いて係数更新を行う。係数更新毎に、絶対値が最大
である有効タップの係数を監視して、応答波形部分の位
置を推定する。位置推定後は、係数絶対値最大のタップ
周辺に限定したタップ位置制御を大きなステップサイズ
で行う。ステップサイズ切り替えにより、真の有効タッ
プの係数の安定した成長を促進し、正確で迅速な応答波
形の位置推定を可能にする。また、位置を限定したタッ
プの適応配置により、収束特性の改善をはかることがで
きる。
有効タップ、待行列の初期値で、小さいステップサイズ
を用いて係数更新を行う。係数更新毎に、絶対値が最大
である有効タップの係数を監視して、応答波形部分の位
置を推定する。位置推定後は、係数絶対値最大のタップ
周辺に限定したタップ位置制御を大きなステップサイズ
で行う。ステップサイズ切り替えにより、真の有効タッ
プの係数の安定した成長を促進し、正確で迅速な応答波
形の位置推定を可能にする。また、位置を限定したタッ
プの適応配置により、収束特性の改善をはかることがで
きる。
（実施例） 次に、図面を参照して本発明について詳細に説明す
る。
る。
第１図は、本発明をエコーキャンセラに適用した一実
施例の構成を示すブロック図であり、第２図は、第１図
にある制御回路27の詳細を示したブロック図である。第
１図は、従来例を示す第３図と制御回路26を除いて全く
同一であり、以下、制御回路27の動作だけを第２図を参
照して詳細に説明する。
施例の構成を示すブロック図であり、第２図は、第１図
にある制御回路27の詳細を示したブロック図である。第
１図は、従来例を示す第３図と制御回路26を除いて全く
同一であり、以下、制御回路27の動作だけを第２図を参
照して詳細に説明する。
本発明のアダプティブ・フィルタでは、２つの動作状
態が存在する。判定回路45は、入力に基づいて動作状態
を判定し、結果をセレクタ47、スイッチ48、スイッチ49
に供給している。ここでは、動作状態を示す情報は、
“0"と“1"の２種類であるとし、“0"のときの状態を
「第１の状態」“1"のときの状態を「第２の状態」と呼
ぶ。「第１の状態」を初期状態とすれば、判定回路45の
出力は、“0"である。スイッチ48とスイッチ49は、判定
回路45から供給される信号が“0"のとオフであり、“1"
のときオンとなるように構成する。したがって、スイッ
チ48とスイッチ49の初期状態は共にオフになっている。
また、セレクタ47は、「第１の状態」でμ１を選択し、
「第２の状態」でμ２を選択するように構成する。した
がって、初期状態はμ１を選択してＭとして出力する。
μ１、μ２は、μ１＜μ２を満足する定数である。「文
献３」の方法の説明で述べたように、このμ１、μ２の
代わりに、μ１、μ２を入力信号電力で割った値を用い
ることにより、「文献２」に示された「LIM」を適用し
たことになる。また、従来方法と同様に、記憶回路63と
記憶回路65は、それぞれ記憶回路61と記憶回路62の初期
設定値を記憶しており、外部よりリセット信号が入力さ
れたとき、スイッチ64及びスイッチ66を閉じることによ
り、初期設定される。
態が存在する。判定回路45は、入力に基づいて動作状態
を判定し、結果をセレクタ47、スイッチ48、スイッチ49
に供給している。ここでは、動作状態を示す情報は、
“0"と“1"の２種類であるとし、“0"のときの状態を
「第１の状態」“1"のときの状態を「第２の状態」と呼
ぶ。「第１の状態」を初期状態とすれば、判定回路45の
出力は、“0"である。スイッチ48とスイッチ49は、判定
回路45から供給される信号が“0"のとオフであり、“1"
のときオンとなるように構成する。したがって、スイッ
チ48とスイッチ49の初期状態は共にオフになっている。
また、セレクタ47は、「第１の状態」でμ１を選択し、
「第２の状態」でμ２を選択するように構成する。した
がって、初期状態はμ１を選択してＭとして出力する。
μ１、μ２は、μ１＜μ２を満足する定数である。「文
献３」の方法の説明で述べたように、このμ１、μ２の
代わりに、μ１、μ２を入力信号電力で割った値を用い
ることにより、「文献２」に示された「LIM」を適用し
たことになる。また、従来方法と同様に、記憶回路63と
記憶回路65は、それぞれ記憶回路61と記憶回路62の初期
設定値を記憶しており、外部よりリセット信号が入力さ
れたとき、スイッチ64及びスイッチ66を閉じることによ
り、初期設定される。
以上の初期状態の設定後、記憶回路61の出力V0〜VN-1
によって、有効と選択されたタップの係数更新が行われ
る。最大値検出回路55は、係数更新毎に、各タップの係
数値W0〜WN-1を受けて、絶対値が最大である係数に対応
した有効タップ番号を判定回路56と記憶回路43に供給す
る。記憶回路43は、連続して入力されるタップ番号のう
ち、最新のＰ個（Ｐは予め定められた正定数）を記憶
し、全てを一括して判定回路45に伝達する。判定回路45
は、Ｐ個のタップ番号のうち最も出現頻度の高いものの
出現確率が予め定められた閾値Pthを越えたときに出力
を“0"から“1"に変更し、エコーキャンセラの動作状態
を「第１の状態」から「第２の状態」に変更する。
によって、有効と選択されたタップの係数更新が行われ
る。最大値検出回路55は、係数更新毎に、各タップの係
数値W0〜WN-1を受けて、絶対値が最大である係数に対応
した有効タップ番号を判定回路56と記憶回路43に供給す
る。記憶回路43は、連続して入力されるタップ番号のう
ち、最新のＰ個（Ｐは予め定められた正定数）を記憶
し、全てを一括して判定回路45に伝達する。判定回路45
は、Ｐ個のタップ番号のうち最も出現頻度の高いものの
出現確率が予め定められた閾値Pthを越えたときに出力
を“0"から“1"に変更し、エコーキャンセラの動作状態
を「第１の状態」から「第２の状態」に変更する。
以上説明した「第１の状態」における動作の目的は、
等間隔に分散配置した有効タップ位置において、値の小
さいステップサイズを用いた係数修正を連続して行い、
絶対値最大である係数に対応するタップ位置を連続検出
して、短時間で応答波形部分のだいたいの位置を推定す
ることにある。次に、「第２の状態」の動作を説明す
る。
等間隔に分散配置した有効タップ位置において、値の小
さいステップサイズを用いた係数修正を連続して行い、
絶対値最大である係数に対応するタップ位置を連続検出
して、短時間で応答波形部分のだいたいの位置を推定す
ることにある。次に、「第２の状態」の動作を説明す
る。
判定回路45の出力が“0"から“1"になったとき、スイ
ッチ48とスイッチ49はオンになり、セレクタ47は出力す
るステップサイズをμ１からμ２に変更する。「第２の
状態」では、Ｑ回（Ｑは正定数）の係数変更ごとに、有
効タップ位置更新が行われる。タップ位置更新は、以下
の手順で実施される。
ッチ48とスイッチ49はオンになり、セレクタ47は出力す
るステップサイズをμ１からμ２に変更する。「第２の
状態」では、Ｑ回（Ｑは正定数）の係数変更ごとに、有
効タップ位置更新が行われる。タップ位置更新は、以下
の手順で実施される。
並列乗算回路32は、記憶回路61の出力V0〜VN-1と各タ
ップの係数値W0〜WN-1を受けて、Vk・Wk（ｋ＝0,1,…,N
−１）を算出し、それぞれの乗算結果を最小値検出回路
67に出力する。最小値検出回路67は、並列乗算回路32の
出力を受けて、絶対値が最小で非零の係数に対応したタ
ップ番号をスイッチ49を経てアドレス制御回路31と記憶
回路62に供給する。記憶回路62は、スイッチ49を通して
入力されたタップ番号を待行列の最後尾に入れ、待ち行
列の先頭にあるタップ番号を判定回路56とセレクタ52に
出力する。判定回路56は、最大値検出回路55より伝達さ
れた係数絶対値最大の有効タップ番号Imaxと、記憶回路
62ら供給されたタップ番号Ｓと、アダプティブ・フィル
タの有効タップ数Ｌの関係を調べ、Imax−Ｌ≦Ｓ≦Imax
＋Ｌであれば、制御信号として“0"を出力し、そうでな
ければ“1"を出力する。セレクタ52は、判定回路56から
入力される制御信号が“0"のときは入力をスイッチ48
に、“1"のときは記憶回路62に伝達する。また、制御信
号が“1"のときは、タップ番号は記憶回路62の待行列の
最後尾に入力され、再び待行列の先頭にある新しいタッ
プ番号が判定回路56とセレクタ52に入力される。この繰
り返し動作は、制御信号が“0"になるまで行われる。制
御信号が“0"になると、タップ番号はスイッチ48を経て
アドレス制御回路31とセレクタ71に入力される。アドレ
ス制御回路31は、最小値検出回路67よりスイッチ49を経
て入力されたタップ番号に対応する記憶内容Vi（０≦ｉ
≦Ｎ−１）を“1"から“0"にする制御信号と、記憶回路
62からセレクタ52とスイッチ48を経て入力されたタップ
番号に対応する記憶内容Vj（０≦ｊ≦Ｎ−１）を“0"か
ら“1"にする制御信号とを記憶回路61に出力する。記憶
回路61は、アドレス制御回路31から入力される制御信号
に従って、記憶内容Viと記憶内容Vjを書き換える。セレ
クタ71は、各タップの遅延素子の係数再設定信号C0〜C
N-1のうち、セレクタ52とスイッチ48を経て記憶回路62
から伝達されたタップ番号で指定されたタップに対応し
た係数再設定信号Cjを選択して“0"を出力し、新たに有
効となったタップの係数を“0"に再設定する。以上が、
タップ位置更新の手順である。タップ位置の更新は、新
規に選択されたタップの数がＲ（Ｒは自然数）に達する
まで反復される。
ップの係数値W0〜WN-1を受けて、Vk・Wk（ｋ＝0,1,…,N
−１）を算出し、それぞれの乗算結果を最小値検出回路
67に出力する。最小値検出回路67は、並列乗算回路32の
出力を受けて、絶対値が最小で非零の係数に対応したタ
ップ番号をスイッチ49を経てアドレス制御回路31と記憶
回路62に供給する。記憶回路62は、スイッチ49を通して
入力されたタップ番号を待行列の最後尾に入れ、待ち行
列の先頭にあるタップ番号を判定回路56とセレクタ52に
出力する。判定回路56は、最大値検出回路55より伝達さ
れた係数絶対値最大の有効タップ番号Imaxと、記憶回路
62ら供給されたタップ番号Ｓと、アダプティブ・フィル
タの有効タップ数Ｌの関係を調べ、Imax−Ｌ≦Ｓ≦Imax
＋Ｌであれば、制御信号として“0"を出力し、そうでな
ければ“1"を出力する。セレクタ52は、判定回路56から
入力される制御信号が“0"のときは入力をスイッチ48
に、“1"のときは記憶回路62に伝達する。また、制御信
号が“1"のときは、タップ番号は記憶回路62の待行列の
最後尾に入力され、再び待行列の先頭にある新しいタッ
プ番号が判定回路56とセレクタ52に入力される。この繰
り返し動作は、制御信号が“0"になるまで行われる。制
御信号が“0"になると、タップ番号はスイッチ48を経て
アドレス制御回路31とセレクタ71に入力される。アドレ
ス制御回路31は、最小値検出回路67よりスイッチ49を経
て入力されたタップ番号に対応する記憶内容Vi（０≦ｉ
≦Ｎ−１）を“1"から“0"にする制御信号と、記憶回路
62からセレクタ52とスイッチ48を経て入力されたタップ
番号に対応する記憶内容Vj（０≦ｊ≦Ｎ−１）を“0"か
ら“1"にする制御信号とを記憶回路61に出力する。記憶
回路61は、アドレス制御回路31から入力される制御信号
に従って、記憶内容Viと記憶内容Vjを書き換える。セレ
クタ71は、各タップの遅延素子の係数再設定信号C0〜C
N-1のうち、セレクタ52とスイッチ48を経て記憶回路62
から伝達されたタップ番号で指定されたタップに対応し
た係数再設定信号Cjを選択して“0"を出力し、新たに有
効となったタップの係数を“0"に再設定する。以上が、
タップ位置更新の手順である。タップ位置の更新は、新
規に選択されたタップの数がＲ（Ｒは自然数）に達する
まで反復される。
以上、エコーキャンセラを例として本発明の実施例に
ついて詳細に説明してきたが、同様の原理で本発明は、
ノイズキャンセラ、ハウリングキャンセラ、適応等化器
等にも適用することができる。
ついて詳細に説明してきたが、同様の原理で本発明は、
ノイズキャンセラ、ハウリングキャンセラ、適応等化器
等にも適用することができる。
（発明の効果） 以上説明したように、本発明によれば、最初に絶対値
が最大である有効タップの係数を監視して応答波形部分
の位置を推定し、位置の推定後に係数絶対値最大のタッ
プ周辺に限定したタップ位置制御を行うことにより、ア
ダプティブ・フィルタの収束速度を改善することができ
る。
が最大である有効タップの係数を監視して応答波形部分
の位置を推定し、位置の推定後に係数絶対値最大のタッ
プ周辺に限定したタップ位置制御を行うことにより、ア
ダプティブ・フィルタの収束速度を改善することができ
る。
第１図は本発明の実施例を示すブロック図、第２図は第
１図の制御回路27の詳細を示すブロック図、第３図は従
来例を示すブロック図、第４図は第３図の制御回路26の
詳細を示すブロック図である。 図において、 ４、８、17、20……乗算器 10、22……加算器 31……アドレス制御回路 32……並列乗算回路 47、52、71……セレクタ 24……減算器 26、27……制御回路 13……遅延素子 43、61、62、63、65……記憶回路 48、49、64、66……スイッチ 67……最小値検出回路 55……最大値検出回路 45、56……判定回路 80……２線/4線変換回路 である。
１図の制御回路27の詳細を示すブロック図、第３図は従
来例を示すブロック図、第４図は第３図の制御回路26の
詳細を示すブロック図である。 図において、 ４、８、17、20……乗算器 10、22……加算器 31……アドレス制御回路 32……並列乗算回路 47、52、71……セレクタ 24……減算器 26、27……制御回路 13……遅延素子 43、61、62、63、65……記憶回路 48、49、64、66……スイッチ 67……最小値検出回路 55……最大値検出回路 45、56……判定回路 80……２線/4線変換回路 である。
フロントページの続き (56)参考文献 特開 昭61−116434（ＪＰ，Ａ) 特開 平２−179128（ＪＰ，Ａ) 特開 昭63−135025（ＪＰ，Ａ) 特開 昭62−166626（ＪＰ，Ａ) 特開 平１−188037（ＪＰ，Ａ) 特開 平１−158833（ＪＰ，Ａ) 特開 昭60−206232（ＪＰ，Ａ) 特公 平７−48630（ＪＰ，Ｂ２) 特公 平６−91415（ＪＰ，Ｂ２) 特公 平２−5343（ＪＰ，Ｂ２) 米国特許5218560（ＵＳ，Ａ) 欧州特許出願公開446917（ＥＰ，Ａ) 電子通信学会技術研究報告ＣＳ84− 103（1984／11／29）Ｐ．25−30「タッ プ選択形エコーキャンセラにおけるタッ プ位置制御法に関する検討」 東京大学工学部総合試験所年報第44巻 （1985）Ｐ．155−160「タップの位置を 適応制御するエコーキャンセラ」 1990年電子情報通信学会春季全国大 会，Ａ−177，Ｐ１−177「適応ＦＩＲフ ィルタのタップ位置制御アルゴリズムと エコーキャンセラへの応用」 昭和58年度電子通信学会総合全国大会 2030，Ｐ８−10，「タップの位置と値 を適応制御するハウリングキャンセラの 一構成法」
Claims (2)
- 【請求項１】アダプティブ・フィルタの全タップのう
ち、積和演算に使用する一部の係数の番号を有効係数番
号として記憶し、前記積和演算に使用しない係数番号を
無効係数番号として待ち行列に記憶し、前記有効係数番
号に対応する係数の更新毎に、前記有効係数番号のう
ち、対応する係数の絶対値が最小である番号を無効とし
て前記待ち行列の最後尾に入れ、前記待ち行列の先頭に
ある無効係数番号を新たに有効係数番号とするように動
作してタップ位置を適応制御するアダプティブ・フィル
タにおいて、第１のステップサイズを用いて前記有効係
数番号に対応した係数を連続して更新し、係数更新毎に
絶対値が最大値である係数に対応した有効係数番号を検
出し、検出される所定数の最新の有効係数番号のうち最
も出現頻度が高い番号の検出率が予め定められた値を越
えた後、第２のステップサイズを用いた係数更新動作と
前記係数絶対値最大と検出された有効係数番号周辺に限
定したタップ位置の適応制御を行うことを特徴とするア
ダプティブ・フィルタ適応化方法。 - 【請求項２】未知システムの出力からアダプティブ・フ
ィルタの出力する同定信号を差し引いて得られた誤差信
号を用いて係数を更新し、前記未知システムの同定を行
う前記アダプティブ・フィルタにおいて、複数の係数更
新回路と、該係数更新回路の各々から受けた複数の係数
値を用いてそれぞれの係数更新回路に対する係数更新の
ステップ・サイズと係数再設定信号と係数値選択信号を
供給する制御回路を少なくとも具備し、前記係数更新回
路は自己の発生する係数値に対する被乗算信号と前記誤
差信号を乗算する第１の乗算器と、該第１の乗算器の出
力と前記ステップ・サイズを乗算する第２の乗算器と、
該第２の乗算器の出力と帰還信号を加算する加算器と、
該加算器出力を該加算器へ前記帰還信号として供給し、
前記係数再設定信号によって零に再設定される遅延素子
と、該遅延素子の出力と前記係数値選択信号を乗算して
結果を係数値とする第３の乗算器とから構成され、前記
制御回路は全ての係数更新回路に対する前記係数値選択
信号を記憶する第１の記憶回路と、前記複数の係数値を
受けて、絶対値最大の係数値に対応したタップの番号を
出力する最大値検出回路と、前記複数の計数値と前記複
数の係数値選択信号を受けて、それぞれ対応した係数値
と係数値選選択信号を乗算する並列乗算回路と、該並列
乗算回路の複数の出力を受け、絶対値最小で非零の係数
値に対応したタップの番号を出力する最小値検出回路
と、該最小値検出回路の出力を供給された順に保持する
第２の記憶回路と、該第２の記憶回路の出力を受け、ア
ドレス制御回路又は前記第２の記憶回路のいずれかに供
給する第１のセレクタと、前記第２の記憶回路の出力と
前記最大値検出回路の出力を受け、前記第１のセレクタ
の制御信号を発生する第１の判定回路と、前記第２の記
憶回路の初期値を保持する第３の記憶回路と、該第３の
記憶回路から前記第２の記憶回路に至る経路を開閉する
第１のスイッチと、前記最大値検出回路の出力を複数個
連続して記憶する第４の記憶回路と、該第４の記憶回路
の複数の出力を受け、前記アダプティブ・フィルタの動
作状態を判定する第２の判定回路と、該第２の判定回路
の出力に従って複数の入力定数の内一つを選択し、ステ
ップ・サイズとして前記第２の乗算器に供給する第２の
セレクタと、前記第２の判定回路の出力に従って前記第
１のセレクタから前記アドレス制御回路に至る経路を開
閉する第２のスイッチと、前記第２の判定回路の出力に
従って前記最小値検出回路から前記第２の記憶回路に至
る経路を開閉する第３のスイッチと、前記第２のスイッ
チの出力で指定された前記係数更新回路に前記係数再設
定信号として零を出力する第３のセレクタと、前記第１
の記憶回路に供給する初期値を保持する第５の記憶回路
と、該第５の記憶回路から前記第１の記憶回路に至る経
路を開閉する第４のスイッチと、前記第２のスイッチと
前記第３のスイッチから信号を受け、前記第２のスイッ
チから供給された信号に対応した前記第１の記憶回路の
領域には“1"を、前記第３のスイッチから供給された信
号に対応した領域には“0"を書き込むような制御信号を
発生する前記アドレス制御回路とから構成されることを
特徴とするアダプティブ・フィルタ適応化装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066401A JP2540974B2 (ja) | 1990-03-15 | 1990-03-15 | アダプティブ・フィルタ適応化方法及び装置 |
| CA002038305A CA2038305C (en) | 1990-03-15 | 1991-03-14 | Circuit for controlling tap gains at rapid speed in an adaptive filter |
| EP91103940A EP0446917B1 (en) | 1990-03-15 | 1991-03-14 | Circuit for controlling tap gains at rapid speed in an adaptive filter |
| DE69112677T DE69112677T2 (de) | 1990-03-15 | 1991-03-14 | Anzapfverstärkungsregulierungsschaltung mit hoher Geschwindigkeit in einem adaptiven Filter. |
| US07/670,100 US5218560A (en) | 1990-03-15 | 1991-03-15 | Circuit for controlling tap gains at rapid speed in an adaptive filter |
| AU73528/91A AU644854B2 (en) | 1990-03-15 | 1991-03-15 | Circuit for controlling tap gains at rapid speed in an adaptive filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066401A JP2540974B2 (ja) | 1990-03-15 | 1990-03-15 | アダプティブ・フィルタ適応化方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03266516A JPH03266516A (ja) | 1991-11-27 |
| JP2540974B2 true JP2540974B2 (ja) | 1996-10-09 |
Family
ID=13314752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2066401A Expired - Lifetime JP2540974B2 (ja) | 1990-03-15 | 1990-03-15 | アダプティブ・フィルタ適応化方法及び装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5218560A (ja) |
| EP (1) | EP0446917B1 (ja) |
| JP (1) | JP2540974B2 (ja) |
| AU (1) | AU644854B2 (ja) |
| CA (1) | CA2038305C (ja) |
| DE (1) | DE69112677T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2540974B2 (ja) | 1990-03-15 | 1996-10-09 | 日本電気株式会社 | アダプティブ・フィルタ適応化方法及び装置 |
| JP2541378B2 (ja) * | 1990-12-27 | 1996-10-09 | 日本電気株式会社 | アダプティブ・フィルタによる未知システム近似の方法及び装置 |
| JP2569979B2 (ja) * | 1991-01-31 | 1997-01-08 | 日本電気株式会社 | システム特性推定方法及び装置 |
| JP2581458B2 (ja) * | 1994-06-15 | 1997-02-12 | 日本電気株式会社 | アダプティブフィルタの適応化方法及び装置 |
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| US5218560A (en) | 1993-06-08 |
| DE69112677D1 (de) | 1995-10-12 |
| EP0446917A3 (en) | 1992-02-26 |
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| CA2038305A1 (en) | 1991-09-16 |
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| JPH03266516A (ja) | 1991-11-27 |
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