JP2002009675A

JP2002009675A - 多重化回線用エコー除去方法及び装置

Info

Publication number: JP2002009675A
Application number: JP2000191402A
Authority: JP
Inventors: Akihiko Sugiyama; 昭彦杉山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-06-26
Filing date: 2000-06-26
Publication date: 2002-01-11
Also published as: WO2002001744A1; CA2413436A1; CA2413436C; EP1306981B1; BR0112308A; AU7453101A; DE60132900T2; EP1306981A1; US20030112770A1; EP1306981A4; DE60132900D1; US7355989B2; AU2001274531B2; ATE387039T1

Abstract

(57)【要約】【課題】収束時間が短く、演算量の少ない多重化回線用
エコー除去の方法及び装置を提供する。【解決手段】複数の適応フィルタ８０、８１、８２から
収束程度に関する情報及び入力信号強度に関する情報を
受けて、これらに対応した係数更新回数を各適応フィル
タに配分するための制御回路７０を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の伝送路にお
いて生じるエコーを同時に消去するためのエコー除去方
法及び装置に関する。

【０００２】

【従来の技術】２線／４線変換回路の４線側において送
信側から受信側へ漏れ込むエコーを除去する技術とし
て、例えば、「１９８５年、アダプティブ・シグナル・
プロセシング(Adaptive Signal Processing), １９８
５, Prentice-Hall Inc., USA」（文献１）に記載され
ているエコー・キャンセラが知られている。

【０００３】エコー・キャンセラは、エコー経路のイン
パルス応答長に等しいか又はこれを越える数のタップ係
数を有する適応フィルタを用いて、送信信号に対応した
疑似エコー（エコー・レプリカ）を生成することによ
り、２線／４線変換回路の４線側において送信回路から
受信回路へ漏れ込むエコーを抑圧するように動作する。
このとき、適応フィルタの各タップ係数は、エコーと受
信信号の混在する混在信号からエコー・レプリカを差引
いて得られる誤差信号と送信信号との相関をとることに
より修正される。

【０００４】このような適応フィルタの係数修正アルゴ
リズムの代表的なものとして、前記文献１に記載されて
いるLMS アルゴリズムと「１９８５年、アダプティブ・
フィルタ(Adaptive Filters), １９８５, Kulwer Acade
mic Publishers, USA」（文献２）に記載されている正
規化LMS (NLMS) アルゴリズムが知られている。

【０００５】実際の通信回線では、複数の利用者の回線
を多重化して多重化回線とし、さらに通信容量の利用効
率向上をはかっている。このような場合、２線／４線変
換回路のエコーを除去するエコー・キャンセラは、多重
化装置の内部に多重化される回線数と同じ数だけ装備さ
れている。このような多重化回線用エコー・キャンセラ
に対して、総演算量を削減することのできる構成が、
「１９９９年１１月、電子情報通信学会ディジタル信号
処理シンポジウム講演論文集、６７１〜６７６ページ」
（文献３）に記載されている。図３４に、文献３に記載
された多重化されたエコー・キャンセラの構成を、多重
化数が３の場合について示す。

【０００６】第１の回線において、送信信号入力端子１
に入力された送信信号は、送信信号出力端子２から伝送
路に送出され、２線／４線変換回路３において２線側に
送られるが、インピーダンス不整合等により、送信信号
の一部がエコーとして受信側に漏れ込む。

【０００７】このエコーは、受信信号入力端子４より入
力され、減算器５に供給される。一方、適応フィルタ８
６は、送信信号入力端子１に供給された入力信号７００
を受け、減算器５の出力である誤差信号７０２に基づい
て修正された適応フィルタ８６の係数値との重畳演算に
よってエコー・レプリカ７０１を生成する。減算器５
は、受信側に漏れ込んだエコーから、適応フィルタ８６
の出力するエコー・レプリカ７０１を減算し、得られた
減算結果を受信信号出力端子６へ伝達する。また、減算
結果は同時に係数更新のための誤差信号７０２として、
適応フィルタ８６に帰還される。

【０００８】制御回路７９は、適応フィルタ８６、８
７、８８からそれぞれ、ステップサイズ６０１、６０
３、６０５を受けて、これらを評価する。ステップサイ
ズは、初期値より増加して係数の更新とともに減少する
ので、適応フィルタ８６、８７、８８の収束程度を表
す。制御回路７９は、適応フィルタ８６、８７、８８に
対応して、予め定められた時間間隔で、係数更新制御信
号６０２、６０４、６０６を供給する。係数更新制御信
号６０２、６０４、６０６は、前記予め定められた時間
間隔に、各適応フィルタが何回係数更新を行なうかを定
めた情報であり、前記ステップサイズの評価結果によっ
て決定される。図３４における第２及び第３の回線にお
けるエコー・キャンセラの構成及び動作は、第１の回線
と全く同じであるので、説明を省略する。

【０００９】

【発明が解決しようとする課題】従来の多重化回線用エ
コーキャンセラは、多重化された回線数に比例して増大
する演算量を必要としないために、演算量を削減するこ
とができる。

【００１０】しかし、入力信号が音声信号の場合には、
配分した係数更新回数が使用されずに浪費されることが
ある。これは、通常、入力信号振幅が小さい場合には係
数更新を行なわず、そのような回線の適応フィルタに係
数更新を配分しても、実質的に係数更新が行なわれない
ためである。すなわち、割り当てられた係数更新に関す
る演算量に無駄があることになる。

【００１１】本発明の目的は、前記問題点に鑑み、演算
量の少ない多重化回線用エコー除去の方法及び装置を提
供することである。

【００１２】

【課題を解決するための手段】本発明の多重化回線用エ
コー除去の方法及び装置では、複数の回線における適応
フィルタの収束程度及び入力信号強度を評価し、該収束
程度と各回線の信号強度に応じて、予め定められた数の
係数更新回数を各回線に配分する。

【００１３】より具体的には、各回線に接続されている
適応フィルタから、係数収束に関する情報及び入力信号
に関する情報を受け、これらに対応した係数更新回数を
各適応フィルタに配分するための制御回路を備えてい
る。

【００１４】

【発明の実施の形態】図１は本発明の第１の実施の形態
を示すブロック図である。図１と従来例のブロック図で
ある図３４とは、制御回路７０及び適応フィルタ８０、
８１、８２を除いて同一であるので、以下、これらの相
違点を中心に詳細な動作を説明する。

【００１５】制御回路７０は、適応フィルタ８０、８
１、８２からそれぞれ、収束指標６０１、６０３、６０
５及び入力信号強度６０７、６０８、６０９を受けて、
これらを評価する。収束指標は、適応フィルタ８０、８
１、８２の収束程度を、入力信号強度は前記各適応フィ
ルタに入力される信号の強度に関する情報を表す。収束
指標と入力信号強度に関する情報を合わせて考慮するこ
とによって、予め与えられた一定の係数更新回数を各回
線に配分する。

【００１６】今、時刻kにおけるこれらの収束指標をそ
れぞれμ_１(k)、μ_２(k)、μ_３(k)とする。制御回路７
０では、先ずこれらを平均化し、平均収束指標μ_１バー
(k)、μ_２バー(k)、μ_３バー(k)を求める。平均化には
いくつかの方法があるが、例えば一次漏れ積分を用いた
平均化は、

【数１】で表すことができる。ここに、γは０ < γ< １を満た
す定数である。また、移動平均を用いた平均化は、

【数２】で表すことができる。ここに、N_Aは移動平均の窓長であ
る。μ_２バー(k)、μ_３バー(k)についても全く同様な計
算を行う。続いて、それぞれの平均収束指標に対して収
束度Δμ_１(k)、Δμ_２ (k)、Δμ_３ (k)を計算する。
収束度は、例えば、

【数３】で求めることができる。これは、μ_１バー(k)の単位時
間あたりの変化量を求めていることになる。μ_２(k)、
μ_３ (k)についても、全く同様な計算を行うことができ
る。各適応フィルタに対するΔμ(k)は、係数の収束に
対応して減少するので、Δμ(k)の小さい適応フィルタ
ほど収束が進んでいることになり、係数更新の優先度を
下げることができる。これは、一定の時間により少ない
回数の係数更新を行なうことを意味する。

【００１７】このような原理にもとづき、各適応フィル
タの係数更新必要度をそれぞれメモリΓ_１(k)、Γ
_２(k)、Γ_３(k)を用いて管理する。

【００１８】先ず、Δμ_１(k)、Δμ_２(k)、Δμ_３ (k)
を予め定められたしきい値と比較し、しきい値よりも大
きいものだけをメモリΓ_１(k)、Γ_２(k)、Γ_３(k)を増
加させる対象とする。Δμ(k)がしきい値より小さいこ
とは係数更新が進んでいる、すなわち収束に達したとみ
なすことができる。そこで、一度Δμ(k)がしきい値を
下回った回線を記録しておき、それ以降その回線では常
にΓ(k)をゼロとする。

【００１９】すべてのメモリの初期値をゼロとして適応
フィルタの動作を開始し、Δμ_１(k)、Δμ_２(k)、Δμ
_３ (k)がしきい値よりも大きい場合だけ対応するメモリ
Γ(k)の値に加算する。例えば、Δμ_１(k)とΔμ_２(k)
がしきい値よりも大きい場合は、次に示す演算を行うこ
とになる。 Γ_１(k + １) = Γ_１(k) + Δμ_１(k) (４) Γ_２(k + １) = Γ_２(k) + Δμ_２(k) (５) Γ_３(k + １) = Γ_３(k) (６) k = k_Dのときに、Γ(k)を評価してから、ゼロに再設定
する。この評価と再設定の処理を、kがk_D増加する度に
繰り返す。Γ(k)が再設定される直前の値は、kの増加に
伴ってゼロから次第に増加して最大値に到達した後、減
少してゼロに至る、上に凸な軌跡を描く。一方、多重化
された各通信回線においては、呼の発生がポアソン分布
に従うことが知られている。すなわち、各適応フィルタ
の動作を開始させる時刻は異なる。従って、このような
制御を行うことにより、その時点で係数更新の必要度が
高い適応フィルタにおいて重点的に係数更新することが
でき、係数更新に必要な全回線に対する総演算量は、適
応フィルタの数が増えても変わらない。

【００２０】一方、kがk_Dの整数倍のときには、入力信
号強度に関する情報も合わせて評価する。この値をφ
(k)とすると、φ(k)として次の式で定義される値を用い
ることができる。

【数４】ここに、x(j)は入力信号xのj番目サンプルである。すな
わち、φ(k)は時刻kからk-k_Dまでの入力信号サンプルを
二乗して総和をとったものである。もちろん、φ(k)を
時刻kからk-k_D１までの入力信号サンプル二乗総和とす
ることもできる。ここに、０ < k_D１ < k_Dである。ま
た、二乗総和の代わりに絶対値総和とすることもでき
る。

【００２１】さらに、φ(k)は入力信号強度を表すが、
入力信号がゼロに近いときには適応フィルタは通常係数
更新を行なわない。そこで、φ(k)が予め定められたし
きい値を超えたときは１に、超えないときはゼロと設定
する二値化を行なうこともできる。二値化の代わりに、
多値量子化を行なうこともできる。このようにして得ら
れたφ(k)が、各回線における入力信号強度を表す。

【００２２】次に、Γ(k)とφ(k)の積で定義されるψ
(k)を求める。kがk_Dの整数倍のとき、ψ_１(k)、ψ
_２(k)、ψ_３(k)に応じて、予め定められた演算量によっ
て決まる総係数更新回数を配分する。また、Γ(k)、φ
(k)、及びψ(k)の値を０に再設定する。このとき、もし
Γ(k)がゼロの回線があれば、その回線では係数が収束
しているか入力信号が微小で係数更新する必要がないこ
とを表すので、系の変動に追従できるように、予め定め
られた小さな数を配分する。残りの回線に対しては、前
記小さな数を総配分可能数から差し引いた残りを配分す
る。あるいは、前記予め定められた小さな数の配分は、
Γ(k)がゼロの回線だけに対して行ない、残りの回線に
はψ(k)の値に基づいた配分を行なうこともできる。入
力信号が微弱で係数更新が行なわれない回線に対して
は、φ(k)が小さな値またはゼロに設定されるので、配
分される係数更新回数は少ない。

【００２３】すなわち、無駄な係数更新回数は配分され
ないことになる。全適応フィルタに許容される総係数更
新回数がk_Dよりも多い場合には、複数の適応フィルタを
同時に係数更新することもできる。回線数が３の場合
は、前記総係数更新回数が３k_D以下のときに、演算量削
減効果が生じることは容易に理解できる。さらに、いか
なる状況においても、先ず全回線に予め定められた小さ
な数を配分し、残りをψ(k)に基づいて配分することも
できる。

【００２４】配分の最も簡単な例としては、比例配分が
あげられる。また、重み付き比例配分も可能である。こ
のようにして配分された結果はk_Dサンプリング周期の期
間における係数更新回数を表し、その値は整数でなけれ
ばならない。そこで、前記配分結果を整数にするため
に、切捨て、切り上げ、四捨五入などの手続きを行な
う。その結果、各回線に配分された整数値の総和が、実
際に許容された総係数更新回数より小さい場合が生じ
る。これは、いくつかの回線には、さらに係数更新回数
を追加できることを意味する。このような微小残に対す
る再配分も様々な手段で可能である。最も簡単な例は、
前記Γ(k)、φ(k)、ψ(k)の値が最大となっている回線
に、一括して配分することである。また、前記微小残が
１以上のときは、その値をさらに前記Γ(k)、φ(k)、ψ
(k)の値に従って、比例配分などを用いて再配分するこ
とも可能である。他にも様々な配分方法を採用可能であ
るが、ここでは詳細を省略する。配分された係数更新回
数に応じて、各適応フィルタは係数更新を行なう。これ
まで述べたk = ０〜k = k_Dに行なった操作を、これ以
降、kがk_D増加する毎に繰り返す。

【００２５】メモリΓ_１(k)、Γ_２(k)、Γ_３(k)の制御
は、Δμ_１(k)、Δμ_２(k)、Δμ_３(k)の代わりにΔμ
_１(k)、Δμ_２(k)、Δμ_３ (k)に式(１)又は式(２)に対
応した平均化を施した値に基づいて行うこともできる。
また、式(１)又は式(２)の平均化を省略し、収束指標μ
(k)を直接用いてΔμ(k)を求めることもできる。さら
に、これまでに説明では、Δμ_１(k)、Δμ_２(k)、Δμ
_３(k)が予め定められたしきい値より大きいときだけ、
メモリΓ_１(k)、Γ_２(k)、Γ_３(k)を増加させる対象と
してきた。しかし、全てのΔμ_１(k)、Δμ_２(k)、Δμ
_３(k)をメモリΓ _１(k)、Γ_２(k)、Γ_３(k)を増加させる
対象とすることもできる。これは収束判定とそれに応じ
た固定数配分の特殊処理を行なわないことを意味する。

【００２６】制御回路７０は、適応フィルタ８０、８
１、８２に対応して、予め定められた時間間隔で、前記
ψ(k)に基づいて決められる係数更新制御信号６０２、
６０４、６０６を供給する。

【００２７】係数更新制御信号６０２、６０４、６０６
は、前記予め定められた時間間隔に、各適応フィルタが
何回係数更新を行なうかを定めた情報である。この値に
応じて係数更新ステップサイズを選択的にゼロにして、
係数更新回数を制御している。

【００２８】全適応フィルタに許容される総係数更新回
数がk_Dよりも多い場合には、複数の適応フィルタを同時
に係数更新することもできることは既に述べた。許容総
係数更新回数がN_adapt k_Dのときは、同時にN_adaptの適
応フィルタを係数更新できる。ここにN_adaptは整数であ
る。実際の回線数Mが同時に係数更新できる適応フィル
タの数N_adaptより大きいときには、どの回線の適応フィ
ルタをどの順序で係数更新するかを決めるスケジューリ
ングが重要になる。スケジューリングは様々な手法で行
なうことができるが、図２を参照して、その一例を説明
する。

【００２９】図２は、前記適応フィルタの係数更新順序
スケジュールを決める手続きの一例である。基本手続き
を、次に示す。１.N_adaptに等しい空の行列を準備する２.配分された係数更新回数が多い順にチャネル番号を
並べる３.配分された係数更新回数が多い方からN_adaptのチャ
ネルを取り出して順に空の行列に配置するが、行列の中
に占有するサイズは、配分された係数更新回数に対応さ
せる４.残りから、配分された係数更新回数が多いN_adaptの
チャネルを取り出して手続き３とは逆順に行列に配置す
る５.上記手続き３と４を残りのチャネル数がN_adaptより
少なくなるまで繰り返す６.残ったチャネルをそれまでと同じように行列に配置
するが、最後のチャネルが一つの行列の残り空間に収ま
らない場合は、複数に分割して収める７.最後のチャネルが複数に分割された場合は、分割さ
れた相互が左右方向の同じ位置にならないように、行列
内におけるチャネル順序を入れ換えるである。前記手続き３が終了した状態が、図２の状態１
に相当する。ここで、CH１はチャネル１を表す。

【００３０】ここで、破線の上には行列があり、破線の
下には残りのチャネルであるCH３、CH５、CH７、CH２が
ある。前記手続き４を実行した結果が、状態２である。
残りチャネルであったCH３、CH５、CH７が、配分された
係数更新回数の大きさに従って前記手続き３とは逆順で
配列に配置されている。また、破線の下には残りのチャ
ネルであるCH２がある。前記手続き６が終了すると、状
態３となる。状態３では、時間軸に相当する横軸方向で
CH２が同じ位置にあり、CH２の係数更新が同一サンプリ
ング周期内に複数回行なわれることになる。これを避け
るために、前記手続き７を実行した結果が終了と示され
た状態である。CH４、CH３、CH２の順序が反転されてい
る。このため、CH２の係数更新はk_Dサンプリング周期の
最初と最後に分散され、同一サンプリング周期内に複数
回の係数更新が実行されることはない。

【００３１】図３は、図１の適応フィルタ８０、８１、
８２の構成例を示すブロック図である。適応フィルタ８
０は、送信信号７００を遅延させる遅延素子２０_１から
遅延素子２０_N-１までのN-１個の遅延素子を有し、遅延
が零のタップも含め全タップ数はNである。一方、適応
フィルタのタップ係数を発生するために、N個の係数発
生回路３１０_１〜３１０_Nが備えられている。遅延素子
の出力であるN個の遅延信号は、対応する係数発生回路
３１０_１〜３１０_Nと乗算器４０_１〜４０_Nに供給され
る。乗算器４０_１〜４０_Nは、係数発生回路３１０_１〜
３１０_Nの出力するタップ係数値と対応する遅延素子の
出力する遅延信号をそれぞれ乗算し、結果を加算回路８
に供給する。加算回路８は、乗算器４０_１〜４０_Nから
供給される乗算結果を全て加算し、エコー・レプリカ７
０１として出力する。ステップサイズ制御回路１０６か
らは、係数発生回路３１０_１〜３１０_Nに、係数更新の
際に使用するステップサイズが、出力端子８０１_１〜８
０１_Nを経由して供給される。

【００３２】ステップサイズ制御回路１０６は、係数値
の適応制御における耐雑音性を改善するために、ステッ
プサイズを逐次計算する。ここで、雑音とは、誤差信号
７０２に付加されている、エコーとエコー・レプリカの
差分以外の信号を表し、図１の受信信号入力端子４にお
いて、既にエコーに付加されている。この雑音は、熱雑
音などのような純粋な雑音成分のこともあれば、２線-
４線変換回路３を通して受信される通話相手の音声であ
ることもある。このような雑音成分は、誤差信号７０２
とは無関係であるために、その電力が大きい場合には係
数更新を誤らせる。このため、雑音電力が大きい場合に
は、ステップサイズが小さくなるように制御する。

【００３３】このような耐雑音性改善を目的としたステ
ップサイズの制御方法に関しては、「１９９５年４月、
アイ・イー・イー・イー・プロシーディングス・オブ・
インターナショナル・カンファレンス・オン・アクース
ティクス・スピーチ・アンド・シグナル・プロセシン
グ、第II巻(IEEE PROCEEDINGS OF INTERNATIONAL CONFE
RENCE ON ACOUSTICS, SPEECH AND SIGNAL PROCESSING,
vol.II, PP.１３９２-１３９５, APRIL, １９９５) 、
１３９２〜１３９５ページ」（文献４）及び「１９９
８年５月、アイ・イー・イー・イー・プロシーディン
グス・オブ・インターナショナル・カンファレンス・オ
ン・アクースティクス・スピーチ・アンド・シグナル・
プロセシング、第III巻(IEEE PROCEEDINGS OF INTERNAT
IONAL CONFERENCE ON ACOUSTICS, SPEECH AND SIGNAL P
ROCESSING, vol.III, PP.１７５３-１７５６, MAY, １
９９８)、１７５３〜１７５６ページ」（文献５）に記
載されている。これらの文献に記載された方法では、す
べての係数発生回路に対して共通のステップサイズが供
給されており、その時刻kにおける値μ(k)は、

【数５】 P_N(k + １) = βP_N (k) + (１-β)e^２(k) (９) で与えられる。ここに、e(k)は誤差信号７０２、α、
β、μ０は定数、 P_X(k) = X(k)^TX(k) (１０) である。

【００３４】誤差信号e(k)は、入力端子８１０を経て供
給される。ベクトルX(k)は、入力端子８０４_０〜８０４
_N-１を介して供給される遅延信号サンプルを要素とする
列ベクトルであり、ベクトルX(k)^TはベクトルX(k)の転
置を表す。文献４では誤差信号７０２の電力がエコー・
レプリカ７０１の電力よりも大きいときに、文献５では
P_X(k)が予め定められたしきい値より小さいときに、P_N
(k)の更新を実行する。エコー・レプリカ７０１の電力
は、入力端子８１１を経て、加算器８の出力として供給
される。

【００３５】ステップサイズ制御回路１０６は、ステッ
プサイズを収束指標６０１として出力するための端子８
０８、入力信号強度に関する情報６０７を出力するため
の端子８０２、及び係数更新制御信号６０２を受けるた
めの端子８０９を有する。式(１０)で計算されたP_X (k)
は端子８０２を介して入力信号強度に関する情報６０７
として出力され、式(８)によって計算されたステップサ
イズは、端子８０８を介して収束指標６０１として出力
され、共に制御回路７０に伝達される。すなわち、ステ
ップサイズと入力信号電力に応じて、限られた係数更新
回数を各回線に配分する。ステップサイズが小さい回線
では、実質的な係数更新における係数変化量が小さく、
係数更新必要度が少ないとみなすことができる。端子８
０９を介して受けた係数更新制御信号６０２は、式(８)
によって計算されたステップサイズに乗算され、その積
がステップサイズとして端子８０１_１〜８０１_Nに供給
される。すなわち、係数更新制御信号６０２が０のとき
には、係数更新が停止されることになる。なお、これま
での説明では式(１０)で計算されたP_X (k)が端子８０２
を介して入力信号強度に関する情報６０７として出力さ
れるとしてきたが、P_X (k)に代わって、入力信号強度に
関する情報を表す他の量を用いることができる。これら
他の量の例としては、入力端子８０４_０〜８０４_N-１を
介して供給される遅延信号サンプルの絶対値総和、最大
値、中央値、重み付き平均値などがある。また、先に述
べたように、遅延信号サンプルの一部を用いて、これら
を計算しても良い。

【００３６】係数発生回路３１０_i(i = １, ２,…, N)
の構成は、図４のように表すことができる。

【００３７】誤差信号７０２は、乗算器３１でステップ
サイズと乗算され、さらに乗算器３２で遅延素子２０_１
〜２０_N-１より供給される遅延信号と乗算される。乗算
器３２の出力は係数の修正量を表し、記憶回路３４に記
憶されている係数値と加算器３３で加算され、加算結果
が記憶回路３４に帰還される。記憶回路３４で遅延され
た値が、更新後の係数値となる。

【００３８】これまで図３に示すブロック図を用いて適
応フィルタ８０の構成と動作について説明してきたが、
図１の適応フィルタ８１及び８２の構成と動作も適応フ
ィルタ８０と全く等しい。さらに、図１では適応フィル
タの数が３の場合を例として説明したが、同様の説明が
適応フィルタの数が３以上の場合にも当てはまる。

【００３９】図５は、本発明の第２の実施の形態とし
て、図１の適応フィルタ８０、８１、８２の第２の構成
例を示すブロック図である。図５と第１の構成例である
図３は、ステップサイズ制御回路１０６がステップサイ
ズ制御回路１０７に置換されていることを除いて同一で
ある。ステップサイズ制御回路１０７は、加算器８の出
力を受ける端子８１１を有していない点において、ステ
ップサイズ制御回路１０６と異なる。これは、ステップ
サイズの計算方法と目的が、ステップサイズ制御回路１
０６と異なるからである。

【００４０】ステップサイズ制御回路１０６におけるス
テップサイズ制御の目的は、係数値適応制御における耐
雑音性を改善するためであるが、ステップサイズ制御回
路１０７は、適応フィルタ係数の収束時間を短縮するた
めに、ステップサイズを逐次計算する。このような目的
におけるステップサイズ制御方法の一例については、
「１９９０年４月、アイ・イー・イー・イー・プロシー
ディングス・オブ・インターナショナル・カンファレン
ス・オン・アクースティクス・スピーチ・アンド・シグ
ナル・プロセシング、第III巻(IEEE PROCEEDINGS OF IN
TERNATIONAL CONFERENCE ON ACOUSTICS, SPEECH AND S
IGNAL PROCESSING, vol.III, PP.１３８５-１３８８, A
PRIL, １９９０) 、１３８５〜１３８８ページ」（文献
６）に記載されている。

【００４１】文献６に記載された方法では、すべての係
数発生回路に対して共通のステップサイズが供給されて
おり、その時刻kにおける値μ(k)は、 μ(k) = μ(K-１) + ρe(k)e(K-１)X(K-１)^TX(k) (１１) で与えられる。ここに、ρは正定数であり、e(k)は誤差
信号７０２として入力端子８１０に供給される。また、
ベクトルX(k)の要素は遅延信号として入力端子８０４_０
〜８０４_N-１に供給される。式(１１)によって計算され
たステップサイズは、端子８０８を介して収束指標６０
１として出力され、図１の制御回路７０に伝達される。
また、式(１０)で計算されたP_X (k)も端子８０２を介し
て入力信号強度に関する情報６０７として出力され、制
御回路７０に伝達される。また、端子８０９を介して受
けた係数更新制御信号６０２は、式(１１)によって計算
されたステップサイズに乗算され、その積がステップサ
イズとして端子８０１_１〜８０１_Nに供給される。すな
わち、係数更新制御信号６０２が０のときには、係数更
新が停止されることになる。

【００４２】文献６に記載されたアルゴリズムに類似の
ものが、「１９９３年４月、アイ・イー・イー・イー・
プロシーディングス・オブ・インターナショナル・カン
ファレンス・オン・アクースティクス・スピーチ・アン
ド・シグナル・プロセシング、第III巻(IEEE PROCEEDIN
GS OF INTERNATIONAL CONFERENCE ON ACOUSTICS, SPEEC
H AND SIGNAL PROCESSING, vol.III, PP.５３９-５４
２, APRIL, １９９３)、５３９〜５４２ページ」（文献
７）に記載されている。このアルゴリズムは、ステップ
サイズを決定する際に非線形演算を適用している以外は
文献６に記載されたアルゴリズムに等しく、ステップサ
イズ制御回路１０７における演算を変更するだけで簡単
に実現できる。

【００４３】図６は、本発明の第３の実施の形態とし
て、図１の適応フィルタ８０、８１、８２の第３の構成
例を示すブロック図である。図６と第２の構成例である
図５は、ステップサイズ制御回路１０７がステップサイ
ズ制御回路１０８に置換されていることを除いて同一で
ある。ステップサイズ制御回路１０８は、各係数発生回
路から係数値を受ける入力端子８０３_１〜８０３_Nを有
している点、及び誤差信号を受ける入力端子８１０を有
していない点において、ステップサイズ制御回路１０７
と異なる。これは、ステップサイズの計算方法が、ステ
ップサイズ制御回路１０７と異なるからである。

【００４４】ステップサイズ制御回路１０８におけるス
テップサイズ制御方法は、「１９９１年９月、電子情報
通信学会秋季大会講演論文集、第１巻、１-７５ペー
ジ」（文献８）に記載されている。この方法では、すべ
ての係数発生回路に対して共通のステップサイズが供給
されており、その時刻kにおける値μ(k)は、

【数６】で与えられる。ここに、δは正定数であり、係数c_jは係
数発生回路から入力端子８０３_１〜８０３_Nを経て供給
される。STA[・]とLTA[・]は、それぞれ、引数の短時間
平均と長時間平均を表し、式(１)や式(２)と同じ形で計
算することができる。式(１２)によって計算されたステ
ップサイズは、端子８０８を介して収束指標６０１とし
て出力され、図１の制御回路７０に伝達される。また、
式(１０)で計算されたP_X (k)も端子８０２を介して入力
信号強度に関する情報６０７として出力され、制御回路
７０に伝達される。一方、端子８０９を介して受けた係
数更新制御信号６０２は、式(１２)によって計算された
ステップサイズに乗算され、その積がステップサイズと
して端子８０１_１〜８０１_Nに供給される。

【００４５】すなわち、係数更新制御信号６０２が０の
ときには、係数更新が停止されることになる。これまで
図３〜図６を用いて様々な係数更新ステップサイズ制御
回路について説明してきたが、これ以外のステップサイ
ズ制御回路であっても全く同様に適用することができ
る。このような時変ステップサイズの制御方法について
は、「１９９７年３月、アイ・イー・イー・イー・トラ
ンザクションズ・オン・シグナル・プロセシング、第４
５巻、第３号(IEEE TRANSACTIONS ON SIGNAL PROCESSIN
G, VOL.４５, NO.３,PP.６３１-６３９、MARCH, １９９
７)、６３１〜６３９ページ」（文献９）、「１９９８
年８月、アイ・イー・イー・イー・プロシーディングス
・オブ・ディジタル・シグナル・プロセシング・ワーク
ショップ、(IEEE PROCEEDINGS OF DIGITAL SIGNAL PRO-
CESSING WORKSHOP, PP.#８２, AUGUST, １９９８) 、#
８２ページ」（文献１０）、「１９９７年１２月、日本
音響学会誌、第５３巻、１２号、９４１-９４８ペー
ジ」（文献１１）などに開示されている。

【００４６】これまでの説明では、適応フィルタ８０、
８１、８２は全て時変ステップサイズを有するものとし
て説明してきたが、固定ステップサイズを有する場合で
も同様の原理で、係数更新回数を配分することができ
る。例えば、本発明の第４の実施の形態として、図６の
適応フィルタにおいてステップサイズ制御回路１０８の
演算を変更することで、適応フィルタ８０、８１、８２
の第４の構成例とすることができる。

【００４７】第４の構成例では、入力端子８０３_１〜８
０３_Nを経て入力された係数値を評価することで、適応
フィルタの収束度を知る。これは、適応フィルタの収束
が進むにつれて、係数値は一定値に近付き、そこで飽和
するためである。このため、係数二乗値総和

【数７】を収束度の指標とすることができる。また、係数二乗値
総和の代わりに係数絶対値総和を用いることもできる。
さらに、これらの変化形として、係数二乗値部分和や係
数絶対値部分和を用いることもできる。部分和の特殊な
場合として、最大係数値の二乗値や絶対値をもって、収
束度の指標とすることもできる。これらの係数値に関す
る情報と入力端子８０４_１〜８０４_Nを経て入力された
遅延信号から求めた入力信号強度に関する情報の双方
を、それぞれ出力端子８０８と８０２から制御回路７０
に供給することで、最適な係数更新回数配分が達成でき
る。

【００４８】これまでの説明においては、適応フィルタ
が通常のトランスバーサル型であった。しかし、衛星回
線などに適用されるエコー・キャンセラでは、遅延素子
の総数よりも少ない係数発生回路を有し、遅延素子と係
数発生回路の接続を動的に制御する適応フィルタの方
が、効率的な実現ができることが知られている。以下、
このような適応フィルタを用いた実施の形態について説
明する。

【００４９】図７は本発明の第５の実施の形態を示すブ
ロック図である。図１に示した第１の実施の形態との相
違点は、適応フィルタ８０、８１、８２が適応フィルタ
８３、８４、８５に、制御回路７０が制御回路７１に、
それぞれ置換されていることである。適応フィルタ８
３、８４、８５はそれぞれ、タップ位置を時変制御する
適応フィルタである。制御回路７１は、適応フィルタ８
３、８４、８５から、収束指標６０１、６０３、６０５
の代わりにタップ位置情報６１１、６１３、６１５を受
けて、入力信号強度６０７、６０８、６０９と合わせ
て、これらを評価する。

【００５０】今、時刻kにおけるこれらのタップ位置情
報をそれぞれλ_１(k)、λ_２(k)、λ _３(k)とする。制御
回路７１では、先ずこれらを平均化し、平均タップ位置
情報λ_１バー(k)、λ_２バー(k)、λ_３バー(k)を求め
る。平均化は、式(１)または式(２)と同様にして、

【数８】または、

【数９】で行うことができる。λ_２バー(k)、λ_３バー(k)につい
ても全く同様な計算を行う。続いて、それぞれの平均タ
ップ位置情報に対して収束度Δλ_１(k)、Δλ_２(k)、Δ
λ_３(k)を計算する。収束度は、例えば、

【数１０】で求めることができる。これは、λ_１バー(k)の単位時
間あたりの変化量を求めていることになる。Δλ
_２(k)、Δλ_３(k)についても、全く同様な計算を行うこ
とができる。各適応フィルタに対するΔλ(k)は、係数
の収束に対応して減少するので、Δλ(k)の小さい適応
フィルタほど収束が進んでいることになり、係数更新の
優先度を下げることができる。これは、一定の時間によ
り少ない回数の係数更新を行なうことを意味する。この
ような原理にもとづき、各適応フィルタの係数更新必要
度をそれぞれメモリΓ_１(k)、Γ_２(k)、Γ_３(k)を用い
て管理する。Γ(k)を用いた各適応フィルタの係数更新
必要度の管理については、図１を用いて説明した本発明
の第１の実施例と全く同じなので、説明を省略する。第
１の実施例の説明において、μをλ、ステップサイズを
タップ位置情報と読み変えることで、そのまま適用でき
る。

【００５１】kがk_Dの整数倍のときには、入力信号強度
に関する情報も合わせて評価し、図１を用いて説明した
方法により、φ(k)を求める。次に、Γ(k)とφ(k)の積
で定義されるψ(k)を求める。制御回路７１は、このよ
うにして求めたψ(k)を用いて、制御回路７０と全く同
様の方法で係数更新制御信号６０２、６０４、６０６を
決定する。予め定められた時間間隔で、上記ψ(k)に基
づいて決められた係数更新制御信号６０２、６０４、６
０６は、適応フィルタ８３、８４、８５に供給される。
制御回路７１から供給される係数更新制御信号６０２、
６０４、６０６は、制御回路７０から供給される係数更
新制御信号と全く等しい。

【００５２】図８は、図７の適応フィルタ８３、８４、
８５の第１の構成例を示すブロック図である。第１〜４
の構成例に対応した図３〜６と異なり、図８では、エコ
ー経路のインパルス応答から固定遅延を除いた波形応答
部の位置を推定し、推定された位置周辺に適応フィルタ
のタップ係数を配置するように係数配置を適応制御す
る。特に、先ず波形応答部のおおよその位置を推定し、
その近傍に限定してタップ係数の配置を行なうことで、
収束時間を短縮する。この方法は、「１９９７年１１
月、電子情報通信学会ディジタル信号処理シンポジウム
講演論文集、５４３-５４８ページ」（文献１２）に記
載されているものに類似しているが、タップ制御回路９
１に、タップ位置情報６１１を外部に取り出すための出
力端子９０６、入力信号強度に関する情報６０７を外部
に取り出すための出力端子９０９及び係数更新制御信号
６０２を受けるための入力端子９０７を具備する点が異
なる。以下、図面を参照しながら、適応フィルタ８３の
構成と動作について説明する。

【００５３】図８に示された適応フィルタは、入力信号
７００を遅延させる遅延素子２０_１から遅延素子２０
_N-１までのN-１個の遅延素子を有し、遅延が零のタップ
も含め全タップ数はNである。一方、適応フィルタのタ
ップ係数を発生するために、L個の係数発生回路３０_１
〜３０_Lが備えられている。適応フィルタの全タップ数N
と係数発生回路の数Lには、N > L の関係がある。すな
わち、図８に示された適応FIRフィルタは、通常の適応F
IRフィルタと異なり、固定遅延部分を除いた実質的な波
形応答部を実現できる程度のタップ係数を備え、そのタ
ップ係数を応答波形部分に適応的に配置する。

【００５４】そのため、遅延素子の出力と係数発生回路
の間の接続を切替える経路スイッチ７を有しており、こ
の経路スイッチ７の制御を目的としてタップ制御回路９
１を有している。

【００５５】経路スイッチ７は、タップ制御回路９１の
出力端子９００から供給されたタップ位置制御信号に基
づいてL個の遅延素子の出力を選択し、係数発生回路に
伝達するように動作する。経路スイッチ７の出力である
L個の遅延信号は、対応する係数発生回路３０_１〜３０_L
と乗算器４０_１〜４０_Lに供給される。乗算器４０_１〜
４０_Lは、係数発生回路３０_１〜３０_Lの出力するタップ
係数値と経路スイッチ７の出力する遅延信号をそれぞれ
乗算し、結果を加算回路８に供給する。加算回路８は、
乗算器４０_１〜４０_Lから供給される乗算結果を全て加
算し、エコー・レプリカ７０１として出力する。

【００５６】タップ制御回路９１からは、出力端子９０
１_１〜９０１_Lを介して、係数発生回路３０_１〜３０_Lが
係数更新の際に使用するステップサイズが供給される。
また、タップ制御回路９１の出力端子９０２_１〜９０２
_Lを介して、係数クリア信号が係数発生回路３０_１〜３
０_Lに供給されており、係数をゼロリセットするために
使用される。一方、タップ制御回路９１は、係数発生回
路３０_１〜３０_Lの発生する係数値を入力端子９０３_１
〜９０３_Lを介して受け、タップ位置制御信号、ステッ
プサイズ、係数クリア信号を発生するために使用する。
また、タップ制御回路９１は、入力端子９０４_０〜９０
４_N-１を介して遅延素子２０_１の入力及び２０_１〜２０
_N-１の出力を受け、これらを評価して得られた結果を、
入力信号強度に関する情報６０７として、出力端子９０
９を経て出力する。

【００５７】今、係数更新アルゴリズムとして文献１に
示されたLMSアルゴリズムを仮定すれば、i番目係数の第
k +１回目の更新後の値c_i(k +１)は、第k回目の更新後
の値c_i (k)を用いて、 c_i (k + １) = c_i (k) + μ_ie(k)x(k - a(i)) (１７) で与えられる。ここに、iはi番目係数に対するステップ
サイズ、e(k)は残留エコー、x(k - a(i)) は第k-a(i)
回の係数更新時の入力信号サンプルである。a(i)は、経
路スイッチ７が選択している遅延素子の番号から構成さ
れる集合であり、要素数はLである。

【００５８】このとき、係数発生回路３０_i(i = １,
２,…, L) の構成は、図９のように表すことができる。
図９は基本的に図４に示した係数発生回路３１０_iと同
じ構成であるが、タップ制御回路９から出力端子９０２
_i(i = １, ２,…, L) を経て係数クリア信号が入力され
ると、記憶回路３４が保持している係数値を強制的にゼ
ロに設定する機能を有する。

【００５９】以上の説明から明らかなように、適応フィ
ルタのタップ係数は経路スイッチ７によって選択された
一部の遅延素子にだけ接続される。以下、タップ係数の
接続されたタップを有効タップ、接続されていないタッ
プを無効タップと呼ぶ。実際のタップ係数適応配置で
は、初期値として、実際の総タップ数より少ないタップ
係数を、例えば等間隔で配置する。これらが有効タップ
に、係数が配置されていないタップが無効タップにな
る。また、有効タップの初期配置は、先頭からタップ番
号の小さい順としても良いし、ランダムに与えても良
い。

【００６０】図１０は、タップ制御回路９１の構成を示
すブロック図である。記憶回路群１１０_１、１１
０_２、.....１１０_Mは、長さN／MのFIFO(First-In-Firs
t-Out)構造を有し、N-L個の無効タップ番号を記憶す
る。無効タップは、全タップをM等分して得られるN/M個
のタップの番号から構成されるグループ毎に分けて記憶
される。このグループを、タップグループと呼ぶ。例え
ば、全タップ数Nを２０、タップグループ数Mを５とする
と、各タップグループに属するタップの数N/Mは４とな
る。また、タップグループをG(n)(n = １, ２,…, ５)
とし、G(n) に属するタップ番号を{ }で括って表すと、 G(１) = {１, ２, ３, ４} G(２) = {５, ６, ７, ８} G(３) = {９, １０, １１, １２} G(４) = {１３, １４, １５, １６} G(５) = {１７, １８, １９, ２０} となる。これらの番号のうち、現在無効とされているも
のが、対応する記憶回路に記憶される。上記の例では、
G(n)(n = １, ２, …, ５) の要素は１１０_nに記憶され
ることになる。

【００６１】選択回路１１２は、Q回の係数更新毎に、
記憶回路１５０から供給されるタップグループ選択信号
に応じて記憶回路群１１０_１、１１０_２、.....、１１
０_Mのいづれかを選択し、その待行列の先頭に格納され
ているタップ番号を取り出し、新たな有効タップ番号と
して記憶回路１１４へ伝達する。記憶回路１１４は、記
憶回路群１１０_１、１１０_２、.....、１１０_Mに含まれ
ないL個の有効タップ番号を記憶しており、有効タップ
番号をタップ位置制御信号として、出力端子９００に供
給する。初期状態における有効タップ番号、すなわち記
憶回路１１４の初期設定値は、任意の順に並べたタップ
番号とすることができる。例えば、タップ番号が小さい
順にL個の番号を設定しても良いし、ランダムにL個選択
して設定しても良い。一例として、全タップ番号の小さ
い方から連続してLタップとなるように選択する場合を
考える。先の例では、全タップ番号は、１,２,３,…,２
０となる。

【００６２】このとき、有効タップ数L = ３、無効タッ
プ数N-L = １７とすると、有効タップ番号は、１,２,３
と小さい方から３タップが選ばれ、記憶回路１１４に初
期値として保持される。記憶回路群１１０_１、１１
０_２、…、１１０_Mに対する初期値は、記憶回路１１４
において設定された初期値以外のタップ番号とする。上
記の例では、１,２,３を除いた４,５,６,…,２０が初期
値として選択され、記憶回路群１１０_１、１１０_２、
…、１１０_Mのうち対応する記憶回路に格納される。以
上の初期状態設定後、経路スイッチ７によって選択され
た有効タップの係数更新が行なわれる。Q回（Qは正整
数）の係数更新毎に有効タップを更新し、係数配置を変
更する。有効タップ更新は、以下の手順で実行される。

【００６３】最小係数検出回路１１６は、記憶回路１１
４の出力する有効タップ番号と、入力端子９０３_１〜９
０３_Lに供給される各係数発生回路の出力、すなわちタ
ップ係数を受けて、絶対値が最小である係数に対応した
有効タップ番号を検出する。検出された有効タップ番号
は、記憶回路１１４、分配回路１１８、評価回路１２
０、及び係数クリア回路１２２に供給される。

【００６４】係数クリア回路１２２は、入力されたタッ
プ番号に対応する係数発生回路に対して係数クリア信号
を発生し、これを対応する出力端子９０２_１〜９０２_L
のいづれかに伝達する。この係数クリア信号は、対応し
た係数発生回路に供給され、係数を零に設定する。評価
回路１２０は、最小係数検出回路１１６から供給された
タップ番号が属するタップグループを算出し、対応する
タップグループ番号を分配回路１１８に伝達する。

【００６５】分配回路１１８は、評価回路１２０から供
給されたタップグループ番号に対応した記憶回路を記憶
回路群１１０_１、１１０_２、.....、１１０_Mから選択
し、最小係数検出回路１１６から供給された最小係数を
有するタップ番号を伝達する。伝達されたタップ番号
は、分配回路１１８によって指定された記憶回路１１０
_iに記憶される。記憶回路１１４は、最小係数検出回路
１１６から供給されたタップ番号を記憶内容から削除
し、選択回路１１２から供給された新たな有効タップ番
号を記憶することにより、記憶している有効タップ番号
を更新する。

【００６６】係数値評価回路１３０は、各係数発生回路
が出力するタップ係数値と記憶回路１１４が出力する有
効タップ番号を受けて、係数絶対値の総和を各タップグ
ループ毎に計算する。これらM個の係数絶対値総和を大
きさの順に並べ替え、対応するタップグループ番号を
「順序」として、タップグループ選択情報更新回路１４
０に伝達する。

【００６７】また、係数値評価回路１３０は、係数絶対
値総和を「係数和」としてタップグループ選択情報更新
回路１４０に伝達する。タップグループ選択情報更新回
路１４０は、これらの情報に基づいてタップグループ選
択順序を計算し、これを「選択順序」として記憶回路１
５０に伝達する。記憶回路１５０は、タップグループ選
択情報更新回路１４０から供給された「選択順序」、す
なわち、選択する順序に並べ替えられたタップグループ
番号を記憶し、順番に選択回路１１２に供給する。記憶
回路１５０に設定するタップグループ番号の初期値は、
任意の順に並べたタップグループ番号とすることができ
る。例えば、タップグループ番号が小さい順に設定して
も良いし、ランダムに設定しても良い。すなわち、記憶
回路１５０の保持するタップグループ番号をZ(n)(n =
１, ２,…, M) で表すと、先の例で、タップグループ番
号が小さい順に設定した場合には、 Z(１) = １ Z(２) = ２ Z(３) = ３ Z(４) = ４ Z(５) = ５が初期値となる。また、記憶回路１５０のデータ読み出
し位置を規定するアドレスポインタの初期値は先頭に設
定され、先頭のタップグループ番号、すなわち、上記の
例ではZ(１) = １を初期値として選択回路１１２に対し
て出力する。

【００６８】このタップグループ選択信号を受けて、選
択回路１１２は最初、記憶回路１１０_１を選択し、その
先頭に格納されているタップ番号を取り出して、記憶回
路１１４に伝達する。読出しアドレスポインタの変更
は、タップグループ選択情報更新回路１４０から供給さ
れる「変更信号」によって行われる。「変更信号」がタ
ップグループ選択情報更新回路１４０から供給される度
に、記憶回路１５０は記憶しているタップグループに対
する読出しアドレスポインタを１進める。

【００６９】係数値評価回路１３０は、また、供給され
た係数の絶対値をとり、それらを各タップグループ毎に
合計する。各タップグループ毎の係数絶対値総和の最大
値C_m _axと各タップグループ内の係数絶対値総和の比を計
算する。例えば、タップグループ数Mである場合の各タ
ップグループ内係数絶対値総和をc_j,max(１≦j≦M)とす
れば、それらの比R_j = c_j,max/C_maxが計算され、ステッ
プ・サイズ発生回路１６０に伝達される。また、各タッ
プグループの係数絶対値総和の合計をC_maxと定義して
も、同様の結果が得られる。ステップ・サイズ発生回路
１６０は、係数値評価回路１３０から供給されたR_jを用
いてステップ・サイズを発生し、対応する出力端子９０
１_i(i=１,……, L)に伝達する。ステップ・サイズμ
_jは、R_jと予め定められた定数との乗算結果からμ_j =
μ×R_j に従って求める。

【００７０】jとi(１≦i≦L)の対応関係は、第jタップ
グループに属する係数の更新に使用するステップ・サイ
ズがjとなるように、記憶回路１１４から供給されるタ
ップ位置制御信号を用いて計算される。このステップサ
イズの計算法により、係数絶対値が大きいタップグルー
プ内の係数を更新する際のステップサイズが大きくな
り、適応フィルタの収束時間が短縮される。一方、入力
端子９０７を介して受けた係数更新制御信号６０２はμ
_jに乗算され、その積が実際のステップサイズとして出
力端子９０１_１〜９０１_Nに供給される。すなわち、係
数更新制御信号６０２が０のときには、係数更新が停止
されることになる。出力端子９０１_１〜９０１_Nに供給
されたステップサイズは、対応する係数発生回路３０_i
に伝達される。

【００７１】最大値検出回路１８０は、係数値評価回路
１３０から「係数和」と「順序」を受け、最大の係数和
を選択して出力端子９０６に伝達する。すなわち、最大
の係数和がタップ位置情報として、図７の制御回路７１
に伝達されることになる。ステップ・サイズ発生回路１
６０はまた、入力端子９０７を介してステップサイズ制
御信号６０２を受け、これをμ_jに乗算する。従って、
ステップサイズ制御信号６０２がゼロのときには、係数
更新が停止される。

【００７２】図１１は、タップグループ選択情報更新回
路１４０の構成を示すブロック図である。

【００７３】係数値評価回路１３０から供給された「係
数和」は、選択継続時間算出回路１４０１に伝達され
る。選択継続時間算出回路１４０１では、選択回路１１
２において各タップグループの選択を継続する時間を
「係数和」に基づいて算出する。具体的には、係数絶対
値総和が大きいタップグループの選択継続時間が長くな
るように設定し、そのタップグループに集中して新しい
有効タップが設定されるようにする。例えば、先の例
で、j番めのタップグループ選択継続時間をT_j(j = １,
２, ３, ４, ５)とすると、

【数１１】とすることができることが、文献１１に記載されてい
る。ここに、A_j、A_max、T_m _ax、T_minは、それぞれ、j番
目のタップグループにおける係数絶対値総和、各タップ
グループにおける係数絶対値総和のうちの最大値、タッ
プグループ選択継続時間の最大値、及び最小値である。
すなわち、係数絶対値総和が最小のタップグループに対
する選択継続時間がT_min、係数絶対値総和が最大のタッ
プグループに対する選択継続時間がT_max、他のタップグ
ループに対する選択継続時間が係数絶対値総和に対応し
た大きさに決定される。

【００７４】一般に、T_jは係数更新回数を単位として表
され、この値がカウンタ１４０２に伝達される。カウン
タ１４０２は、係数更新回数を数えるカウンタであり、
係数更新回数がT_jに達する毎に、読出しアドレス変更信
号をカウンタ１４０３に供給すると同時に、記憶回路１
５０に伝達する。カウンタ１４０３は、カウンタ１４０
２から読出しアドレス変更信号が供給される度にカウン
トアップし、タップグループ総数Mまでカウントアップ
すると、スイッチ１４０４に対してタップグループ選択
順序変更を指示する信号を伝達し、カウント値をゼロに
リセットする。スイッチ１４０４は、このタップグルー
プ選択順序変更を指示する信号を受けたときに回路を閉
じ、係数値評価回路１３０から「順序」として供給され
るタップグループ番号を、供給された順序で「タップグ
ループ選択順序」として出力する。出力された信号は、
記憶回路１５０の先頭アドレスから書込まれ、この書込
み動作によって、記憶回路１５０が保持するタップグル
ープ選択順序が変更される。

【００７５】入力信号評価回路１７０には、入力端子９
０４_０〜９０４_N-１を介して遅延素子２０_１の入力及び
２０_１〜２０_N-１の出力における入力信号サンプルが供
給されている。入力信号評価回路１７０は、これらの入
力信号サンプルを用いて、入力信号電力を評価する。求
めた入力信号電力が予め定められた第１のしきい値より
も小さいときに、入力信号評価回路１７０は、係数更新
停止信号を出力する。この係数更新停止信号は、ステッ
プサイズ発生回路１６０に伝達され、全てのステップサ
イズをゼロに設定するために使用される。従って、この
ような場合に出力端子９０１_１〜９０１_Lを介して係数
発生回路３０_１〜３０_Lに伝達されるステップサイズは
ゼロとなる。すなわち、係数更新動作は行われるが、係
数は実際に更新されない。

【００７６】入力信号評価回路１７０は、また、求めた
入力信号電力が予め定められた第２のしきい値よりも小
さいときに、タップ位置更新停止信号を出力する。この
タップ位置更新停止信号は、記憶回路１１４、係数値評
価回路１３０、タップグループ選択情報更新回路１４
０、及び最小係数検出回路１１６に伝達され、タップ位
置更新を停止するために使用される。記憶回路１１４
は、タップ位置更新停止信号を受けて、最小係数検出回
路１１６から供給されたタップ番号を選択回路１１２か
ら供給されたタップ番号で置き換える動作を停止する。
係数値評価回路１３０は、タップ位置更新停止信号を受
けて、「係数和」及び「順序」の算出及びタップグルー
プ選択情報更新回路１４０への伝達を停止する。

【００７７】タップグループ選択情報更新回路１４０
は、タップ位置更新停止信号を受けて、タップグループ
選択情報の更新を停止する。最小係数検出回路１１６
は、タップ位置更新停止信号を受けて、絶対値が最小で
ある係数に対応したタップ番号の検出と検出された番号
の記憶回路１１４、評価回路１２０、分配回路１１８、
係数クリア回路１２２への伝達を停止する。これら一連
の停止動作によって、タップ位置の更新が停止される。

【００７８】また、入力信号評価回路１７０は、求めた
入力信号電力の値そのものを出力端子９０９に伝達す
る。この値は、制御回路７１に供給され、係数更新回数
を配分するために使用される。

【００７９】図１２は、入力信号評価回路１７０の構成
を示すブロック図である。入力信号評価回路１７０に供
給された遅延素子２０_１の入力及び２０_１〜２０_N-１の
出力における入力信号サンプルは、２乗回路１７０１_０
〜１７０１_N-１においてすべて２乗され、加算回路１７
０４に供給される。加算回路１７０４は、２乗された入
力信号サンプルをすべて加算して入力信号電力を求め、
比較回路１７０６及び比較回路１７０８へ伝達する。比
較回路１７０６及び比較回路１７０８は、加算回路１７
０４から供給された入力信号電力を、それぞれ記憶回路
１７０７から供給される第１のしきい値及び記憶回路１
７０９から供給される第２のしきい値と比較する。入力
信号電力が第１のしきい値より小さいときには、比較回
路１７０６の出力として、タップ位置更新停止信号が出
力される。入力信号電力が第２のしきい値より小さいと
きには、比較回路１７０８の出力として、係数更新停止
信号が出力される。

【００８０】また、得られた入力信号電力はそのまま出
力され、入力信号強度に関する情報として利用される。

【００８１】これまで図８を用いて適応フィルタ８３の
構成と動作について説明してきたが、図７の適応フィル
タ８４及び８５の構成と動作も適応フィルタ８３と全く
等しい。さらに、図７では適応フィルタの数が３の場合
を例として説明したが、全く同じ説明を適応フィルタの
数が３以上の場合にもそのまま当てはめることができ
る。

【００８２】本発明の第６の実施の形態は、図１０のタ
ップ制御回路９１において、入力信号評価回路１７０の
代わりに入力信号評価回路１７１を使用する。入力信号
評価回路１７１は、入力信号サンプルを用いて、入力信
号の絶対値を評価する。求めた入力信号の絶対値総和が
予め定められた第１のしきい値よりも小さいときに、入
力信号評価回路１７１は、係数更新停止信号を出力す
る。入力信号評価回路１７１は、また、求めた入力信号
の絶対値総和が予め定められた第２のしきい値よりも小
さいときに、タップ位置更新停止信号を出力する。さら
に、入力信号評価回路１７１は、求めた入力信号の絶対
値総和を出力端子９０９に伝達する。この値は、制御回
路７１に供給され、係数更新回数を配分するために使用
される。

【００８３】図１３は、入力信号評価回路１７１の詳細
を示すブロック図である。入力信号評価回路１７０との
違いは、入力信号評価回路１７０における２乗回路１７
０１ _０〜１７０１_N-１が全て、絶対値回路１７０２_０〜
１７０２_N-１で置換されていることである。すなわち、
加算回路１７０４に供給される信号が、入力信号サンプ
ルの２乗値ではなく、絶対値となっている。従って、加
算回路１７０４は、入力信号サンプルの絶対値をすべて
加算して入力信号の絶対値総和を求め、比較回路１７０
６及び比較回路１７０８へ伝達する。また、得られた入
力信号の絶対値総和はそのまま出力され、入力信号強度
に関する情報として利用される。

【００８４】これ以外の構成及び動作は、入力信号評価
回路１７０と等しいので説明を省略する。

【００８５】本発明の第６の実施の形態は、図１０のタ
ップ制御回路９１において、入力信号評価回路１７０の
代わりに入力信号評価回路１７２を使用する。入力信号
評価回路１７２は、入力信号評価回路１７０と同じ構成
・動作で得られた係数更新停止信号及びタップ位置更新
停止信号を、予め定められた時間だけ保持した後、開放
する。この保持動作によって、係数更新停止信号及びタ
ップ位置更新停止信号が出力されてからしばらくの間、
係数更新及びタップ位置更新が停止される。また、入力
信号評価回路１７２は、求めた入力信号電力を出力端子
９０９に伝達する。この値は、制御回路７１に供給さ
れ、係数更新回数を配分するために使用される。

【００８６】図１４は、入力信号評価回路１７２の詳細
を示すブロック図である。図１２に示した入力信号評価
回路１７０との違いは、比較回路１７０６及び比較回路
１７０８の出力信号が、多重化回路１７３２、記憶回路
１７３６、カウンタ１７３５、スイッチ１７３３、遅延
素子１７３４、及び分離回路１７３７で、さらに処理さ
れていることである。比較回路１７０６から出力された
係数更新停止信号及び比較回路１７０８から出力された
タップ位置更新停止信号は、多重化回路１７３２に供給
される。多重化回路１７３２は、係数更新停止信号及び
タップ位置更新停止信号を多重化して多重化信号とし、
これをスイッチ１７３３の一方の入力端子及びカウンタ
１７３５に供給する。スイッチ１７３３の他方の入力端
子には、遅延素子１７３４を介してスイッチ１７３３の
出力信号が帰還されている。すなわち、スイッチ１７３
３がこの帰還経路を選択しているときは、スイッチ１７
３３の出力が保持され、他方の入力端子を選択している
ときは、新しい多重化信号が出力される。分離回路１７
３７は、スイッチ１７３３の出力を受け、これを係数更
新停止信号及びタップ位置更新停止信号に分離した後、
別々に出力する。スイッチ１７３３は、カウンタ１７３
５によって制御される。

【００８７】カウンタ１７３５は、多重化回路１７３２
から多重化信号が供給されるとカウンタをリセットし、
カウントアップを開始する。また同時に、スイッチ１７
３３が遅延素子１７３４から供給される帰還信号を選択
して出力するように、経路を切替える。カウントアップ
は、入力信号のサンプリング周波数に等しい周波数を有
するクロックによって行う。カウンタ１７３５は、カウ
ント値が記憶回路１７３６から供給される値に等しくな
ったときに、切替え信号を出力する。スイッチ１７３３
は、カウンタ１７３５から切替え信号を受けると、多重
化回路１７３２から供給される多重化信号を選択して出
力するように、経路を切替える。また、得られた入力信
号電力はそのまま出力され、入力信号強度に関する情報
として利用される。これ以外の構成及び動作は、入力信
号評価回路１７０と等しいので説明を省略する。

【００８８】本発明の第８の実施の形態は、図１０のタ
ップ制御回路９１において、入力信号評価回路１７２の
代わりに入力信号評価回路１７３を使用する。入力信号
評価回路１７３は、入力信号サンプルを用いて、入力信
号の絶対値を評価する。求めた入力信号の絶対値総和が
予め定められた第１のしきい値よりも小さいときに、入
力信号評価回路１７３は、係数更新停止信号を出力す
る。入力信号評価回路１７３は、また、求めた入力信号
の絶対値総和が予め定められた第２のしきい値よりも小
さいときに、タップ位置更新停止信号を出力する。さら
に、入力信号評価回路１７３は、求めた入力信号の絶対
値総和を出力端子９０９に伝達する。この値は、制御回
路７１に供給され、係数更新回数を配分するために使用
される。

【００８９】図１５は、入力信号評価回路１７３の詳細
を示すブロック図である。入力信号評価回路１７２との
違いは、入力信号評価回路１７２における２乗回路１７
０１ _０〜１７０１_N-１が全て、絶対値回路１７０２_０〜
１７０２_N-１で置換されていることである。すなわち、
加算回路１７０４に供給される信号が、入力信号サンプ
ルの２乗値ではなく、絶対値となっている。

【００９０】従って、加算回路１７０４は、入力信号サ
ンプルの絶対値をすべて加算して入力信号の絶対値総和
を求め、比較回路１７０６及び比較回路１７０８へ伝達
する。また、得られた入力信号の絶対値総和はそのまま
出力され、入力信号強度に関する情報として利用され
る。

【００９１】これ以外の構成及び動作は、入力信号評価
回路１７２と等しいので説明を省略する。

【００９２】図１４及び図１５においては、係数更新停
止信号及びタップ位置更新停止信号を多重化して多重化
信号とし、これをスイッチ１７３３の一方の入力端子に
供給していたが、多重化せず独立に、スイッチ１７３３
の一方の入力端子に供給することもできる。この場合、
多重化回路１７３２及び分離回路１７３７が不要になる
が、これらの停止信号を保持するために、記憶回路１７
３６、カウンタ１７３５、スイッチ１７３３、遅延素子
１７３４と全く同じ構成の別回路が新たに必要になる。

【００９３】以上の説明において、入力信号評価回路１
７０、入力信号評価回路１７１、入力信号評価回路１７
２、及び入力信号評価回路１７３の入力を処理したもの
全てを加算回路１７０４で加算したが、このうちの一部
だけを加算する構成も可能である。例えば、入力信号評
価回路１７０に具備される加算回路１７０４において、
２乗回路１７０１_０〜１７０１_N-１の出力の代わりに１
７０１_０〜１７０１_K- _１の出力を加算して、出力するこ
ともできる。ここに、KはNより小さい正の整数である。
また、２乗回路１７０１_０〜１７０１_N-１の出力の代わ
りに１７０１_K〜１７０１_N-１の出力を加算して、出力
することもできる。さらに、２乗回路１７０１_０〜１７
０１_N-１の出力の代わりに１７０１_０〜１７０１_N-１の
うち任意のK個を選択して、その出力を加算したものを
出力することもできる。

【００９４】一例として、入力信号評価回路１７２に具
備される加算回路１７０４において、２乗回路１７０１
_０〜１７０１_N-１の出力の代わりに１７０１_０〜１７０
１_N/ _M-１の出力を加算することを考える。これは、第１
番めのタップグループに対応する遅延素子に供給された
入力信号サンプルである。これらのサンプルを入力信号
評価回路１７２で評価することにより、遅延素子２０_１
〜２０_N-１から構成されるタップ付き遅延線に無音部分
が到着したことがいち早く検出できる。無音部分の到着
を検出してから、記憶回路１７３６に記憶される値で規
定される間、係数更新停止信号及びタップ位置更新停止
信号を保持することにより、無音部分がタップ付き遅延
線から抜け出るまで、係数更新とタップ位置更新を停止
することができる。このとき、記憶回路１７３６に記憶
される値は、全遅延素子の数に等しいNより少し大きい
値となる。

【００９５】図１６は本発明の第９の実施の形態を示す
ブロック図である。第４の実施の形態と第８の実施の形
態の相違点は、図１０のタップ制御回路９１が図１６に
おいてはタップ制御回路９２に置換されていることであ
る。タップ制御回路９１は、入力端子９０４_０〜９０４
_N-１を介して受けた遅延素子２０_１の入力及び２０_１〜
２０_N-１の出力を評価して係数更新及びタップ位置更新
を停止するが、タップ制御回路９２は、入力端子９０５
_１〜９０５_Lを介して受けた有効タップに対応する入力
信号サンプルを評価して係数更新及びタップ位置更新を
停止する。このために、タップ制御回路９２の入力端子
９０５_１〜９０５_Lには、有効タップに対応する入力信
号サンプルが供給されている。

【００９６】図１７は、タップ制御回路９２の構成を示
すブロック図である。タップ制御回路９１のブロック図
である図１０とは、入力信号評価回路１７０が、入力信
号評価回路１７４となっている点を除いて同一であるの
で、以下、この相違点を中心に詳細な動作を説明する。

【００９７】入力信号評価回路１７４には、入力端子９
０５_１〜９０５_Lを介して遅延素子２０_iの出力における
入力信号サンプルが供給されている。iの実際の値は、
経路スイッチ７で規定される。入力信号評価回路１７４
は、これらの入力信号サンプルを用いて、入力信号電力
を評価する。求めた入力信号電力が予め定められた第１
のしきい値よりも小さいときに、入力信号評価回路１７
４は、係数更新停止信号を出力する。入力信号評価回路
１７４は、また、求めた入力信号電力が予め定められた
第２のしきい値よりも小さいときに、タップ位置更新停
止信号を出力する。

【００９８】また、入力信号評価回路１７４は、求めた
入力信号電力を出力端子９０９に伝達する。この値は、
制御回路７１に供給され、係数更新回数を配分するため
に使用される。係数更新停止信号及びタップ位置更新停
止信号を用いて係数更新及びタップ位置更新を停止させ
るための動作は、入力信号評価回路１７０と全く等しい
ので、説明を省略する。

【００９９】入力信号評価回路１７４の構成としては、
図１２に示した入力信号評価回路１７０の構成をそのま
ま使用することができる。ただし、図１２では入力がN
種類であったために２乗回路を１７０１_０〜１７０１
_N-１のN個具備しているが、入力信号評価回路１７４の
構成としては１７０１_０〜１７０１_L-１のL個でよい。

【０１００】また、同様に２乗回路及び絶対値回路の数
を増減すれば、入力信号評価回路１７４の構成として図
１３、１４、１５に示した構成も使用することができる
ことはいうまでもない。さらに、入力信号評価回路１７
４の入力を処理したもののうちの一部だけを加算回路１
７０４で加算する構成も、入力信号評価回路１７０の場
合と同様に、可能である。

【０１０１】本発明の第１０の実施の形態は、図１０に
示した本発明の第５の実施の形態を示すブロック図に記
載されたタップ制御回路９１をタップ制御回路９３で置
換することにより得られる。図１８は、タップ制御回路
９３の構成を示すブロック図である。図１８は、入力信
号評価回路１７４が入力信号評価回路１７５となってい
る点を除いて、図１７と同一であるので、以下、この相
違点を中心に詳細な動作を説明する。

【０１０２】図１７の入力信号評価回路１７４は、経路
スイッチ７から有効タップに供給される入力信号サンプ
ルを受けて、入力信号電力を評価する。評価結果に基づ
いて、係数更新停止信号及びタップ位置更新停止信号を
出力する。これに対して、図１８の入力信号評価回路１
７５は、遅延素子２０_１の入力及び２０_１〜２０_N-１の
出力における入力信号サンプルを受けて、入力信号電力
を評価し、入力信号評価回路１７４と同様に、評価結果
に基づいて係数更新停止信号及びタップ位置更新停止信
号を出力する。その際、有効タップに相当する遅延素子
から供給された入力信号サンプルだけを選択的に使用す
る。

【０１０３】そのために、入力信号評価回路１７５に
は、記憶回路１１４からタップ位置制御信号が供給され
ている。すなわち、入力信号評価回路１７４と入力信号
評価回路１７５の構成は異なるが動作は等しく、出力さ
れる信号にも互換性がある。タップ制御回路９３におい
て、入力信号評価回路１７５以外の構成要素は、タップ
制御回路９２における入力信号評価回路１７４以外の構
成要素と全く等しく、また動作においても違いがないの
で、詳細な説明を省略する。

【０１０４】本発明の第１１の実施の形態は、図１７に
示した本発明の第９の実施の形態を示すブロック図に記
載されたタップ制御回路９２をタップ制御回路９４で置
換することにより得られる。本発明の第９の実施の形態
との相違点はタップ制御回路９４だけなので、以下、図
１９を参照してタップ制御回路９４について説明する。

【０１０５】図１９は、タップ制御回路９４の構成を示
すブロック図である。図１９とタップ制御回路９２のブ
ロック図である図１７は、係数値評価回路１３０が係数
値評価回路１３１となっている点を除いて同一であるの
で、以下、この相違点を中心に詳細な動作を説明する。

【０１０６】図１７の係数値評価回路１３０は、「係数
和」として係数絶対値の総和を各タップグループ毎に計
算していたが、図１９の係数値評価回路１３１は、係数
２乗値の総和を各タップグループ毎に計算する。計算さ
れた係数２乗値総和は、タップグループ選択情報更新回
路１４０に伝達される。また、ステップサイズ発生回路
１６０に伝達される比R_jも、各タップグループ内係数絶
対値総和ではなく、係数２乗値総和をc_j,max (１≦j≦
M)として、R_j = c_j,max/C_max で計算する。C_maxは、各
タップグループ毎の係数２乗値総和の最大値である。タ
ップ制御回路９４において、係数値評価回路１３１以外
の構成要素は、タップ制御回路９２における係数値評価
回路１３０以外の構成要素と全く等しく、また動作にお
いても違いがないので、詳細な説明を省略する。基本的
に、タップ制御回路９２の説明において、係数絶対値を
係数２乗値で置き換えれば、そのままタップ制御回路９
４の説明となる。

【０１０７】本発明の第１２の実施の形態は、図１０に
示した本発明の第５の実施の形態を示すブロック図に記
載されたタップ制御回路９１を図２０に示すタップ制御
回路９５で置換することにより得られる。本発明の第５
の実施の形態との相違点はタップ制御回路９５だけであ
る。また、タップ制御回路９１とタップ制御回路９５の
関係は、タップ制御回路９２とタップ制御回路９４の関
係に等しく、これは既に図１９を参照して説明したの
で、詳細な説明は省略する。

【０１０８】本発明の第１３の実施の形態は、図１７に
示した本発明の第９の実施の形態を示すブロック図に記
載されたタップ制御回路９２をタップ制御回路９６で置
換することにより得られる。本発明の第９の実施の形態
との相違点はタップ制御回路９６だけなので、以下、図
２１を参照してタップ制御回路９６について説明する。

【０１０９】図２１は、タップ制御回路９６の構成を示
すブロック図である。図２１とタップ制御回路９２のブ
ロック図である図１７は、係数値評価回路１３０と最大
係数検出回路１３２を除いて同一であるので、以下、こ
の相違点を中心に詳細な動作を説明する。係数値評価回
路１３０は、「係数和」として係数絶対値の総和を各タ
ップグループ毎に計算していたが、最大係数検出回路１
３２は、絶対値が最大の係数値を各タップグループ毎に
検出する。検出された最大係数絶対値は、「最大係数
値」としてタップグループ選択情報更新回路１４０に伝
達される。各タップグループの選択を継続する時間を
「係数和」の代わりに「最大係数値」に基づいて算出す
る。また、これらM個の最大値を大きさの順に並べ替
え、対応するタップグループ番号を「順序」として、タ
ップグループ選択情報更新回路１４０に伝達する。

【０１１０】最大係数検出回路１３２は、また、各タッ
プグループ毎の最大係数値の最大値C_maxと各タップグル
ープ内の最大係数値の比を計算する。例えば、タップグ
ループ数Mである場合の各タップグループの最大係数値
をc_j,max (１≦j≦M)とすれば、それらの比R_j = c_j,max
/C_max が計算され、ステップ・サイズ発生回路１６０に
伝達される。また、各タップグループの最大係数値総和
をC_maxと定義しても、同様の結果が得られる。

【０１１１】タップ制御回路９６において、最大係数検
出回路１３２以外の構成要素は、タップ制御回路９２に
おける係数値評価回路１３０以外の構成要素と全く等し
く、また動作においても違いがないので、詳細な説明を
省略する。基本的に、タップ制御回路９２の説明におい
て、係数絶対値総和を最大係数絶対値で置き換えれば、
そのままタップ制御回路９６の説明となる。

【０１１２】本発明の第１４の実施の形態は、図１０に
示した本発明の第５の実施の形態を示すブロック図に記
載されたタップ制御回路９１を図２２に示すタップ制御
回路９７で置換することにより得られる。本発明の第５
の実施の形態との相違点はタップ制御回路９７だけであ
る。また、タップ制御回路９１とタップ制御回路９７の
関係は、タップ制御回路９２とタップ制御回路９６の関
係に等しく、これは既に図２１を参照して説明したの
で、詳細な説明は省略する。

【０１１３】本発明の第１５の実施の形態は、図１７に
示した本発明の第９の実施の形態を示すブロック図に記
載されたタップ制御回路９２をタップ制御回路９８で置
換することにより得られる。本発明の第９の実施の形態
との相違点はタップ制御回路９８だけなので、以下、図
２３を参照してタップ制御回路９８について説明する。

【０１１４】図２３は、タップ制御回路９８の構成を示
すブロック図である。図２３とタップ制御回路９２のブ
ロック図である図１７は、係数値評価回路１３０と有効
タップ数評価回路１３３を除いて同一であるので、以
下、この相違点を中心に詳細な動作を説明する。

【０１１５】図１７の係数値評価回路１３０は、「係数
和」として係数絶対値の総和を各タップグループ毎に計
算していたが、有効タップ数評価回路１３３は、有効タ
ップの個数を各タップグループ毎に検出する。検出され
た有効タップ数は、「個数」としてタップグループ選択
情報更新回路１４０に伝達される。タップグループ選択
情報更新回路１４０は、各タップグループの選択を継続
する時間を「係数和」の代わりに「個数」に基づいて算
出する。

【０１１６】有効タップ数評価回路１３３は、また、各
タップグループ毎の有効タップ数の最大値C_maxと各タッ
プグループ内の有効タップ数の比を計算する。例えば、
タップグループ数Mである場合の各タップグループの有
効タップ数をc_j,max (１≦j≦M)とすれば、それらの比R
_j = c_j,max/C_max が計算され、ステップ・サイズ発生回
路１６０に伝達される。また、各タップグループの有効
タップ数総和をC_maxと定義しても、同様の結果が得られ
る。

【０１１７】タップ制御回路９８において、有効タップ
数評価回路１３３以外の構成要素は、タップ制御回路９
２における係数値評価回路１３０以外の構成要素と全く
等しく、また動作においても違いがないので、詳細な説
明を省略する。基本的に、タップ制御回路９２の説明に
おいて、係数絶対値を有効タップ数で置き換えれば、そ
のままタップ制御回路９８の説明となる。

【０１１８】本発明の第１５の実施の形態は、図１０に
示した本発明の第５の実施の形態を示すブロック図に記
載されたタップ制御回路９１を図２４に示すタップ制御
回路９９で置換することにより得られる。本発明の第５
の実施の形態との相違点はタップ制御回路９９だけであ
る。また、タップ制御回路９１とタップ制御回路９９の
関係は、タップ制御回路９２とタップ制御回路９８の関
係に等しく、これは既に図２３を参照して説明したの
で、詳細な説明は省略する。

【０１１９】本発明の第５から第１６の実施の形態に関
する説明において、係数値評価回路１３０及びその同等
回路として係数値評価回路１３１、最大係数検出回路１
３２、有効タップ数評価回路１３３について説明してき
た。これらの回路の基本動作は、有効タップとそれらの
係数値を記憶回路１１４と入力端子９０３_１〜９０３ _L
から受けて、各タップグループに関する第１の評価指標
の値とその指標を大きい順にタップグループ選択情報更
新回路１４０に伝達することである。また、各タップグ
ループに関する第２の評価指標の値の不均一の程度を、
第２の評価指標の総和と各タップグループの第２の評価
指標との比、または第２の評価指標の最大値と各タップ
グループの第２の評価指標との比として表し、ステップ
サイズ発生回路１６０に伝達することも、これらの回路
の基本動作である。

【０１２０】これまでの説明では、第１の評価指標及び
第２の評価指標として、係数絶対値総和、係数２乗値総
和、係数絶対値の最大値、有効タップの個数を例として
示してきた。また、これらの指標は同一と仮定して説明
してきた。しかし、これらの例として示したもの以外の
指標を使用することもできるし、第１の評価指標と第２
の評価指標を異なったものにすることもできる。このよ
うな、異なった第１の評価指標と第２の評価指標の組合
せの例について、次に説明する。

【０１２１】本発明の第１７の実施の形態は、図１７に
示した本発明の第９の実施の形態を示すブロック図に記
載されたタップ制御回路９２をタップ制御回路１００で
置換することにより得られる。本発明の第８の実施の形
態との相違点はタップ制御回路１００だけなので、以
下、図２５を参照してタップ制御回路１００について説
明する。

【０１２２】図２５は、タップ制御回路１００の構成を
示すブロック図である。図２５とタップ制御回路９２の
ブロック図である図１７は、係数値評価回路１３０と係
数値評価回路１３４を除いて同一であるので、以下、こ
の相違点を中心に詳細な動作を説明する。係数値評価回
路１３４は、各係数発生回路が出力するタップ係数値と
記憶回路１１４が出力する有効タップ番号を受けて、係
数値評価回路１３０と全く同様の手続きで求めた「係数
和」と「順序」を、タップグループ選択情報更新回路１
４０に伝達する。最大係数検出回路１３４は、また、各
タップグループ毎の最大絶対係数値の最大値C_maxと各タ
ップグループ内の最大絶対係数値の比を計算する。例え
ば、タップグループ数Mである場合の各タップグループ
の最大絶対係数値をc_j,max (１≦j≦M)とすれば、それ
らの比R_j =c_j,max/C_max が計算され、ステップ・サイズ
発生回路１６０に伝達される。また、各タップグループ
の最大絶対係数値総和をC_maxと定義しても、同様の結果
が得られる。

【０１２３】本発明の第５から第１７の実施の形態に関
する説明において、ステップサイズ発生回路１６０が各
タップグループに対して異なったステップサイズを発生
する例に関して説明してきた。しかし、各タップグルー
プに対して等しいステップサイズを発生するように構成
することによって、本発明の第１８の実施の形態とする
ことも可能である。

【０１２４】図２６は本発明の第１８の実施の形態を示
すブロック図である。第９の実施の形態と第１８の実施
の形態の相違点は、図１７のタップ制御回路９２が図２
６においてはタップ制御回路１０１に置換されているこ
とである。

【０１２５】図１７のタップ制御回路９２は、出力端子
９０１_１〜９０１_Lを介して、係数発生回路３０_１〜３
０_Lに対して異なったステップサイズを供給している
が、図２７のタップ制御回路１０１は、出力端子９０１
を介して、係数発生回路３０_１〜３０_Lに対して共通の
ステップサイズを供給する。このために、タップ制御回
路１０１は、複数の出力端子９０１_１〜９０１_Lの代わ
りに、出力端子９０１だけを有する。

【０１２６】図２７は、タップ制御回路１０１の構成を
示すブロック図である。図２７と図１７とは、ステップ
サイズ発生回路１６０とステップサイズ発生回路１６１
を除いて同一であるので、以下、この相違点を中心にそ
の動作を説明する。

【０１２７】図２７のステップ・サイズ発生回路１６１
は、ステップ・サイズ発生回路１６０とは異なり、係数
値評価回路１３０からR_jの供給を受けない。また、記憶
回路１１４から有効タップに関する情報の供給も受けな
い。ステップ・サイズ発生回路１６１は、入力信号評価
回路１７４から係数更新停止信号が供給されたときだ
け、出力端子９０１に供給するステップサイズをゼロに
設定する。それ以外のときには、予め定められた値を係
数発生回路３０_１〜３０_Lに対する共通のステップサイ
ズとして、出力端子９０１に供給する。

【０１２８】図２８は、ステップサイズ発生回路１６１
の構成を示すブロック図である。ステップサイズ発生回
路１６１は、記憶回路１６１０及びスイッチ１６１１か
ら構成される。記憶回路１６１０は、ゼロ及び通常時の
ステップサイズとしてμを記憶しており、これらをスイ
ッチ１６１１の２つの入力端子に供給する。スイッチ１
６１１は、入力信号評価回路１７４から供給される係数
更新停止信号によって制御される。スイッチ１６１１
は、通常、記憶回路１６１０から供給されるμを選択し
てステップサイズとして出力するが、入力信号評価回路
１７４から係数更新停止信号が供給されたときには、ゼ
ロを選択して出力するように動作する。

【０１２９】これまでの説明から明らかなように、タッ
プ制御回路１０１において、係数更新停止信号を発生す
る入力信号評価回路１７４を、入力信号評価回路１７
０、入力信号評価回路１７１、入力信号評価回路１７
２、あるいは入力信号評価回路１７３に置き換えること
ができる。また、ステップサイズ発生回路１６１は、タ
ップ制御回路９１、タップ制御回路９２、タップ制御回
路９３、タップ制御回路９４、タップ制御回路９５、タ
ップ制御回路９６、タップ制御回路９７、タップ制御回
路９８、タップ制御回路９９、タップ制御回路１００の
いずれにおいても、ステップサイズ発生回路１６０と置
き換えて使用することができる。

【０１３０】これまでの本発明の実施の形態では、LMS
アルゴリズムを例としてタップ係数更新に関して説明し
てきたが、他にも数々のアルゴリズムが適用できる。例
えば、本発明の第４の実施の形態において、LMSアルゴ
リズムの代わりに文献２に記載された正規化LMS(NLMS)
アルゴリズムを用いることによって、本発明の第１８の
実施の形態とすることも可能である。

【０１３１】本発明の第１９の実施の形態は、図１７に
示した本発明の第９の実施の形態を示すブロック図に記
載されたタップ制御回路９２をタップ制御回路１０２で
置換することにより得られる。本発明の第９の実施の形
態との相違点はタップ制御回路１０２だけなので、以
下、図２９を参照してタップ制御回路１０２について説
明する。

【０１３２】図２９は、タップ制御回路１０２の構成を
示すブロック図である。図２９と図１７とは、ステップ
サイズ発生回路１６２と入力信号評価回路１７６を除い
て同一であるので、以下、この相違点を中心に詳細な動
作を説明する。

【０１３３】タップ制御回路９２とタップ制御回路１０
２の最大の違いは、入力信号評価回路１７６からステッ
プサイズ発生回路１６２に、有効タップ入力信号電力が
供給されていることである。NLMSアルゴリズムを用いた
場合のフィルタ係数更新は、

【数１２】となる。a(i)は、式(１７)に合わせて説明したとおり、
有効タップの番号から構成される集合であり、要素数は
Lである。式(１９)をLMSアルゴリズムを表す式(１７)と
比較すると、違いは右辺第２項を正規化する

【数１３】であることがわかる。この有効タップ入力信号電力が入
力信号評価回路１７６において計算され、ステップサイ
ズ発生回路１６２に供給される。タップ制御回路１０２
において、ステップサイズ発生回路１６２及び入力信号
評価回路１７６以外の構成要素は、タップ制御回路９２
におけるステップサイズ発生回路１６０及び入力信号評
価回路１７４以外の構成要素と全く等しく、また動作に
おいても違いがないので、詳細な説明を省略する。

【０１３４】タップ制御回路９２を置換することなし
に、本発明の第９の実施の形態において、LMSアルゴリ
ズムをNLMSアルゴリズムで置き換えた構成とすることも
可能であり、これを本発明の第２０の実施の形態として
説明する。

【０１３５】図３０は本発明の第２０の実施の形態を示
すブロック図である。第９の実施の形態と第２０の実施
の形態の相違点は、係数発生回路３０_１〜３０_Lが係数
発生回路３００_１〜３００_Lで置き換えられ、新たに電
力評価回路１１が具備されていることである。電力評価
回路１１には、入力端子９０５_１〜９０５_Lと同様に、
有効タップに供給される入力信号サンプルが供給されて
いる。電力評価回路１１は、

【数１４】を計算し、その逆数を正規化係数として、係数発生回路
３００_１〜３００_Lに供給する。

【０１３６】図３１は、係数発生回路３００_i(i = １,
２,…, L) の構成を示すブロック図である。図９に示し
た係数発生回路３０_i (i = １, ２,…, L) との違い
は、乗算器３１の出力信号が、乗算器３５において正規
化係数と乗算されてから、乗算器３２に供給されること
である。この違いにより、乗算器３２の出力である係数
の修正量が、図９の乗算器３２の出力と比べて

【数１５】になり、式(１９)に示した係数更新式が実現される。係
数発生回路３００_i (i =１, ２,…, L)に関するその他
の構成及び動作は、係数発生回路３０_i (i = １,２,…,
L) と等しいので、説明を省略する。

【０１３７】また、図８に示す本発明の第５の実施の形
態において、LMSアルゴリズムの代わりにNLMSアルゴリ
ズムを用いることによって、本発明の第２１の実施の形
態とすることも可能である。

【０１３８】図３２は本発明の第２１の実施の形態を示
すブロック図である。第５の実施の形態と第２１の実施
の形態の相違点は、係数発生回路３０_１〜３０_Lが係数
発生回路３００_１〜３００_Lで置き換えられ、新たに電
力評価回路１１が具備されていることである。第５の実
施の形態と第２１の実施の形態の相違点は、第９の実施
の形態と第２０の実施の形態の相違点に等しく、これに
ついては既に説明したので、省略する。

【０１３９】ここでは、本発明の第４及び第８の実施の
形態に対して係数更新アルゴリズムを変更したが、同様
の変更が本発明の第５〜第７及び第９〜第１８の実施の
形態に対しても可能であることは、明らかである。ま
た、本発明の第１８、第１９及び第２０の実施の形態に
おいても、本発明の第１７の実施の形態のように、各タ
ップグループに対して等しいステップサイズを発生する
ように構成することも可能である。

【０１４０】衛星回線では、瞬時に適応フィルタが同定
するエコー経路の極性が反転するフェーズロールという
現象が知られている。フェーズロールが発生した時に
は、係数更新によってエコー経路インパルス応答の変動
に追従する必要があり、係数収束が進んでいても必要な
係数更新回数は多くなる。これに対応するためには、フ
ェーズロールを検出し、制御回路７１に伝達するタップ
位置情報を係数更新開始直後の値にリセットすることに
より、より多くの係数更新回数を割り当てられるように
することができる。

【０１４１】図３３は、このような目的で図１０のタッ
プ制御回路９１と置き換えて使用することのできるタッ
プ制御回路１０３を示している。

【０１４２】図３３のタップ制御回路１０３と図１０の
タップ制御回路９１の違いは、タップ制御回路１０３が
最大係数検出回路１１７と評価回路１１５を具備してい
ることである。最大係数検出回路１１７には、入力端子
９０３_１〜９０３_Lを介して係数値が供給されている。
最大係数検出回路１１７は、これらの係数値のうち、最
大のものを検出して、評価回路１１５に伝達する。評価
回路１１５は、供給された最大係数値の変動を評価し
て、予め定められた値よりも変動量が大きいときに、最
大値検出回路１８０に制御信号を供給する。最大値検出
回路１８０は、評価回路１１５から制御信号を受けたと
きに、出力である係数和最大値を予め定められた値にリ
セットし、制御回路における係数更新回数配分において
大きな更新回数を得られるように動作する。

【０１４３】最大係数検出回路１１７における最大係数
検出は、例えば、次に示す手続きを用いることができ
る。１．N_０番目の係数を最大値と定義する２．N_０+１番目の係数値を最大値と比較し、大きい方を
最大値と定義する３．以降、N_０+２番目から続けて上記の比較と置換を行
なう

【０１４４】通常、N_０は１にとる。演算量に制約がな
いときには、上記操作をまとめて行なえば、直ちに最大
係数値が求められる。また、上記操作を１サンプリング
周期に一つづつ行なうことで、演算量削減を達成するこ
ともできる。これらの操作を行なう間、常にその時点に
おける最大値を最大係数値とみなし、その値を評価回路
１１５に伝達する。

【０１４５】評価回路１１５における最大係数値の変動
評価は、例えば式(３)や(１６)に示した式によって行な
うことができる。すなわち、直前の値と現在の値の変化
分が、現在の値に対してどの程度の割合であるかを評価
することになる。ここまでの説明では、タップ制御回路
９１に対してフェーズロール検出機構を付加する構成と
してタップ制御回路１０３を説明してきたが、同様の変
更がタップ制御回路９２〜１０２に対して可能であるこ
とは明らかである。

【０１４６】さらに第１〜第４の実施の形態に対して
も、同様な系の変動検出機構を付加することができる。
また、系の変動検出方法としては、既に説明した最大係
数値を監視する方法の他にも、「１９９５年３月、電子
情報通信学会論文誌、３１４〜６７６ページ」（文献１
３）に記載された方法をはじめとして、あらゆる方法を
適用することができる。また、これまで説明した第５〜
第２１の実施の形態では、１回のタップ制御で再配置を
行なう係数の数を１と仮定したが、２以上とすることも
できる。

【０１４７】これまで説明した全ての実施の形態では、
適応フィルタのアルゴリズムとしてLMSアルゴリズムとN
LMSアルゴリズムを仮定してきたが、文献１に記載され
ているシーケンシャル・リグレッション・アルゴリズム
（Sequential Regression Algorithm : SRA）や文献２
に記載されているRLSアルゴリズムなども同様に使用で
きる。これらの具体的な構成例については説明を省略す
る。さらに、エコー・キャンセラを例として本発明の実
施の形態について詳細に説明してきたが、同様の原理で
本発明は、ノイズ・キャンセラ、ハウリング・キャンセ
ラ、適応等化器等にも適用可能である。

【０１４８】

【発明の効果】本発明は、多重化された回線に入力され
る信号の強度と各回線における適応フィルタの収束程度
を評価し、該信号強度と収束程度に応じて、予め定めら
れた数の係数更新回数を各回線に配分するので、多重化
された回線数が増大しても、必要とする演算量が回線数
の比例して増大することはない。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示すブロック図で
ある。

【図２】係数更新順序スケジュールを決める手続きの一
例を示す図である。

【図３】本発明の第１の実施の形態の適応フィルタの構
成を示すブロック図である。

【図４】本発明の第１の実施の形態の適応フィルタにお
ける係数発生回路の構成を示すブロック図である。

【図５】本発明の第２の実施の形態の適応フィルタの構
成を示すブロック図である。

【図６】本発明の第３の実施の形態の適応フィルタの構
成を示すブロック図である。

【図７】本発明の第５の実施の形態を示すブロック図で
ある。

【図８】本発明の第５の実施の形態の適応フィルタの構
成を示すブロック図である。

【図９】本発明の第５の実施の形態の適応フィルタに含
まれる係数発生回路の構成を示すブロック図である。

【図１０】本発明の第５の実施の形態の適応フィルタに
含まれるタップ制御回路の構成を示すブロック図であ
る。

【図１１】本発明の第５の実施の形態のタップ制御回路
に含まれるタップグループ選択情報更新回路の構成を示
すブロック図である。

【図１２】本発明の第５の実施の形態のタップ制御回路
に含まれる入力信号評価回路の構成を示すブロック図で
ある。

【図１３】本発明の第６の実施の形態の入力信号評価回
路の構成を示すブロック図である。

【図１４】本発明の第７の実施の形態の入力信号評価回
路の構成を示すブロック図である。

【図１５】本発明の第８の実施の形態の入力信号評価回
路の構成を示すブロック図である。

【図１６】本発明の第９の実施の形態の適応フィルタの
構成を示すブロック図である。

【図１７】本発明の第９の実施の形態の適応フィルタに
含まれるタップ制御回路の構成を示すブロック図であ
る。

【図１８】本発明の第１０の実施の形態の適応フィルタ
に含まれるタップ制御回路の構成を示すブロック図であ
る。

【図１９】本発明の第１１の実施の形態の適応フィルタ
に含まれるタップ制御回路の構成を示すブロック図であ
る。

【図２０】本発明の第１２の実施の形態の適応フィルタ
に含まれるタップ制御回路の構成を示すブロック図であ
る。

【図２１】本発明の第１３の実施の形態の適応フィルタ
に含まれるタップ制御回路の構成を示すブロック図であ
る。

【図２２】本発明の第１４の実施の形態の適応フィルタ
に含まれるタップ制御回路の構成を示すブロック図であ
る。

【図２３】本発明の第１５の実施の形態の適応フィルタ
に含まれるタップ制御回路の構成を示すブロック図であ
る。

【図２４】本発明の第１６の実施の形態の適応フィルタ
に含まれるタップ制御回路の構成を示すブロック図であ
る。

【図２５】本発明の第１７の実施の形態の適応フィルタ
に含まれるタップ制御回路の構成を示すブロック図であ
る。

【図２６】本発明の第１８の実施の形態の適応フィルタ
の構成を示すブロック図である。

【図２７】本発明の第１８の実施の形態の適応フィルタ
に含まれるタップ制御回路の構成を示すブロック図であ
る。

【図２８】本発明の第１８の実施の形態のタップ制御回
路に含まれるステップサイズ発生回路の構成を示すブロ
ック図である。

【図２９】本発明の第１９の実施の形態の適応フィルタ
に含まれるタップ制御回路の構成を示すブロック図であ
る。

【図３０】本発明の第２０の実施の形態の適応フィルタ
の構成を示すブロック図である。

【図３１】本発明の第２０の実施の形態の適応フィルタ
に含まれる係数発生回路の構成を示すブロック図であ
る。

【図３２】本発明の第２１の実施の形態の適応フィルタ
の構成を示すブロック図である。

【図３３】本発明の第２２の実施の形態の適応フィルタ
に含まれるタップ制御回路の構成を示すブロック図であ
る。

【図３４】従来例の構成を示すブロック図である。

【符号の説明】

１，５１，６１送信信号入力端子２，５２，６２送信信号出力端子３，５３，６３２線／４線変換回路４，５４，６４受信信号入力端子５，５５，６５減算器６，５６，６６受信信号出力端子７経路スイッチ８，１７０４加算回路１１電力評価回路２０_１〜２０_N-１，１７３４遅延素子３０_１〜３０_L，３００_１〜３００_L，３１０_１〜３１０
_N 係数発生回路３１，３２，３５，４０_１〜４０_N 乗算器３３加算器３４，１０５，１１０_１〜１１０_M，１１４，１５０，
１６１０，１７０７，１７０９，１７３６記憶回路７０，７１制御回路８０，８１，８２，８３，８４，８５，８６，８７，８
８適応フィルタ９１，９２，９３，９４，９５，９６，９７，９８，９
９，１００，１０１，１０２，１０３タップ制御回
路１０６，１０７，１０８，１０９ステップサイズ制
御回路１１２選択回路１１５評価回路１１６最小係数検出回路１１７最大係数検出回路１１８分配回路１２０評価回路１２２係数クリア回路１３０，１３１，１３４係数値評価回路１３２最大係数検出回路１３３有効タップ数評価回路１４０タップグループ選択情報更新回路１６０，１６１，１６２ステップサイズ発生回路１７０，１７１，１７２，１７３，１７４，１７５，１
７６入力信号評価回路１８０最大値検出回路６０１，６０３，６０５ステップサイズ６０２，６０４，６０６係数更新制御信号６０７，６０８，６０９入力信号強度６１１，６１３，６１５タップ位置情報７００，７１０，７２０送信信号７０１，７１１，７２１エコー・レプリカ７０２，７１２，７２２誤差信号９００，９０１_１〜９０４_N，９０２_１〜９０２_L，９０
６，９０９出力端子９０３_１〜９０３_L，９０４_０〜９０４_N-１，９０７
入力端子１４０１選択継続時間算出回路１４０２，１４０３，１７３５カウンタ１４０４，１６１１，１７３３スイッチ１７０１_０〜１７０１_N-１２乗回路１７０２_０〜１７０２_N-１絶対値回路１７０６，１７０８比較回路１７３２多重化回路１７３７分離回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１２年１０月１１日（２０００．１０．
１１）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０１４６

【補正方法】変更

【補正内容】

【０１４６】さらに第１〜第４の実施の形態に対して
も、同様な系の変動検出機構を付加することができる。
また、系の変動検出方法としては、既に説明した最大係
数値を監視する方法の他にも、「１９９５年３月、電子
情報通信学会論文誌、３１４〜３２２ページ」（文献１
３）に記載された方法をはじめとして、あらゆる方法を
適用することができる。また、これまで説明した第５〜
第２１の実施の形態では、１回のタップ制御で再配置を
行なう係数の数を１と仮定したが、２以上とすることも
できる。

Claims

【特許請求の範囲】

【請求項１】適応フィルタを各回線毎に備えることによ
って多重化回線におけるエコーを除去する際に、前記各
回線毎に備えられた各適応フィルタの収束程度と入力信
号強度を評価し、予め定められた数で与えられる単位時
間当たりの全回線に対する総係数更新回数を、前記収束
程度と入力信号強度に応じて配分することを特徴とする
多重化回線用エコー除去方法。
【請求項２】前記適応フィルタの収束程度および入力信
号強度のうち、少なくともいずれかを平均化し、該平均
化された値を用いて前記総係数更新係数の配分を行なう
ことを特徴とする請求項１記載の多重化回線用エコー除
去方法。
【請求項３】前記総係数更新係数の配分は、先ず全回線
に予め定められた数を配分し、残りを前記収束程度と入
力信号強度に応じて配分することを特徴とする請求項１
または２に記載の多重化回線用エコー除去方法。
【請求項４】前記収束程度の評価結果が予め定めた値に
達した回線に対して、それ以降は予め定められた数を配
分することを特徴とする請求項１、２または３に記載の
多重化回線用エコー除去方法。
【請求項５】前記適応フィルタは、同定対象とする系の
変動を検出したときは、収束の程度を予め定められた値
に強制的に設定することを特徴とする請求項１、２、３
または４に記載の多重化回線用エコー除去方法。
【請求項６】前記系の変動検出は、少なくとも一つの係
数値の大きさを監視し、その値に生じた変化を観測して
行なうことを特徴とする請求項５に記載の多重化回線用
エコー除去方法。
【請求項７】前記適応フィルタの収束程度は、前記各適
応フィルタから供給された係数値のうち、少なくとも一
つに関する情報に基づいて評価することを特徴とする請
求項１から６のいずれかに記載の多重化回線用エコー除
去方法。
【請求項８】前記適応フィルタは、収束程度に応じて制
御されるステップサイズを用いて係数更新されることを
特徴とする請求項１から６のいずれかに記載の多重化回
線用エコー除去方法。
【請求項９】前記適応フィルタの収束程度は、前記各適
応フィルタから供給された前記ステップサイズに基づい
て評価することを特徴とする請求項８に記載の多重化回
線用エコー除去方法。
【請求項１０】前記適応フィルタは、エコー経路のイン
パルス応答から固定遅延を除いた波形応答部の位置周辺
にタップ係数を配置するようにタップ位置を適応制御す
ることを特徴とする請求項１から６のいずれかに記載の
多重化回線用エコー除去方法。
【請求項１１】前記適応フィルタの収束程度は、前記各
適応フィルタから供給された前記タップの配置位置に関
する情報に基づいて評価することを特徴とする請求項１
０に記載の多重化回線用エコー除去方法。
【請求項１２】前記適応フィルタは、全タップのうち積
和演算に対応した係数を使用する一部のタップ番号を有
効タップ番号として記憶し、係数を有効タップにだけ配
置し、前記積和演算に使用しないタップの番号を無効タ
ップ番号として待行列に記憶し、前記有効タップ番号に
対応する係数を更新した後に、前記有効タップ番号のう
ち、対応する係数の絶対値が小さいタップ番号を無効と
して前記待行列の最後尾に格納し、前記待行列の先頭に
ある無効タップ番号を取り出して新たに有効とするよう
に動作してタップ位置を適応制御することを特徴とする
請求項１０または１１のいずれかに記載の多重化回線用
エコー除去方法。
【請求項１３】複数の回線に対してそれぞれ設けられた
複数の適応フィルタと、前記複数の適応フィルタから収
束程度と入力信号強度に関する情報を受け、予め定めら
れた数で与えられる単位時間当たりの全回線に対する総
係数更新回数を、前記収束程度と入力信号強度に応じて
配分することによって前記適応フィルタにおける係数更
新回数を制御するための係数更新制御信号を生成する制
御回路を具備していることを特徴とする多重化回線用エ
コー除去装置。
【請求項１４】前記制御回路は、前記適応フィルタの収
束程度および入力信号強度のうち、少なくともいずれか
を平均化する平均化回路を具備することを特徴とする請
求項１３記載の多重化回線用エコー除去装置。
【請求項１５】前記制御回路は、前記総係数更新係数の
配分において、先ず全回線に予め定められた数を配分
し、残りを前記収束程度と入力信号強度に応じて配分す
ることを特徴とする請求項１３または１４に記載の多重
化回線用エコー除去装置。
【請求項１６】前記制御回路は、前記収束程度の評価結
果が予め定めた値に達した回線に対して、それ以降は予
め定められた数を配分することを特徴とする請求項１
３、１４または１５に記載の多重化回線用エコー除去装
置。
【請求項１７】前記適応フィルタは、同定対象とする系
の変動を検出する手段と、該検出手段の出力を受けて前
記制御回路に伝達する収束の程度を予め定められた値に
強制的に設定する手段を具備することを特徴とする請求
項１３、１４、１５または１６に記載の多重化回線用エ
コー除去装置。
【請求項１８】前記系の変動を検出する手段は、少なく
とも一つの係数値の大きさを監視し、その値に生じた変
化を観測することで検出を実行することを特徴とする請
求項１７に記載の多重化回線用エコー除去装置。
【請求項１９】前記制御回路は、前記適応フィルタの収
束程度として、少なくとも一つの係数値に関する情報を
受け、該係数値に関する情報と入力信号強度に応じて総
係数更新回数を配分することを特徴とする請求項１３か
ら１８のいずれかに記載の多重化回線用エコー除去装
置。
【請求項２０】前記適応フィルタは、収束程度に応じて
係数更新のステップサイズを制御するステップサイズ制
御回路を具備していることを特徴とする請求項１３から
１８のいずれかに記載の多重化回線用エコー除去装置。
【請求項２１】前記制御回路は、前記各適応フィルタか
ら供給された前記ステップサイズに基づいて前記適応フ
ィルタの収束程度を評価することを特徴とする請求項２
０に記載の多重化回線用エコー除去装置。
【請求項２２】前記複数の適応フィルタは、エコー経路
のインパルス応答から固定遅延を除いた波形応答部の位
置周辺にタップ係数を配置するようにタップ位置を適応
制御するためのタップ制御回路を具備していることを特
徴とする請求項１３から１８のいずれかに記載の多重化
回線用エコー除去装置。
【請求項２３】前記制御回路は、前記適応フィルタの収
束程度として、タップの配置位置に関する情報を受け、
該タップの配置位置に関する情報と入力信号強度に応じ
て総係数更新回数を配分することを特徴とする請求項２
２に記載の多重化回線用エコー除去装置。
【請求項２４】前記適応フィルタは、入力信号に対して
遅延を与える縦続接続された複数の遅延素子と、該複数
の遅延素子出力である遅延信号の一部を選択して出力す
る経路スイッチと、該経路スイッチの出力信号に対する
タップ係数値を発生する複数の係数発生回路と、該係数
発生回路の出力である各係数値と前記経路スイッチの出
力信号をそれぞれ乗算する複数の乗算器と、該複数の乗
算器出力を加算して適応フィルタの出力とする加算回路
と、タップ制御回路を少なくとも具備し、前記タップ制
御回路は、前記入力信号及び前記複数の遅延素子出力と
前記係数発生回路の出力する係数値を受けて、前記経路
スイッチを制御するためのタップ位置制御信号を発生す
る手段、及び前記複数の係数発生回路に対して前記係数
クリア信号とステップ・サイズを発生する手段を具備す
るとともに、前記制御回路から前記係数更新制御信号を
受けて、前記ステップサイズをゼロに設定する手段を具
備することを特徴とする請求項１３、１４、１５、２
２、２３のいずれかに記載の多重化回線用エコー除去装
置。