JP2888121B2 - 適応フィルタによる未知システム同定の方法及び装置 - Google Patents
適応フィルタによる未知システム同定の方法及び装置Info
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- JP2888121B2 JP2888121B2 JP33431093A JP33431093A JP2888121B2 JP 2888121 B2 JP2888121 B2 JP 2888121B2 JP 33431093 A JP33431093 A JP 33431093A JP 33431093 A JP33431093 A JP 33431093A JP 2888121 B2 JP2888121 B2 JP 2888121B2
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- coefficient
- circuit
- control
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、伝送路や空間音響結合
経路などの未知システムを同定するための方法及び装置
に関する。
経路などの未知システムを同定するための方法及び装置
に関する。
【０００２】
【従来の技術】適応フィルタによる未知システム同定の
応用として、エコー・キャンセラ、ノイズ・キャンセ
ラ、ハウリング・キャンセラ、適応等化器などが知られ
ている。ここでは、２線／４線変換回路の４線側におい
て送信側から受信側へ漏れ込むエコーを除去するエコー
・キャンセラを例として、従来技術を説明する。
応用として、エコー・キャンセラ、ノイズ・キャンセ
ラ、ハウリング・キャンセラ、適応等化器などが知られ
ている。ここでは、２線／４線変換回路の４線側におい
て送信側から受信側へ漏れ込むエコーを除去するエコー
・キャンセラを例として、従来技術を説明する。
【０００３】エコー・キャンセラはエコー経路のインパ
ルス応答長より多くのタップ係数を有する適応フィルタ
を用いて、送信信号に対応した疑似エコー（エコー・レ
プリカ）を生成することにより、２線／４線変換回路の
４線側において送信回路から受信回路へ漏れ込むエコー
を抑圧するように動作する。このとき、適応フィルタの
各タップ係数は、エコーと受信信号の混在する混在する
混在信号からエコー・レプリカを差引いて得られる誤差
信号と送信信号との相関をとることにより修正される。
このような適応フィルタの係数修正アルゴリズムの代表
的なものとして、「ＬＭＳ Ａｌｇｏｒｉｔｈｍ」（Ｐ
ｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＥＥＥ６３巻１２号、
１９７５年、１６９２〜１７１６ページ；以下「文献
１」）と「Ｌｅａｒｎｉｎｇ Ｉｄｅｎｔｉｆｉｃａｔ
ｉｏｎ Ｍｅｔｈｏｄ；ＬＩＭ」（ＩＥＥＥ Ｔｒａｎ
ｓａｃｔｉｏｎｓ ｏｎ Ａｕｔｏｍａｔｉｃ Ｃｏｎ
ｔｒｏｌ １２巻３号、１９６７年、２８２〜２８７ペ
ージ；以下「文献２」）が知られている。実際にエコー
・キャンセラの挿入される４線回線上の地点と２線／４
線変換回路のある地点の間に固定遅延が存在する場合、
エコー・キャンセラのタップ数は想定される最大の固定
遅延量と実質的なインパルス応答の応答波形部分の双方
を十分にカバーするだけ必要である。従って、固定遅延
が大きい場合はタップ数は膨大になり、ハードウェア規
模の増大、係数相互干渉による収束時間の増加を引起こ
す。
ルス応答長より多くのタップ係数を有する適応フィルタ
を用いて、送信信号に対応した疑似エコー（エコー・レ
プリカ）を生成することにより、２線／４線変換回路の
４線側において送信回路から受信回路へ漏れ込むエコー
を抑圧するように動作する。このとき、適応フィルタの
各タップ係数は、エコーと受信信号の混在する混在する
混在信号からエコー・レプリカを差引いて得られる誤差
信号と送信信号との相関をとることにより修正される。
このような適応フィルタの係数修正アルゴリズムの代表
的なものとして、「ＬＭＳ Ａｌｇｏｒｉｔｈｍ」（Ｐ
ｒｏｃｅｅｄｉｎｇｓ ｏｆ ＩＥＥＥ６３巻１２号、
１９７５年、１６９２〜１７１６ページ；以下「文献
１」）と「Ｌｅａｒｎｉｎｇ Ｉｄｅｎｔｉｆｉｃａｔ
ｉｏｎ Ｍｅｔｈｏｄ；ＬＩＭ」（ＩＥＥＥ Ｔｒａｎ
ｓａｃｔｉｏｎｓ ｏｎ Ａｕｔｏｍａｔｉｃ Ｃｏｎ
ｔｒｏｌ １２巻３号、１９６７年、２８２〜２８７ペ
ージ；以下「文献２」）が知られている。実際にエコー
・キャンセラの挿入される４線回線上の地点と２線／４
線変換回路のある地点の間に固定遅延が存在する場合、
エコー・キャンセラのタップ数は想定される最大の固定
遅延量と実質的なインパルス応答の応答波形部分の双方
を十分にカバーするだけ必要である。従って、固定遅延
が大きい場合はタップ数は膨大になり、ハードウェア規
模の増大、係数相互干渉による収束時間の増加を引起こ
す。
【０００４】これらの問題を解決するため、エコー経路
のインパルス応答から固定遅延を除いた波形応答部の位
置を推定し、推定された位置周辺に適応フィルタのタッ
プ係数を配置するように係数配置を適応制御する方法が
提案されている「Ａ Ｆａｓｔ Ｃｏｎｖｅｒｇｅｎｃ
ｅ Ａｌｇｏｒｉｔｈｍ ｆｏｒ ＡｄａｐｔｉｖｅＦ
ＩＲ Ｆｉｌｔｅｒｓ ｗｉｔｈ Ｃｏａｒｓｅｌｙ
Ｌｏｃａｔｅｄ Ｔａｐｓ」（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅ
ｎｃｅ ｏｎ Ａｃｏｕｓｔｉｃｓ、 Ｓｐｅｅｃｈ
ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ １９９
１、 １９９１年、１５２５〜１５２８ページ；以下
「文献３」）。「文献３」に示された方法のポイント
は、まず波形応答部のおおよその位置を推定し、その近
傍に限定してタップ係数の配置を行なうことで、収束時
間を短縮していることである。波形応答部の位置推定は
タップ係数絶対値の最大値を用いて行なわれ、タップ係
数配置を限定する範囲はひとつしか指定されない。従っ
て、複数の波形応答部が存在する場合（エコーの場合は
マルチエコーと呼ばれる）は、これら全てをカバーする
ようにタップ配置限定範囲を広くとらなければならず、
それぞれの波形応答部の間に大きな固定遅延があるとき
には、タップ配置位置を限定する効果が減少し、収束時
間の増加が避けられない。
のインパルス応答から固定遅延を除いた波形応答部の位
置を推定し、推定された位置周辺に適応フィルタのタッ
プ係数を配置するように係数配置を適応制御する方法が
提案されている「Ａ Ｆａｓｔ Ｃｏｎｖｅｒｇｅｎｃ
ｅ Ａｌｇｏｒｉｔｈｍ ｆｏｒ ＡｄａｐｔｉｖｅＦ
ＩＲ Ｆｉｌｔｅｒｓ ｗｉｔｈ Ｃｏａｒｓｅｌｙ
Ｌｏｃａｔｅｄ Ｔａｐｓ」（Ｐｒｏｃｅｅｄｉｎｇｓ
ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｃｏｎｆｅｒｅ
ｎｃｅ ｏｎ Ａｃｏｕｓｔｉｃｓ、 Ｓｐｅｅｃｈ
ａｎｄ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ １９９
１、 １９９１年、１５２５〜１５２８ページ；以下
「文献３」）。「文献３」に示された方法のポイント
は、まず波形応答部のおおよその位置を推定し、その近
傍に限定してタップ係数の配置を行なうことで、収束時
間を短縮していることである。波形応答部の位置推定は
タップ係数絶対値の最大値を用いて行なわれ、タップ係
数配置を限定する範囲はひとつしか指定されない。従っ
て、複数の波形応答部が存在する場合（エコーの場合は
マルチエコーと呼ばれる）は、これら全てをカバーする
ようにタップ配置限定範囲を広くとらなければならず、
それぞれの波形応答部の間に大きな固定遅延があるとき
には、タップ配置位置を限定する効果が減少し、収束時
間の増加が避けられない。
【０００５】この問題に対しては、マルチエコーに対し
ても高速に収束し、波形応答部だけにタップ係数を配置
することのできる方法も提案されている「Ａ Ｆａｓｔ
Ａｌｇｏｒｉｔｈｍ ｆｏｒ Ａｄａｐｔｉｖｅ Ｆ
ＩＲ Ｆｉｌｔｅｒｓ ｗｉｔｈ Ｃｏａｒｓｅｌｙ−
Ｌｏｃａｔｅｄ Ｃｏｅｆｆｉｃｉｅｎｔｓ ｆｏｒＣ
ａｎｃｅｌｌａｔｉｏｎ ｏｆ Ｍｕｌｔｉｐｌｅ Ｅ
ｃｈｏｅｓ」（１９９２年電子情報通信学会秋季大会、
Ａ−９３、１−９３ページ；以下「文献４」）。
ても高速に収束し、波形応答部だけにタップ係数を配置
することのできる方法も提案されている「Ａ Ｆａｓｔ
Ａｌｇｏｒｉｔｈｍ ｆｏｒ Ａｄａｐｔｉｖｅ Ｆ
ＩＲ Ｆｉｌｔｅｒｓ ｗｉｔｈ Ｃｏａｒｓｅｌｙ−
Ｌｏｃａｔｅｄ Ｃｏｅｆｆｉｃｉｅｎｔｓ ｆｏｒＣ
ａｎｃｅｌｌａｔｉｏｎ ｏｆ Ｍｕｌｔｉｐｌｅ Ｅ
ｃｈｏｅｓ」（１９９２年電子情報通信学会秋季大会、
Ａ−９３、１−９３ページ；以下「文献４」）。
【０００６】図５は、「文献４」に提案されたエコー・
キャンセラの構成を示すブロック図である。図５に示さ
れた適応フィルタは、送信信号入力端子１から入力され
た送信信号を遅延させる遅延素子２０1 から遅延素子２
０N-1 までの（Ｎ−１）個の遅延素子を有し、遅延が零
のタップも含め全タップ数がＮの適応フィルタを構成し
ている。一方、適応フィルタのタップ係数を発生するた
めに、Ｌ個の係数発生回路５０1 から５０L が備えられ
ており、適応フィルタの全タップ数Ｎと係数発生回路の
数ＬにはＮ＞Ｌの関係がある。すなわち、図５に示され
た適応フィルタは従来の適応フィルタと異なり、固定遅
延部分を除いた実質的な波形応答部を実現できる程度の
タップ係数を備え、そのタップ係数を応答波形部分に適
応的に配置することによってエコー・レプリカを生成す
る。そのため、遅延素子の出力と係数発生回路の間の接
続を切替える経路スイッチ７を有しており、この経路ス
イッチ７の制御のためにタップ制御回路９を有してい
る。経路スイッチ７の各出力である遅延信号は、対応す
る係数発生回路５０1 〜５０L と乗算器４０1 〜４０L
に供給される。乗算器４０1 〜４０L は、係数発生回路
５０1 〜５０L の出力するタップ係数値と経路スイッチ
７の出力する遅延信号をそれぞれ乗算し、結果を加算回
路８に供給する。加算回路８は、乗算器４０1 〜４０L
の乗算結果を加算し、エコー・レプリカとして出力す
る。送信信号入力端子１に入力された送信信号は、送信
信号出力端子２から伝送路に送出され、２線／４線変換
回路３において２線側に送られるが、インピーダンス不
整合のため、送信信号の一部がエコーとして受信側に漏
れ込む。受信信号入力端子４より入力されたエコーは、
減算器５に供給される。減算器５は、エコーから加算器
８の出力するエコー・レプリカを減算し、得られた減算
結果を受信信号出力端子６へ伝達する。また、減算結果
は同時に係数更新のための誤差信号として、係数発生回
路５０1 〜５０L に供給される。
キャンセラの構成を示すブロック図である。図５に示さ
れた適応フィルタは、送信信号入力端子１から入力され
た送信信号を遅延させる遅延素子２０1 から遅延素子２
０N-1 までの（Ｎ−１）個の遅延素子を有し、遅延が零
のタップも含め全タップ数がＮの適応フィルタを構成し
ている。一方、適応フィルタのタップ係数を発生するた
めに、Ｌ個の係数発生回路５０1 から５０L が備えられ
ており、適応フィルタの全タップ数Ｎと係数発生回路の
数ＬにはＮ＞Ｌの関係がある。すなわち、図５に示され
た適応フィルタは従来の適応フィルタと異なり、固定遅
延部分を除いた実質的な波形応答部を実現できる程度の
タップ係数を備え、そのタップ係数を応答波形部分に適
応的に配置することによってエコー・レプリカを生成す
る。そのため、遅延素子の出力と係数発生回路の間の接
続を切替える経路スイッチ７を有しており、この経路ス
イッチ７の制御のためにタップ制御回路９を有してい
る。経路スイッチ７の各出力である遅延信号は、対応す
る係数発生回路５０1 〜５０L と乗算器４０1 〜４０L
に供給される。乗算器４０1 〜４０L は、係数発生回路
５０1 〜５０L の出力するタップ係数値と経路スイッチ
７の出力する遅延信号をそれぞれ乗算し、結果を加算回
路８に供給する。加算回路８は、乗算器４０1 〜４０L
の乗算結果を加算し、エコー・レプリカとして出力す
る。送信信号入力端子１に入力された送信信号は、送信
信号出力端子２から伝送路に送出され、２線／４線変換
回路３において２線側に送られるが、インピーダンス不
整合のため、送信信号の一部がエコーとして受信側に漏
れ込む。受信信号入力端子４より入力されたエコーは、
減算器５に供給される。減算器５は、エコーから加算器
８の出力するエコー・レプリカを減算し、得られた減算
結果を受信信号出力端子６へ伝達する。また、減算結果
は同時に係数更新のための誤差信号として、係数発生回
路５０1 〜５０L に供給される。
【０００７】いま、係数更新アルゴリズムとして「文献
１」に示されたＬＭＳアルゴリズムを仮定すれば、係数
発生回路５０i （ｉ＝１、２、．．．．．、Ｌ）の構成
を示すブロック図は図６のように表すことができる。係
数発生回路５０i に供給された遅延信号と誤差信号は乗
算器３１で乗算され、さらに予め定められた定数乗算器
３２の出力は係数の修正量を表し、記憶回路３４に記憶
されている係数値と加算器３３で加算され、加算結果が
記憶回路３４に帰還される。記憶回路３４に記憶される
値が、タップ係数値となる。なお、記憶回路３４は、係
数クリア回路７７から係数クリア信号が入力されると、
保持している係数値を強制的に零に設定する機能を有す
る。
１」に示されたＬＭＳアルゴリズムを仮定すれば、係数
発生回路５０i （ｉ＝１、２、．．．．．、Ｌ）の構成
を示すブロック図は図６のように表すことができる。係
数発生回路５０i に供給された遅延信号と誤差信号は乗
算器３１で乗算され、さらに予め定められた定数乗算器
３２の出力は係数の修正量を表し、記憶回路３４に記憶
されている係数値と加算器３３で加算され、加算結果が
記憶回路３４に帰還される。記憶回路３４に記憶される
値が、タップ係数値となる。なお、記憶回路３４は、係
数クリア回路７７から係数クリア信号が入力されると、
保持している係数値を強制的に零に設定する機能を有す
る。
【０００８】以上の説明から明らかなように、適応フィ
ルタのタップ係数は経路スイッチ７によって選択された
一部の遅延素子にだけ接続される。
ルタのタップ係数は経路スイッチ７によって選択された
一部の遅延素子にだけ接続される。
【０００９】以下、タップ係数の接続されたタップを有
効タップ、接続されていないタップを無効タップと呼
ぶ。実際のタップ係数適応配置では、初期値として、実
際の総タップ数より少ないタップ係数を、隣接するタッ
プ係数の間隔がすべて等しくなるように配置する。これ
らが有効タップに、係数が配置されていないタップが無
効タップになる。次に、タップ制御回路９について説明
する。制御サブグループ記憶回路８３は、連続した複数
のタップ番号から構成されるタップ制御サブグループを
代表するサブグループ番号を、制御する順序で格納す
る。各タップ制御サブグループに属するタップの数は、
等しく設定される。例えば、全タップ数Ｎを２０、タッ
プ制御サブグループ数を５とすると、各タップ制御サブ
グループに属するタップの数は４となる。また、タップ
制御サブグループをＧ（ｉ）（ｉ＝１、２、．．．．．
５）、Ｇ（ｉ）に属するタップ番号を｛｝で括って表す
と、Ｇ（１）＝｛１、２、３、４｝Ｇ（２）＝｛５、
６、７、８｝Ｇ（３）＝｛９、１０、１１、１２｝Ｇ
（４）＝｛１３、１４、１５、１６｝Ｇ（５）＝｛１
７、１８、１９、２０｝となる。制御サブグループ記憶
回路８３は、タップ制御サブグループ番号の初期値とし
て、グループ番号が小さい順に設定される。すなわち、
制御サブグループ記憶回路８３の保持するグループ番号
をＺ（ｎ）（ｎ＝１、２、．．．．．５）で表すと、Ｚ
（１）＝１Ｚ（２）＝２Ｚ（３）＝３Ｚ（４）＝４Ｚ
（５）＝５に初期設定される。また、制御サブグループ
記憶回路８３のデータ読み出し位置を規定するアドレス
ポインタは先頭に設定され、先頭にあるグループ番号、
すなわち上記の例ではＺ（１）＝１を出力する。
効タップ、接続されていないタップを無効タップと呼
ぶ。実際のタップ係数適応配置では、初期値として、実
際の総タップ数より少ないタップ係数を、隣接するタッ
プ係数の間隔がすべて等しくなるように配置する。これ
らが有効タップに、係数が配置されていないタップが無
効タップになる。次に、タップ制御回路９について説明
する。制御サブグループ記憶回路８３は、連続した複数
のタップ番号から構成されるタップ制御サブグループを
代表するサブグループ番号を、制御する順序で格納す
る。各タップ制御サブグループに属するタップの数は、
等しく設定される。例えば、全タップ数Ｎを２０、タッ
プ制御サブグループ数を５とすると、各タップ制御サブ
グループに属するタップの数は４となる。また、タップ
制御サブグループをＧ（ｉ）（ｉ＝１、２、．．．．．
５）、Ｇ（ｉ）に属するタップ番号を｛｝で括って表す
と、Ｇ（１）＝｛１、２、３、４｝Ｇ（２）＝｛５、
６、７、８｝Ｇ（３）＝｛９、１０、１１、１２｝Ｇ
（４）＝｛１３、１４、１５、１６｝Ｇ（５）＝｛１
７、１８、１９、２０｝となる。制御サブグループ記憶
回路８３は、タップ制御サブグループ番号の初期値とし
て、グループ番号が小さい順に設定される。すなわち、
制御サブグループ記憶回路８３の保持するグループ番号
をＺ（ｎ）（ｎ＝１、２、．．．．．５）で表すと、Ｚ
（１）＝１Ｚ（２）＝２Ｚ（３）＝３Ｚ（４）＝４Ｚ
（５）＝５に初期設定される。また、制御サブグループ
記憶回路８３のデータ読み出し位置を規定するアドレス
ポインタは先頭に設定され、先頭にあるグループ番号、
すなわち上記の例ではＺ（１）＝１を出力する。
【００１０】無効タップ記憶回路７２はＦＩＦＯ（Ｆｉ
ｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）構造を有し、（Ｎ
−Ｌ）個の無効タップ番号を記憶する。但し、Ｎは全タ
ップ数、Ｌは有効タップ数である。また、タップ番号算
出回路７６は、全タップ番号から無効タップ記憶回路７
２の保持する無効タップ番号を除いたタップ番号、すな
わち有効タップ番号を算出し、算出されたタップ番号を
タップ切替制御信号として経路スイッチ７に供給する。
経路スイッチ７は、タップ番号算出回路７６から受けた
Ｌ個の有効タップ番号に対応する遅延素子の出力を選択
して、係数発生回路に伝達するように動作する。初期状
態における無効タップ番号、すなわち無効タップ記憶回
路７２の初期設定値は、有効タップ番号が全タップ番号
の小さい方から連続して配置されるように選ばれる。た
とえば、全タップ数Ｎ＝２０、有効タップ数Ｌ＝３、無
効タップ数Ｎ−Ｌ＝１７と設定すると、全タップ番号
は、１、２、３、．．．．．、２０となる。このとき、
有効タップ番号は、１、２、３と小さい方から３タップ
が選ばれ、無効タップ記憶回路７２が保持する無効タッ
プ番号は、４、５、．．．．．、２０に初期設定され
る。以上の初期状態設定後、経路スイッチ７によって選
択されたタップ（＝有効タップ）の係数更新が行なわれ
る。Ｑ回（Ｑは正整数）の係数更新毎に、係数配置、す
なわち有効タップ位置の更新が行なわれる。有効タップ
位置更新は、以下の手順で実行される。
ｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）構造を有し、（Ｎ
−Ｌ）個の無効タップ番号を記憶する。但し、Ｎは全タ
ップ数、Ｌは有効タップ数である。また、タップ番号算
出回路７６は、全タップ番号から無効タップ記憶回路７
２の保持する無効タップ番号を除いたタップ番号、すな
わち有効タップ番号を算出し、算出されたタップ番号を
タップ切替制御信号として経路スイッチ７に供給する。
経路スイッチ７は、タップ番号算出回路７６から受けた
Ｌ個の有効タップ番号に対応する遅延素子の出力を選択
して、係数発生回路に伝達するように動作する。初期状
態における無効タップ番号、すなわち無効タップ記憶回
路７２の初期設定値は、有効タップ番号が全タップ番号
の小さい方から連続して配置されるように選ばれる。た
とえば、全タップ数Ｎ＝２０、有効タップ数Ｌ＝３、無
効タップ数Ｎ−Ｌ＝１７と設定すると、全タップ番号
は、１、２、３、．．．．．、２０となる。このとき、
有効タップ番号は、１、２、３と小さい方から３タップ
が選ばれ、無効タップ記憶回路７２が保持する無効タッ
プ番号は、４、５、．．．．．、２０に初期設定され
る。以上の初期状態設定後、経路スイッチ７によって選
択されたタップ（＝有効タップ）の係数更新が行なわれ
る。Ｑ回（Ｑは正整数）の係数更新毎に、係数配置、す
なわち有効タップ位置の更新が行なわれる。有効タップ
位置更新は、以下の手順で実行される。
【００１１】最小係数検出回路７１は、タップ番号算出
回路７６の出力する有効タップ番号と、各係数発生回路
が出力するタップ係数を受けて、絶対値が最小である係
数に対応した有効タップ番号を無効タップ記憶回路７２
と係数クリア回路７７に供給する。係数クリア回路７７
は、入力されたタップ番号に対応する係数発生回路に対
して係数クリア信号を出力することによって、該当する
絶対値が最小である係数を零に設定する。
回路７６の出力する有効タップ番号と、各係数発生回路
が出力するタップ係数を受けて、絶対値が最小である係
数に対応した有効タップ番号を無効タップ記憶回路７２
と係数クリア回路７７に供給する。係数クリア回路７７
は、入力されたタップ番号に対応する係数発生回路に対
して係数クリア信号を出力することによって、該当する
絶対値が最小である係数を零に設定する。
【００１２】無効タップ記憶回路７２はＦＩＦＯである
から、入力されたタップ番号を待行列の最後尾に格納
し、待行列の先頭にあるタップ番号を判定回路７３へ伝
達することになる。制御タップ範囲計算回路８４は、制
御サブグループ記憶回路８３から出力されるタップ制御
サブグループ番号Ｚ（ｎ）を受けて、そのタップ制御サ
ブグループ、すなわちＧ（Ｚ（ｎ））に属するタップ番
号のうち、最小のタップ番号Ｋmin と最大のタップ番号
Ｋmax を検出し、判定回路７３へ供給する。例えば、前
述の例において、Ｚ（ｎ）＝１であった場合、Ｇ（Ｚ
（ｎ））＝Ｇ（１）＝｛１、２、３、４｝となり、Ｋ
max ＝４、Ｋmin ＝１を供給する。判定回路７３に入力
されたタップ番号がＫmax ＝４より大きくＫmin ＝１よ
り小さいときは、入力されたタップ番号を無効タップ記
憶回路７２に帰還し、再度、無効タップ記憶回路７２の
タップ番号を取り出し、判定回路７３に入力する。この
繰返し操作は、上記判定条件を満足するまで継続され
る。上記判定条件を満足すると、無効タップ記憶回路７
２に保持された無効タップ番号が確定し、新たな有効タ
ップが決定される。
から、入力されたタップ番号を待行列の最後尾に格納
し、待行列の先頭にあるタップ番号を判定回路７３へ伝
達することになる。制御タップ範囲計算回路８４は、制
御サブグループ記憶回路８３から出力されるタップ制御
サブグループ番号Ｚ（ｎ）を受けて、そのタップ制御サ
ブグループ、すなわちＧ（Ｚ（ｎ））に属するタップ番
号のうち、最小のタップ番号Ｋmin と最大のタップ番号
Ｋmax を検出し、判定回路７３へ供給する。例えば、前
述の例において、Ｚ（ｎ）＝１であった場合、Ｇ（Ｚ
（ｎ））＝Ｇ（１）＝｛１、２、３、４｝となり、Ｋ
max ＝４、Ｋmin ＝１を供給する。判定回路７３に入力
されたタップ番号がＫmax ＝４より大きくＫmin ＝１よ
り小さいときは、入力されたタップ番号を無効タップ記
憶回路７２に帰還し、再度、無効タップ記憶回路７２の
タップ番号を取り出し、判定回路７３に入力する。この
繰返し操作は、上記判定条件を満足するまで継続され
る。上記判定条件を満足すると、無効タップ記憶回路７
２に保持された無効タップ番号が確定し、新たな有効タ
ップが決定される。
【００１３】以上説明した、ひとつのタップ制御サブグ
ループに限定したタップ位置制御によって、係数の集中
的配置が可能になる。一方、タップ制御サブグループの
変更は、以下の手続きで行なわれる。カウンタ８７は、
タップ係数の更新回数を数えるカウンタであり、係数更
新回数が予め定められた回数に達する毎に、制御グルー
プ変更信号を制御サブグループ記憶回路８３及びカウン
タ８６に供給する。制御サブグループ記憶回路８３は、
カウンタ８７から制御サブグループ変更信号を受ける
と、アドレスポインタを１進め、次のアドレスに格納さ
れているタップ制御サブグループ番号を出力する。カウ
ンタ８６は、カウンタ８７が出力する制御サブグループ
変更信号を数え、該変更信号がタップ制御サブグループ
総数に達する毎に、制御サブグループ順序更新信号を出
力する。最大係数検出回路８１は、各係数発生回路が出
力するタップ係数値とタップ番号算出回路７６が出力す
る有効タップ番号を受けて、絶対値が最大であるタップ
係数値を各タップ制御サブグループ毎に検出し、その係
数絶対値が大きい順にタップ制御サブグループ番号を出
力する。制御サブグループ更新回路８２は、カウンタ８
６から制御サブグループ順序更新信号を受けると、最大
係数検出回路８１が出力するタップ制御サブグループ番
号を供給された順序で制御サブグループ記憶回路８３の
先頭アドレスから書込むことによって、制御サブグルー
プ記憶回路８３が保持するタップ制御サブグループ順序
を変更する。以上の説明から明らかなように、タップ制
御範囲は全タップに渡って次々に移動するため、マルチ
エコーのように実質的な波形応答部が複数ある場合にも
高速に収束し、波形応答部だけにタップ係数を配置する
ことができる。
ループに限定したタップ位置制御によって、係数の集中
的配置が可能になる。一方、タップ制御サブグループの
変更は、以下の手続きで行なわれる。カウンタ８７は、
タップ係数の更新回数を数えるカウンタであり、係数更
新回数が予め定められた回数に達する毎に、制御グルー
プ変更信号を制御サブグループ記憶回路８３及びカウン
タ８６に供給する。制御サブグループ記憶回路８３は、
カウンタ８７から制御サブグループ変更信号を受ける
と、アドレスポインタを１進め、次のアドレスに格納さ
れているタップ制御サブグループ番号を出力する。カウ
ンタ８６は、カウンタ８７が出力する制御サブグループ
変更信号を数え、該変更信号がタップ制御サブグループ
総数に達する毎に、制御サブグループ順序更新信号を出
力する。最大係数検出回路８１は、各係数発生回路が出
力するタップ係数値とタップ番号算出回路７６が出力す
る有効タップ番号を受けて、絶対値が最大であるタップ
係数値を各タップ制御サブグループ毎に検出し、その係
数絶対値が大きい順にタップ制御サブグループ番号を出
力する。制御サブグループ更新回路８２は、カウンタ８
６から制御サブグループ順序更新信号を受けると、最大
係数検出回路８１が出力するタップ制御サブグループ番
号を供給された順序で制御サブグループ記憶回路８３の
先頭アドレスから書込むことによって、制御サブグルー
プ記憶回路８３が保持するタップ制御サブグループ順序
を変更する。以上の説明から明らかなように、タップ制
御範囲は全タップに渡って次々に移動するため、マルチ
エコーのように実質的な波形応答部が複数ある場合にも
高速に収束し、波形応答部だけにタップ係数を配置する
ことができる。
【００１４】
【発明が解決しようとする課題】これまで説明してきた
従来例をシグナル・プロセッサ等で実現する場合、無効
タップ記憶回路７２の先頭に格納されている無効タップ
が制御タップ範囲計算回路８４で決定される制約条件を
満たすか否かの評価を、判定回路７３において１命令サ
イクルの間に何回実行できるかは、シグナル・プロセッ
サの演算能力で制限される。これは、タップの入替えを
行なうことができない命令サイクルが発生する可能性が
あることを意味し、収束時間が長くなる。
従来例をシグナル・プロセッサ等で実現する場合、無効
タップ記憶回路７２の先頭に格納されている無効タップ
が制御タップ範囲計算回路８４で決定される制約条件を
満たすか否かの評価を、判定回路７３において１命令サ
イクルの間に何回実行できるかは、シグナル・プロセッ
サの演算能力で制限される。これは、タップの入替えを
行なうことができない命令サイクルが発生する可能性が
あることを意味し、収束時間が長くなる。
【００１５】本発明は、タップの入替えを行なうことが
できない命令サイクルの数をなくし、収束時間を短縮で
きる適応フィルタによる未知システム同定の装置を提供
することである。
できない命令サイクルの数をなくし、収束時間を短縮で
きる適応フィルタによる未知システム同定の装置を提供
することである。
【００１６】
【課題を解決するための手段】本発明は、適応フィルタ
の全タップのうち、積和演算を実行する一部のタップの
番号を有効タップ番号として記憶し、係数を有効タップ
にだけ配置し、前記積和演算を実行しないタップの番号
を無効タップ番号として待行列に記憶し、前記有効タッ
プ番号に対応する係数を更新した後に、前記有効タップ
番号のうち、対応する係数の絶対値が小さいタップ番号
を無効として前記待行列の最後尾に格納し、前記待行列
の先頭にある無効タップ番号を取り出して新たに有効と
するように動作してタップ位置を適応制御する適応フィ
ルタを用いて未知システムの同定を行なう際に、前記適
応フィルタの全タップを複数のタップ制御サブグループ
に分割し、前記待行列を複数に分割してそれぞれを前記
タップ制御サブグループと１対１に対応させ、前記新た
に無効とされたタップの番号は該番号が属するタップ制
御サブグループに対応した待行列に格納し、前記無効タ
ップを取り出す待行列は選択されたタップ制御サブグル
ープに対応するものとし、前記選択されたタップ制御サ
ブグループは定められた係数更新回数毎に選択順序に従
って変更し、該選択順序及び前記定められた係数更新回
数は各タップ制御サブグループ内の有効タップ係数の情
報を用いて決定し、有効タップの係数更新は該有効タッ
プの番号が属する前記タップ制御サブグループに対する
有効タップの集中度によって決定されるステップ・サイ
ズを用いて行なうことによってタップ位置を適応制御す
ることを特徴とする。
の全タップのうち、積和演算を実行する一部のタップの
番号を有効タップ番号として記憶し、係数を有効タップ
にだけ配置し、前記積和演算を実行しないタップの番号
を無効タップ番号として待行列に記憶し、前記有効タッ
プ番号に対応する係数を更新した後に、前記有効タップ
番号のうち、対応する係数の絶対値が小さいタップ番号
を無効として前記待行列の最後尾に格納し、前記待行列
の先頭にある無効タップ番号を取り出して新たに有効と
するように動作してタップ位置を適応制御する適応フィ
ルタを用いて未知システムの同定を行なう際に、前記適
応フィルタの全タップを複数のタップ制御サブグループ
に分割し、前記待行列を複数に分割してそれぞれを前記
タップ制御サブグループと１対１に対応させ、前記新た
に無効とされたタップの番号は該番号が属するタップ制
御サブグループに対応した待行列に格納し、前記無効タ
ップを取り出す待行列は選択されたタップ制御サブグル
ープに対応するものとし、前記選択されたタップ制御サ
ブグループは定められた係数更新回数毎に選択順序に従
って変更し、該選択順序及び前記定められた係数更新回
数は各タップ制御サブグループ内の有効タップ係数の情
報を用いて決定し、有効タップの係数更新は該有効タッ
プの番号が属する前記タップ制御サブグループに対する
有効タップの集中度によって決定されるステップ・サイ
ズを用いて行なうことによってタップ位置を適応制御す
ることを特徴とする。
【００１７】また、本発明は、未知システムの出力から
適応フィルタの出力する同定信号を差引いて得られる誤
差信号を用いて係数更新する適応フィルタによって未知
システム同定を行なう装置において、未知システムの入
力信号に対して遅延を与える縦続接続された複数の遅延
素子と、該複数の遅延素子出力である遅延信号の一部を
選択して出力する経路スイッチと、該経路スイッチの出
力信号と前記誤差信号と係数クリア信号とステップ・サ
イズを受けてタップ係数値を発生する複数の係数発生回
路と、該係数発生回路の出力である各係数値と前記経路
スイッチの出力信号をそれぞれ乗算する複数の乗算器
と、該複数の乗算器出力を加算し前記同定信号を出力す
る加算器と、前記未知システムの出力から前記同定信号
を減算して前記誤差信号を得る減算器と、前記係数発生
回路の出力する係数値を受けて、前記経路スイッチの制
御信号と前記係数クリア信号とステップ・サイズを発生
するタップ制御回路を少なくとも具備し、前記タップ制
御回路は、複数の連続したタップ番号から構成されるタ
ップ制御サブグループと一対一に対応する制御サブグル
ープ番号を選択順序に従って格納する第１の記憶回路
と、複数の記憶回路から構成される記憶回路群と、前記
適応フィルタの全タップ番号から前記記憶回路群の保持
するタップ番号を除いた残りのタップ番号を算出し前記
経路スイッチとステップ・サイズ発生回路に出力するタ
ップ番号算出回路と、該タップ番号算出回路の出力する
タップ番号と前記複数の係数発生回路が出力する係数値
を受けて絶対値最小の係数値に対応したタップ番号を求
める最小係数検出回路と、該最小係数検出回路から供給
されるタップ番号に対応するタップ制御サブグループを
求める評価回路と、前記記憶回路群中の前記評価回路か
ら供給されるタップ制御サブグループに対応した記憶回
路に前記最小値検出回路から供給されるタップ番号を伝
達する分配回路と、前記最小係数検出回路の出力するタ
ップ番号に対応する係数発生回路に前記係数クリア信号
を供給する係数クリア回路と、前記記憶回路群のうち前
記第１の記憶回路が出力する制御サブグループ番号に対
応する記憶回路からタップ番号を取り出して廃棄する処
理回路と、前記タップ番号算出回路の出力するタップ番
号と前記複数の係数発生回路が出力する係数値を受けて
各制御サブグループ毎に最大絶対係数値を求めて局所的
最大絶対係数値とし、該局所的最 大絶対係数値の大きさ
の順序に並べた制御サブグループ番号と前記係数値のう
ち最大のものとして定義される最大絶対係数値と前記局
所的最大絶対係数値の比と該比に応じたカウント数を出
力する最大係数検出回路と、前記タップ番号算出回路か
ら前記経路スイッチの制御信号を受け、前記最大係数検
出回路から前記比を受けてそれぞれの比に対応したステ
ップ・サイズを発生して前記制御信号によって定められ
る係数発生回路に伝達するステップ・サイズ発生回路
と、係数更新回数が前記最大係数検出回路から与えられ
るカウント数に達する毎に前記第１の記憶回路に対して
制御サブグループ番号変更のための指示信号を供給する
第１のカウンタと、該第１のカウンタの指示信号が予め
定められた回数出力される毎に制御サブグループ順序の
変更信号を出力する第２のカウンタと、該第２のカウン
タの出力する変更信号により前記最大係数検出回路の出
力する制御サブグループ番号を前記第１の記憶回路に書
込む制御サブグループ更新回路とから構成されることを
特徴とする。また、本発明は、最大係数検出回路の代り
に、各制御サブグループ毎の係数絶対値の総和を計算し
該総和の大きさの順序に並べた制御サブグループ番号と
該制御サブグループ番号に対応したカウント数と各制御
サブグループ毎に絶対係数値総和を求めて局所的絶対係
数値総和とし、前記局所的絶対係数値総和のうち最大の
ものとして定義される最大絶対係数値総和と前記局所的
絶対係数値総和の比を出力する係数絶対値計算回路を具
備することを特徴とする。さらに、本発明は、最大係数
検出回路の変りに、各制御サブグループ毎の係数二乗値
の総和を計算し該総和の大きさの順序に並べた制御サブ
グループ番号と該制御サブグループ番号に対応したカウ
ント数と各制御サブグループ毎に係数二乗値総和を求め
て局所的係数二乗値総和とし、前記局所的係数二乗値総
和のうち最大のものとして定義される最大係数二乗値総
和と前記局所的係数二乗値総和の比を出力する係数二乗
値計算回路を具備することを特徴とする。
適応フィルタの出力する同定信号を差引いて得られる誤
差信号を用いて係数更新する適応フィルタによって未知
システム同定を行なう装置において、未知システムの入
力信号に対して遅延を与える縦続接続された複数の遅延
素子と、該複数の遅延素子出力である遅延信号の一部を
選択して出力する経路スイッチと、該経路スイッチの出
力信号と前記誤差信号と係数クリア信号とステップ・サ
イズを受けてタップ係数値を発生する複数の係数発生回
路と、該係数発生回路の出力である各係数値と前記経路
スイッチの出力信号をそれぞれ乗算する複数の乗算器
と、該複数の乗算器出力を加算し前記同定信号を出力す
る加算器と、前記未知システムの出力から前記同定信号
を減算して前記誤差信号を得る減算器と、前記係数発生
回路の出力する係数値を受けて、前記経路スイッチの制
御信号と前記係数クリア信号とステップ・サイズを発生
するタップ制御回路を少なくとも具備し、前記タップ制
御回路は、複数の連続したタップ番号から構成されるタ
ップ制御サブグループと一対一に対応する制御サブグル
ープ番号を選択順序に従って格納する第１の記憶回路
と、複数の記憶回路から構成される記憶回路群と、前記
適応フィルタの全タップ番号から前記記憶回路群の保持
するタップ番号を除いた残りのタップ番号を算出し前記
経路スイッチとステップ・サイズ発生回路に出力するタ
ップ番号算出回路と、該タップ番号算出回路の出力する
タップ番号と前記複数の係数発生回路が出力する係数値
を受けて絶対値最小の係数値に対応したタップ番号を求
める最小係数検出回路と、該最小係数検出回路から供給
されるタップ番号に対応するタップ制御サブグループを
求める評価回路と、前記記憶回路群中の前記評価回路か
ら供給されるタップ制御サブグループに対応した記憶回
路に前記最小値検出回路から供給されるタップ番号を伝
達する分配回路と、前記最小係数検出回路の出力するタ
ップ番号に対応する係数発生回路に前記係数クリア信号
を供給する係数クリア回路と、前記記憶回路群のうち前
記第１の記憶回路が出力する制御サブグループ番号に対
応する記憶回路からタップ番号を取り出して廃棄する処
理回路と、前記タップ番号算出回路の出力するタップ番
号と前記複数の係数発生回路が出力する係数値を受けて
各制御サブグループ毎に最大絶対係数値を求めて局所的
最大絶対係数値とし、該局所的最 大絶対係数値の大きさ
の順序に並べた制御サブグループ番号と前記係数値のう
ち最大のものとして定義される最大絶対係数値と前記局
所的最大絶対係数値の比と該比に応じたカウント数を出
力する最大係数検出回路と、前記タップ番号算出回路か
ら前記経路スイッチの制御信号を受け、前記最大係数検
出回路から前記比を受けてそれぞれの比に対応したステ
ップ・サイズを発生して前記制御信号によって定められ
る係数発生回路に伝達するステップ・サイズ発生回路
と、係数更新回数が前記最大係数検出回路から与えられ
るカウント数に達する毎に前記第１の記憶回路に対して
制御サブグループ番号変更のための指示信号を供給する
第１のカウンタと、該第１のカウンタの指示信号が予め
定められた回数出力される毎に制御サブグループ順序の
変更信号を出力する第２のカウンタと、該第２のカウン
タの出力する変更信号により前記最大係数検出回路の出
力する制御サブグループ番号を前記第１の記憶回路に書
込む制御サブグループ更新回路とから構成されることを
特徴とする。また、本発明は、最大係数検出回路の代り
に、各制御サブグループ毎の係数絶対値の総和を計算し
該総和の大きさの順序に並べた制御サブグループ番号と
該制御サブグループ番号に対応したカウント数と各制御
サブグループ毎に絶対係数値総和を求めて局所的絶対係
数値総和とし、前記局所的絶対係数値総和のうち最大の
ものとして定義される最大絶対係数値総和と前記局所的
絶対係数値総和の比を出力する係数絶対値計算回路を具
備することを特徴とする。さらに、本発明は、最大係数
検出回路の変りに、各制御サブグループ毎の係数二乗値
の総和を計算し該総和の大きさの順序に並べた制御サブ
グループ番号と該制御サブグループ番号に対応したカウ
ント数と各制御サブグループ毎に係数二乗値総和を求め
て局所的係数二乗値総和とし、前記局所的係数二乗値総
和のうち最大のものとして定義される最大係数二乗値総
和と前記局所的係数二乗値総和の比を出力する係数二乗
値計算回路を具備することを特徴とする。
【００１８】
【作用】本発明におけるタップ位置制御においては、適
応フィルタの全タップを複数のタップ制御サブグループ
に分割し、現在係数の配置されていないタップ番号をタ
ップ制御サブグループに対応して分割して記憶し、新た
に係数を配置するタップの番号を選択するタップ制御サ
ブグループはそのタップ制御サブグループの重要度に基
づいた優先順位に従った順序と時間で変更し、さらに各
係数を更新する際のステップ・サイズは係数が属するタ
ップ制御サブグループの重要度に応じた値に設定し、重
要度をタップ制御サブグループに属する係数の情報を用
いて逐次更新する。
応フィルタの全タップを複数のタップ制御サブグループ
に分割し、現在係数の配置されていないタップ番号をタ
ップ制御サブグループに対応して分割して記憶し、新た
に係数を配置するタップの番号を選択するタップ制御サ
ブグループはそのタップ制御サブグループの重要度に基
づいた優先順位に従った順序と時間で変更し、さらに各
係数を更新する際のステップ・サイズは係数が属するタ
ップ制御サブグループの重要度に応じた値に設定し、重
要度をタップ制御サブグループに属する係数の情報を用
いて逐次更新する。
【００１９】
【実施例】図面を参照して、本発明の実施例について詳
細に説明する。図１は本発明の第１の実施例を示すブロ
ック図である。図１と従来例のブロック図である図５
は、係数発生回路３０i 、評価回路７８、分配回路７
４、記憶回路群７０1 、７０2 、．．．．．７０M 、処
理回路７５、最大係数検出回路９１、及びカウンタ８８
を除いて同一であるので、以下、これらの相違点を中心
に詳細な動作を説明する。評価回路７８は、最小係数検
出回路７１から供給される、最小絶対係数値の対応する
タップ番号が属する制御サブグループ番号を計算し、分
配回路７４に供給する。分配回路７４は、記憶回路群７
０1 、７０2 、．．．．．７０M のうち、評価回路７８
から供給された制御サブグループ番号に対応する記憶回
路を選択し、最小係数検出回路７１から供給されるタッ
プ番号を選択された記憶回路に伝達する。記憶回路群７
０1 、７０2 、．．．．．７０M はＦＩＦＯになってお
り、これらのうち、分配回路７４で選択された記憶回路
は、分配回路７４から供給されたタップ番号を記憶す
る。処理回路７５は、制御サブグループ記憶回路８３か
ら供給される、現在選択されている制御サブグループ番
号に従って記憶回路群７０1 、７０2 、．．．．．７０
M のうち、ひとつの記憶回路を選択し、その先頭に格納
されているタップ番号を取り出して廃棄する。また、タ
ップ番号算出回路７６は、全タップ番号から無効タップ
を記憶している記憶回路群７０1 、７０2、．．．．．
７０M 全ての保持する無効タップ番号を除いたタップ番
号、すなわち有効タップ番号を算出し、算出されたタッ
プ番号をタップ切替制御信号として経路スイッチ７に供
給する。
細に説明する。図１は本発明の第１の実施例を示すブロ
ック図である。図１と従来例のブロック図である図５
は、係数発生回路３０i 、評価回路７８、分配回路７
４、記憶回路群７０1 、７０2 、．．．．．７０M 、処
理回路７５、最大係数検出回路９１、及びカウンタ８８
を除いて同一であるので、以下、これらの相違点を中心
に詳細な動作を説明する。評価回路７８は、最小係数検
出回路７１から供給される、最小絶対係数値の対応する
タップ番号が属する制御サブグループ番号を計算し、分
配回路７４に供給する。分配回路７４は、記憶回路群７
０1 、７０2 、．．．．．７０M のうち、評価回路７８
から供給された制御サブグループ番号に対応する記憶回
路を選択し、最小係数検出回路７１から供給されるタッ
プ番号を選択された記憶回路に伝達する。記憶回路群７
０1 、７０2 、．．．．．７０M はＦＩＦＯになってお
り、これらのうち、分配回路７４で選択された記憶回路
は、分配回路７４から供給されたタップ番号を記憶す
る。処理回路７５は、制御サブグループ記憶回路８３か
ら供給される、現在選択されている制御サブグループ番
号に従って記憶回路群７０1 、７０2 、．．．．．７０
M のうち、ひとつの記憶回路を選択し、その先頭に格納
されているタップ番号を取り出して廃棄する。また、タ
ップ番号算出回路７６は、全タップ番号から無効タップ
を記憶している記憶回路群７０1 、７０2、．．．．．
７０M 全ての保持する無効タップ番号を除いたタップ番
号、すなわち有効タップ番号を算出し、算出されたタッ
プ番号をタップ切替制御信号として経路スイッチ７に供
給する。
【００２０】最大係数検出回路９１には、係数発生回路
３０1 、３０2 、．．．．．３０Lから係数値が、タ
ップ番号算出回路７６から係数発生回路の対応する有効
タップ番号の情報が供給されている。最大係数検出回路
９１は、供給された係数の絶対値をとり、それらの最大
値Ｃmax と各制御サブグループ内の最大絶対係数値の
比を計算する。例えば、制御サブグループがＭある場合
の各制御サブグループ内最大絶対係数値をｃj ,max（１
≦ｊ≦Ｍ）とすれば、それらの比Ｒj ＝ｃj,max／Ｃ
max が計算され、ステップ・サイズ発生回路９０に伝
達される。また、最大係数検出回路９１は、ｃj ,maxが
大きい順にタップ制御サブグループ番号ｊを並び替えて
制御サブグループ更新回路８２へ伝達する。さらに、最
大係数検出回路９１は、並び替えられたタップ制御サブ
グループ番号ｊに対応するカウント数を前記比Ｒ j に基
づいて計算し、カウンタ８８へ伝達する。一方、ステッ
プ・サイズ発生回路９０は、最大係数検出回路９１から
供給された最大絶対係数値と各制御サブグループ内の最
大絶対係数値の比Ｒj を用いてステップ・サイズを発生
し、対応する係数発生回路３０i に伝達する。ステップ
・サイズμj は、Ｒ j と予め定められた定数μとの乗
算結果からμj ＝μ×Ｒj に従って求める。ｊとｉ
（１≦ｉ≦Ｌ）の対応関係は、タップ番号算出回路７６
から供給される経路スイッチ７の制御信号を用いて計算
することができる。すなわち、経路スイッチ７の制御信
号から経路スイッチのｉ番目の出力に対応するｊを求
め、第ｊ制御サブグループに属する係数を更新する際に
使用するステップサイズμ j が対応する係数発生回路３
０i 伝達される。係数発生回路３０i は、ステップ・サ
イズが外部から供給されるために従来例の係数発生回路
５０i とは異なる。図２に、図１の実施例で使用され
ている係数発生回路の詳細ブロック図を示す。基本構成
は図６に示す係数発生回路５０i と変らないが、乗算器
３２で乗算器３１の出力と乗算されるステップ・サイズ
が外部から供給されている。タップ係数の更新回数を数
えるカウンタであるカウンタ８８は、最大係数検出回路
９１から供給されたカウント数に従って、制御サブグル
ープ変更信号を制御サブグループ記憶回路８３及びカウ
ンタ８６に供給する。
３０1 、３０2 、．．．．．３０Lから係数値が、タ
ップ番号算出回路７６から係数発生回路の対応する有効
タップ番号の情報が供給されている。最大係数検出回路
９１は、供給された係数の絶対値をとり、それらの最大
値Ｃmax と各制御サブグループ内の最大絶対係数値の
比を計算する。例えば、制御サブグループがＭある場合
の各制御サブグループ内最大絶対係数値をｃj ,max（１
≦ｊ≦Ｍ）とすれば、それらの比Ｒj ＝ｃj,max／Ｃ
max が計算され、ステップ・サイズ発生回路９０に伝
達される。また、最大係数検出回路９１は、ｃj ,maxが
大きい順にタップ制御サブグループ番号ｊを並び替えて
制御サブグループ更新回路８２へ伝達する。さらに、最
大係数検出回路９１は、並び替えられたタップ制御サブ
グループ番号ｊに対応するカウント数を前記比Ｒ j に基
づいて計算し、カウンタ８８へ伝達する。一方、ステッ
プ・サイズ発生回路９０は、最大係数検出回路９１から
供給された最大絶対係数値と各制御サブグループ内の最
大絶対係数値の比Ｒj を用いてステップ・サイズを発生
し、対応する係数発生回路３０i に伝達する。ステップ
・サイズμj は、Ｒ j と予め定められた定数μとの乗
算結果からμj ＝μ×Ｒj に従って求める。ｊとｉ
（１≦ｉ≦Ｌ）の対応関係は、タップ番号算出回路７６
から供給される経路スイッチ７の制御信号を用いて計算
することができる。すなわち、経路スイッチ７の制御信
号から経路スイッチのｉ番目の出力に対応するｊを求
め、第ｊ制御サブグループに属する係数を更新する際に
使用するステップサイズμ j が対応する係数発生回路３
０i 伝達される。係数発生回路３０i は、ステップ・サ
イズが外部から供給されるために従来例の係数発生回路
５０i とは異なる。図２に、図１の実施例で使用され
ている係数発生回路の詳細ブロック図を示す。基本構成
は図６に示す係数発生回路５０i と変らないが、乗算器
３２で乗算器３１の出力と乗算されるステップ・サイズ
が外部から供給されている。タップ係数の更新回数を数
えるカウンタであるカウンタ８８は、最大係数検出回路
９１から供給されたカウント数に従って、制御サブグル
ープ変更信号を制御サブグループ記憶回路８３及びカウ
ンタ８６に供給する。
【００２１】以上の説明に基づいて実施例と従来例の違
いをまとめる。図５に示す従来例では、無効タップ記憶
回路７２から取り出されたタップ番号が判定回路７３で
評価され、ある確率で無効タップ記憶回路７２に帰還さ
れていた。これは、取り出されたタップ番号の全てが無
効タップから有効タップに変るわけではないことを意味
する。これに対して、図１に示した本発明では、記憶回
路群７０1 、７０2 、．．．．．７０M のうちのひとつ
の記憶回路から取り出されたタップ番号は１００ 有効
タップになり、無駄がない。また、処理回路７５で新し
く係数を配置するタップの番号を決定する際に、最も重
要度の高いタップ制御サブグループに対応した記憶回路
が最も長い時間選択され、また順序も最初に選択される
ために、係数が短時間で正しいタップに配置され、収束
時間を短縮できることになる。さらに、係数更新におけ
るステップ・サイズを、各係数が属するタップ制御サブ
グループの重要度に応じて変化させるために、収束時間
が短縮される。
いをまとめる。図５に示す従来例では、無効タップ記憶
回路７２から取り出されたタップ番号が判定回路７３で
評価され、ある確率で無効タップ記憶回路７２に帰還さ
れていた。これは、取り出されたタップ番号の全てが無
効タップから有効タップに変るわけではないことを意味
する。これに対して、図１に示した本発明では、記憶回
路群７０1 、７０2 、．．．．．７０M のうちのひとつ
の記憶回路から取り出されたタップ番号は１００ 有効
タップになり、無駄がない。また、処理回路７５で新し
く係数を配置するタップの番号を決定する際に、最も重
要度の高いタップ制御サブグループに対応した記憶回路
が最も長い時間選択され、また順序も最初に選択される
ために、係数が短時間で正しいタップに配置され、収束
時間を短縮できることになる。さらに、係数更新におけ
るステップ・サイズを、各係数が属するタップ制御サブ
グループの重要度に応じて変化させるために、収束時間
が短縮される。
【００２２】図３は本発明の第２の実施例を示すブロッ
ク図である。第１の実施例と第２の実施例の相違点は、
図１の最大係数検出回路９１が図３においては係数絶対
値計算回路８４に置換されていることである。最大係数
検出回路９１は各タップ制御サブグループ内の最大絶対
係数値を用いて出力するタップ制御サブグループ番号の
順序、カウンタ８８のカウント数、ステップ・サイズを
決定するが、係数絶対値計算回路８４は各タップ制御サ
ブグループ内の絶対係数値総和を用いて出力するタップ
制御サブグループ番号の順序、カウンタ８８のカウント
数、ステップ・サイズを決定する。係数絶対値計算回路
８４は、各係数発生回路が出力するタップ係数値とタッ
プ番号算出回路７６が出力する有効タップ番号を受け
て、各タップ制御サブグループ内の絶対係数値総和を計
算し、その総和が大きい順にタップ制御サブグループ番
号ｊを並び替えて出力する。
ク図である。第１の実施例と第２の実施例の相違点は、
図１の最大係数検出回路９１が図３においては係数絶対
値計算回路８４に置換されていることである。最大係数
検出回路９１は各タップ制御サブグループ内の最大絶対
係数値を用いて出力するタップ制御サブグループ番号の
順序、カウンタ８８のカウント数、ステップ・サイズを
決定するが、係数絶対値計算回路８４は各タップ制御サ
ブグループ内の絶対係数値総和を用いて出力するタップ
制御サブグループ番号の順序、カウンタ８８のカウント
数、ステップ・サイズを決定する。係数絶対値計算回路
８４は、各係数発生回路が出力するタップ係数値とタッ
プ番号算出回路７６が出力する有効タップ番号を受け
て、各タップ制御サブグループ内の絶対係数値総和を計
算し、その総和が大きい順にタップ制御サブグループ番
号ｊを並び替えて出力する。
【００２３】また、計算された絶対係数値総和のなかで
最大値を定め、最大値と各制御サブグループ内の絶対係
数値総和の比を計算する。例えば、制御サブグループが
Ｍある場合の各制御サブグループ内絶対係数値総和をｓ
j,max （１≦ｊ≦Ｍ）、ｓj,max の最大値をＳmax
とすれば、Ｒj ＝ｓj,max ／Ｓmax が計算され、ステ
ップ・サイズ発生回路９０に伝達される。また、係数絶
対値計算回路８４は、ｓj,max が大きい順にタップ制
御サブグループ番号ｊを並び替えて制御サブグループ更
新回路８２へ伝達する。さらに、係数絶対値計算回路８
４は、並び替えられたタップ制御サブグループ番号ｊに
対応するカウント数を前記比Ｒ j に基づいて計算し、カ
ウンタ８８へ伝達する。
最大値を定め、最大値と各制御サブグループ内の絶対係
数値総和の比を計算する。例えば、制御サブグループが
Ｍある場合の各制御サブグループ内絶対係数値総和をｓ
j,max （１≦ｊ≦Ｍ）、ｓj,max の最大値をＳmax
とすれば、Ｒj ＝ｓj,max ／Ｓmax が計算され、ステ
ップ・サイズ発生回路９０に伝達される。また、係数絶
対値計算回路８４は、ｓj,max が大きい順にタップ制
御サブグループ番号ｊを並び替えて制御サブグループ更
新回路８２へ伝達する。さらに、係数絶対値計算回路８
４は、並び替えられたタップ制御サブグループ番号ｊに
対応するカウント数を前記比Ｒ j に基づいて計算し、カ
ウンタ８８へ伝達する。
【００２４】図４は本発明の第３の実施例を示すブロッ
ク図である。第１の実施例と第３の実施例の相違点は、
図１の最大係数検出回路９１が図４においては係数二乗
値計算回路８５に置換されていることである。最大係数
検出回路９１は各タップ制御サブグループ内の最大絶対
係数値を用いて出力するタップ制御サブグループ番号の
順序、カウンタ８８のカウント数、ステップ・サイズを
決定するが、係数二乗値計算回路８５は各タップ制御サ
ブグループ内の二乗係数値総和を用いて出力するタップ
制御サブグループ番号の順序、カウンタ８８のカウント
数、ステップ・サイズを決定する。係数二乗値計算回路
８５は、各係数発生回路が出力するタップ係数値とタッ
プ番号算出回路７６が出力する有効タップ番号を受け
て、各タップ制御サブグループ内の係数二乗値総和を計
算し、その総和が大きい順にタップ制御サブグループ番
号ｊを並び替えて出力する。また、計算された係数二乗
値総和のなかで最大値を定め、最大値と各制御サブグル
ープ内の係数二乗値総和の比を計算する。例えば、制御
サブグループがＭある場合の各制御サブグループ内係数
二乗値総和をｕj,max （１≦ｊ≦Ｍ）、ｕj,max の最大
値をＵmax とすれば、Ｒj ＝ｕj,max ／Ｕmax が計算さ
れ、ステップ・サイズ発生回路９０に伝達される。
ク図である。第１の実施例と第３の実施例の相違点は、
図１の最大係数検出回路９１が図４においては係数二乗
値計算回路８５に置換されていることである。最大係数
検出回路９１は各タップ制御サブグループ内の最大絶対
係数値を用いて出力するタップ制御サブグループ番号の
順序、カウンタ８８のカウント数、ステップ・サイズを
決定するが、係数二乗値計算回路８５は各タップ制御サ
ブグループ内の二乗係数値総和を用いて出力するタップ
制御サブグループ番号の順序、カウンタ８８のカウント
数、ステップ・サイズを決定する。係数二乗値計算回路
８５は、各係数発生回路が出力するタップ係数値とタッ
プ番号算出回路７６が出力する有効タップ番号を受け
て、各タップ制御サブグループ内の係数二乗値総和を計
算し、その総和が大きい順にタップ制御サブグループ番
号ｊを並び替えて出力する。また、計算された係数二乗
値総和のなかで最大値を定め、最大値と各制御サブグル
ープ内の係数二乗値総和の比を計算する。例えば、制御
サブグループがＭある場合の各制御サブグループ内係数
二乗値総和をｕj,max （１≦ｊ≦Ｍ）、ｕj,max の最大
値をＵmax とすれば、Ｒj ＝ｕj,max ／Ｕmax が計算さ
れ、ステップ・サイズ発生回路９０に伝達される。
【００２５】また、係数二乗値計算回路８５は、ｕ
j,max が大きい順にタップ制御サブグループ番号ｊを
並び替えて制御サブグループ更新回路８２へ伝達する。
さらに、係数二乗値計算回路８５は、並び替えられたタ
ップ制御サブグループ番号ｊに対応するカウント数を前
記比Ｒ j に基づいて計算し、カウンタ８８へ伝達する。
以上説明した第１、第２、第３の実施例では、制御サブ
グループ係数情報として、各タップ制御サブグループ毎
の最大絶対係数値、各タップ制御サブグループ毎の係数
絶対値総和もしくは各タップ制御サブグループ毎の係数
二乗値総和を用いたが、これら以外の係数情報も用いる
ことができる。
j,max が大きい順にタップ制御サブグループ番号ｊを
並び替えて制御サブグループ更新回路８２へ伝達する。
さらに、係数二乗値計算回路８５は、並び替えられたタ
ップ制御サブグループ番号ｊに対応するカウント数を前
記比Ｒ j に基づいて計算し、カウンタ８８へ伝達する。
以上説明した第１、第２、第３の実施例では、制御サブ
グループ係数情報として、各タップ制御サブグループ毎
の最大絶対係数値、各タップ制御サブグループ毎の係数
絶対値総和もしくは各タップ制御サブグループ毎の係数
二乗値総和を用いたが、これら以外の係数情報も用いる
ことができる。
【００２６】また、実施例では１回のタップ制御で再配
置を行なう係数の数を１と仮定したが、２以上とするこ
ともできる。以上、エコー・キャンセラを例として本発
明の実施例について詳細に説明してきたが、同様の原理
で本発明は、ノイズ・キャンセラ、ハウリング・キャン
セラ、適応等化器等にも適用できる。さらに、タップ係
数更新アルゴリズムに関しても、例として用いたアルゴ
リズム以外の数々のアルゴリズムが適用できる。
置を行なう係数の数を１と仮定したが、２以上とするこ
ともできる。以上、エコー・キャンセラを例として本発
明の実施例について詳細に説明してきたが、同様の原理
で本発明は、ノイズ・キャンセラ、ハウリング・キャン
セラ、適応等化器等にも適用できる。さらに、タップ係
数更新アルゴリズムに関しても、例として用いたアルゴ
リズム以外の数々のアルゴリズムが適用できる。
【００２７】
【発明の効果】以上説明したように、本発明によって、
新規有効タップ配置範囲に制限がある場合でも、タップ
の入替えを各命令サイクルで必ず可能とし、実現に用い
るハードウェアによらず、収束時間を短縮することがで
きる。また、新しく係数を配置するタップの番号を決定
する際に、最も重要度の高いタップ制御サブグループに
対応した記憶回路が最も長い時間選択され、また順序も
最初に選択されるために、係数が短時間で正しいタップ
に配置され、収束時間を短縮できることになる。
新規有効タップ配置範囲に制限がある場合でも、タップ
の入替えを各命令サイクルで必ず可能とし、実現に用い
るハードウェアによらず、収束時間を短縮することがで
きる。また、新しく係数を配置するタップの番号を決定
する際に、最も重要度の高いタップ制御サブグループに
対応した記憶回路が最も長い時間選択され、また順序も
最初に選択されるために、係数が短時間で正しいタップ
に配置され、収束時間を短縮できることになる。
【００２８】さらに、係数更新におけるステップ・サイ
ズを、各係数が属するタップ制御サブグループの重要度
に応じて変化させるために、収束時間が短縮される。
ズを、各係数が属するタップ制御サブグループの重要度
に応じて変化させるために、収束時間が短縮される。
【図１】本発明の第１の実施例を示すブロック図。
【図２】図１における係数発生回路の構成を示すブロッ
ク図。
ク図。
【図３】本発明の第２の実施例を示すブロック図。
【図４】本発明の第３の実施例を示すブロック図。
【図５】従来例の構成を示すブロック図。
【図６】図５における係数発生回路の構成を示すブロッ
ク図。
ク図。
１ 送信信号入力端子 ２ 送信信号出力端子 ３ ２線／４線変換回路 ４ 受信信号入力端子 ５ 減算器 ６ 受信信号出力端子 ７ 経路スイッチ ８、３３ 加算器 ９ タップ制御回路 ２０1 〜２０N-1 遅延素子 ５０1 〜５０L 係数発生回路 ３１、３２、４０1 〜４０L 乗算器 ３４、７０1 〜７０M 、８３ 記憶回路 ７１ 最小係数検出回路 ７４ 分配回路 ７５ 処理回路 ７６ タップ番号算出回路 ７７ 係数クリア回路 ７８ 評価回路 ９１ 最大係数検出回路 ８２ 制御サブグループ更新回路 ８４ 係数絶対値計算回路 ８５ 係数二乗値計算回路 ８６、８８ カウンタ
フロントページの続き (56)参考文献 特開 平６−237147（ＪＰ，Ａ) 特開 平３−266516（ＪＰ，Ａ) 仙石浩明 他“タップ位置と係数値を 同時制御する適応ＦＩＲフィルタの高速 収束アルゴリズム”，1991年電子情報通 信学会春季全国大会講演論文集，〔分冊 １〕（1991．３．15）ｐ．１・205 池田繁治 他“適応ＦＩＲフィルタの タップ位置制御アルゴリズムとエコーキ ャンセラへの応用”，1990年電子情報通 信学会春季全国大会講演論文集，〔分冊 １〕（1990．３．５）ｐ．１・177 (58)調査した分野(Int.Cl.6，ＤＢ名) H04H 3/00 - 3/23 H03H 17/00 - 21/00
Claims (4)
- 【請求項１】 適応フィルタの全タップのうち、積和演
算を実行する一部のタップの番号を有効タップ番号とし
て記憶し、係数を有効タップにだけ配置し、前記積和演
算を実行しないタップの番号を無効タップ番号として待
行列に記憶し、前記有効タップ番号に対応する係数を更
新した後に、前記有効タップ番号のうち、対応する係数
の絶対値が小さいタップ番号を無効として前記待行列の
最後尾に格納し、前記待行列の先頭にある無効タップ番
号を取り出して新たに有効とするように動作してタップ
位置を適応制御する適応フィルタを用いて未知システム
の同定を行なう際に、前記適応フィルタの全タップを複
数のタップ制御サブグループに分割し、前記待行列を複
数に分割してそれぞれを前記タップ制御サブグループと
１対１に対応させ、前記新たに無効とされたタップの番
号は該番号が属するタップ制御サブグループに対応した
待行列に格納し、前記無効タップを取り出す待行列は選
択されたタップ制御サブグループに対応するものとし、
前記選択されたタップ制御サブグループは定められた係
数更新回数毎に選択順序に従って変更し、該選択順序及
び前記定められた係数更新回数は各タップ制御サブグル
ープ内の有効タップ係数の情報を用いて決定し、有効タ
ップの係数更新は該有効タップの番号が属する前記タッ
プ制御サブグループに対する有効タップの集中度によっ
て決定されるステップ・サイズを用いて行なうことによ
ってタップ位置を適応制御することを特徴とする適応フ
ィルタによる未知システム同定の方法。 - 【請求項２】 未知システムの出力から適応フィルタの
出力する同定信号を差引いて得られる誤差信号を用いて
係数更新する適応フィルタによって未知システム同定を
行なう装置において、未知システムの入力信号に対して
遅延を与える縦続接続された複数の遅延素子と、該複数
の遅延素子出力である遅延信号の一部を選択して出力す
る経路スイッチと、該経路スイッチの出力信号と前記誤
差信号と係数クリア信号とステップ・サイズを受けてタ
ップ係数値を発生する複数の係数発生回路と、該係数発
生回路の出力である各係数値と前記経路スイッチの出力
信号をそれぞれ乗算する複数の乗算器と、該複数の乗算
器出力を加算し前記同定信号を出力する加算器と、前記
未知システムの出力から前記同定信号を減算して前記誤
差信号を得る減算器と、前記係数発生回路の出力する係
数値を受けて、前記経路スイッチの制御信号と前記係数
クリア信号とステップ・サイズを発生するタップ制御回
路を少なくとも具備し、前記タップ制御回路は、複数の
連続したタップ番号から構成されるタップ制御サブグル
ープと一対一に対応する制御サブグループ番号を選択順
序に従って格納する第１の記憶回路と、複数の記憶回路
から構成される記憶回路群と、前記適応フィルタの全タ
ップ番号から前記記憶回路群の保持するタップ番号を除
いた残りのタップ番号を算出し前記経路スイッチとステ
ップ・サイズ発生回路に出力するタップ番号算出回路
と、該タップ番号算出回路の出力するタップ番号と前記
複数の係数発生回路が出力する係数値を受けて絶対値最
小の係数値に対応したタップ番号を求める最小係数検出
回路と、該最小係数検出回路から供給されるタップ番号
に対応するタップ制御サブグループを求める評価回路
と、前記記憶回路群中の前記評価回路から供給されるタ
ップ制御サブグループに対応した記憶回路に前記最小値
検出回路から供給されるタップ番号を伝達する分配回路
と、前記最小係数検出回路の出力するタップ番号に対応
する係数発生回路に前記係数クリア信号を供給する係数
クリア回路と、前記記憶回路群のうち前記第１の記憶回
路が出力する制御サブグループ番号に対応する記憶回路
からタップ番号を取り出して廃棄する処理回路と、前記
タップ番号算出回路の出力するタップ番号と前記複数の
係数発生回路が出力する係数値を受けて各制御サブグル
ープ毎に最大絶対係数値を求めて局所的最大絶対係数値
とし、該局所的最大絶対係数値の大きさの順序に並べた
制御サブグループ番号と前記係数値のうち最大のものと
して定義される最大絶対係数値と前記局所的最大絶対係
数値の比と該比に応じたカウント数を出力する最大係数
検出回路と、前記タップ番号算出回路から前記経路スイ
ッチの制御信号を受け、前記最大係数検出回路から前記
比を受けてそれぞれの比に対応したステップ・サイズを
発生して前記制御信号によって定められる係数発生回路
に伝達するステップ・サイズ発生回路と、係数更新回数
が前記最大係数検出回路から与えられるカウント数に達
する毎に前記第１の記憶回路に対して制御サブグループ
番号変更のための指示信号を供給する第１のカウンタ
と、該第１のカウンタの指示信号が予め定められた回数
出力される毎に制御サブグループ順序の変更信号を出力
する第２のカウンタと、該第２のカウンタの出力する変
更信号により前記最大係数検出回路の出力する制御サブ
グループ番号を前記第１の記憶回路に書込む制御サブグ
ループ更新回路とから構成されることを特徴とする適応
フィルタによる未知システム同定の装置。 - 【請求項３】 最大係数検出回路の代りに、各制御サブ
グループ毎の係数絶対値の総和を計算し該総和の大きさ
の順序に並べた制御サブグループ番号と該制御サブグル
ープ番号に対応したカウント数と各制御グループ毎に絶
対係数値総和を求めて局所的絶対係数値総和とし、前記
局所的絶対係数値総和のうち最大のものとして定義され
る最大絶対係数値総和と前記局所的絶対係数値総和の比
を出力する係数絶対値計算回路を具備することを特徴と
する請求項２に記載の適応フィルタによる未知システム
同定の装置。 - 【請求項４】 最大係数検出回路の変りに、各制御サブ
グループ毎の係数二乗値の総和を計算し該総和の大きさ
の順序に並べた制御サブグループ番号と該制御サブグル
ープ番号に対応したカウント数と各制御サブグループ毎
に係数二乗値総和を求めて局所的係数二乗値総和とし、
前記局所的係数二乗値総和のうち最大のものとして定義
される最大係数二乗値総和と前記局所的係数二乗値総和
の比を出力する係数二乗値計算回路を具備することを特
徴とする請求項２に記載の適応フィルタによる未知シス
テム同定の装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33431093A JP2888121B2 (ja) | 1993-12-28 | 1993-12-28 | 適応フィルタによる未知システム同定の方法及び装置 |
| CA002117035A CA2117035C (en) | 1993-03-05 | 1994-03-04 | Method and apparatus for rapid identification of an unknown system based on an echo signal having a plurality of dispersive portions |
| US08/206,657 US5455819A (en) | 1993-03-05 | 1994-03-07 | Method and apparatus capable of quickly identifying an unknown system even on occurrence of a plurality of dispersive portions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33431093A JP2888121B2 (ja) | 1993-12-28 | 1993-12-28 | 適応フィルタによる未知システム同定の方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202766A JPH07202766A (ja) | 1995-08-04 |
| JP2888121B2 true JP2888121B2 (ja) | 1999-05-10 |
Family
ID=18275926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33431093A Expired - Lifetime JP2888121B2 (ja) | 1993-03-05 | 1993-12-28 | 適応フィルタによる未知システム同定の方法及び装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2888121B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2581458B2 (ja) * | 1994-06-15 | 1997-02-12 | 日本電気株式会社 | アダプティブフィルタの適応化方法及び装置 |
| JP2001251167A (ja) | 2000-03-03 | 2001-09-14 | Nec Corp | 適応フィルタ |
| EP1911231A1 (en) * | 2005-07-19 | 2008-04-16 | Thomson Licensing | Adaptive equalizer tap stepsize |
| US8374232B2 (en) * | 2008-03-31 | 2013-02-12 | Stmicroelectronics S.A. | Equalizer adapting circuit |
-
1993
- 1993-12-28 JP JP33431093A patent/JP2888121B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 仙石浩明 他"タップ位置と係数値を同時制御する適応ＦＩＲフィルタの高速収束アルゴリズム"，１９９１年電子情報通信学会春季全国大会講演論文集，〔分冊１〕（１９９１．３．１５）ｐ．１・２０５ |
| 池田繁治 他"適応ＦＩＲフィルタのタップ位置制御アルゴリズムとエコーキャンセラへの応用"，１９９０年電子情報通信学会春季全国大会講演論文集，〔分冊１〕（１９９０．３．５）ｐ．１・１７７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07202766A (ja) | 1995-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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