JP2541378B2 - アダプティブ・フィルタによる未知システム近似の方法及び装置 - Google Patents
アダプティブ・フィルタによる未知システム近似の方法及び装置Info
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- JP2541378B2 JP2541378B2 JP2416129A JP41612990A JP2541378B2 JP 2541378 B2 JP2541378 B2 JP 2541378B2 JP 2416129 A JP2416129 A JP 2416129A JP 41612990 A JP41612990 A JP 41612990A JP 2541378 B2 JP2541378 B2 JP 2541378B2
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Description
【０００１】
【産業上の利用分野】本発明は未知系を同定する際に用
いられるアダプティブ・フィルタに関する。このような
アダプティブ・フィルタは、２線／４線変換部で生じる
エコーを除去するためのエコー・キャンセラ、伝送路上
で受ける符号間干渉を除去するための等化器、音響入力
用のマイクロホンに漏れ込むノイズを除去するためのノ
イズ・キャンセラ、スピーカからマイクロホンに至る音
響結合によって生じるハウリングを除去するためのハウ
リング・キャンセラ等に応用されている。
いられるアダプティブ・フィルタに関する。このような
アダプティブ・フィルタは、２線／４線変換部で生じる
エコーを除去するためのエコー・キャンセラ、伝送路上
で受ける符号間干渉を除去するための等化器、音響入力
用のマイクロホンに漏れ込むノイズを除去するためのノ
イズ・キャンセラ、スピーカからマイクロホンに至る音
響結合によって生じるハウリングを除去するためのハウ
リング・キャンセラ等に応用されている。
【０００２】
【従来の技術】通常、アダプティブ・フィルタによる未
知系の同定は、同定しようとする未知系とアダプティブ
・フィルタに同一の信号を入力し、未知系出力からアダ
プティブ・フィルタ出力を差引いて得られる同定誤差
（以下、これを誤差信号と呼ぶ）を用いてアダプティブ
・フィルタの係数を更新することによって行なわれる。
このようなアダプティブ・フィルタによる未知系の同定
の応用として、エコー・キャンセラ、等化器、ノイズ・
キャンセラ、ハウリング・キャンセラ等が知られている
（アダプティブ・シグナル・プロセシング、（Ａｄａｐ
ｔｉｖｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ），プ
レンティス・ホール社（Ｐｒｅｎｔｉｃｅ−Ｈａｌ
ｌ），１９８５；以下、「文献１」）。これらの応用に
おけるアダプティブ・フィルタの基本動作はほとんど同
じなので、ここではエコー・キャンセラを例にとって従
来の技術について説明する。
知系の同定は、同定しようとする未知系とアダプティブ
・フィルタに同一の信号を入力し、未知系出力からアダ
プティブ・フィルタ出力を差引いて得られる同定誤差
（以下、これを誤差信号と呼ぶ）を用いてアダプティブ
・フィルタの係数を更新することによって行なわれる。
このようなアダプティブ・フィルタによる未知系の同定
の応用として、エコー・キャンセラ、等化器、ノイズ・
キャンセラ、ハウリング・キャンセラ等が知られている
（アダプティブ・シグナル・プロセシング、（Ａｄａｐ
ｔｉｖｅ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ），プ
レンティス・ホール社（Ｐｒｅｎｔｉｃｅ−Ｈａｌ
ｌ），１９８５；以下、「文献１」）。これらの応用に
おけるアダプティブ・フィルタの基本動作はほとんど同
じなので、ここではエコー・キャンセラを例にとって従
来の技術について説明する。
【０００３】エコー・キャンセラはエコーのインパルス
応答を近似する伝送関数を持つ適応（アダプティブ）・
フィルタを用いて、２線／４線変換回路の４線側にて送
信回路から受診回路に漏れ込むエコーに対応した近似エ
コー（エコー・レプリカ）を生成することにより、受診
回路に混入して受診信号に妨害を与えるエコーを抑圧す
るように動作する。すなわち、２線／４線変換回路の４
線側にて送信回路から受診回路に至る経路が、エコー・
キャンセラにおいてアダプティブ・フィルタで同定しよ
うとする未知系に相当する。このとき、アダプティブ・
フィルタの各タップ係数は、エコーと受診信号が混在し
た混在信号からエコー・レプリカを差し引いた差信号と
送信信号との相関をとることにより逐次修正される。こ
のようなアダプティブ・フィルタの係数修正すなわちエ
コー・キャンセラの収束アルゴリズムの代表的なものと
してＬＭＳアルゴリズム（ＬＭＳ ＡＬＧＯＲＩＴＨ
Ｍ；「文献２」）とラーニング・アイデンティフィケー
ション・メソッド（ＬＥＡＲＮＩＮＧ ＩＤＥＮＴＩＦ
ＩＣＡＴＩＯＮ ＭＥＴＨＯＤ；ＬＩＭ）（アイイーイ
ーイー・トランザクションズ・オン・オートマティック
・コントロール（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ
ＯＮ ＡＵＴＯＭＡＴＩＣ ＣＯＮＴＲＯＬ）１２巻
３号、１９６７年、２８２−２８７ページ参照；以下、
「文献３」）が知られている。
応答を近似する伝送関数を持つ適応（アダプティブ）・
フィルタを用いて、２線／４線変換回路の４線側にて送
信回路から受診回路に漏れ込むエコーに対応した近似エ
コー（エコー・レプリカ）を生成することにより、受診
回路に混入して受診信号に妨害を与えるエコーを抑圧す
るように動作する。すなわち、２線／４線変換回路の４
線側にて送信回路から受診回路に至る経路が、エコー・
キャンセラにおいてアダプティブ・フィルタで同定しよ
うとする未知系に相当する。このとき、アダプティブ・
フィルタの各タップ係数は、エコーと受診信号が混在し
た混在信号からエコー・レプリカを差し引いた差信号と
送信信号との相関をとることにより逐次修正される。こ
のようなアダプティブ・フィルタの係数修正すなわちエ
コー・キャンセラの収束アルゴリズムの代表的なものと
してＬＭＳアルゴリズム（ＬＭＳ ＡＬＧＯＲＩＴＨ
Ｍ；「文献２」）とラーニング・アイデンティフィケー
ション・メソッド（ＬＥＡＲＮＩＮＧ ＩＤＥＮＴＩＦ
ＩＣＡＴＩＯＮ ＭＥＴＨＯＤ；ＬＩＭ）（アイイーイ
ーイー・トランザクションズ・オン・オートマティック
・コントロール（ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ
ＯＮ ＡＵＴＯＭＡＴＩＣ ＣＯＮＴＲＯＬ）１２巻
３号、１９６７年、２８２−２８７ページ参照；以下、
「文献３」）が知られている。
【０００４】図７は、従来のエコー・キャンセラの一構
成例を示したブロック図である。入力端子１に供給され
た送信信号が２線／４線変換回路２で受信側へ漏れ込ん
で発生するエコーｅk は減算器３においてエコー・レプ
リカｅ k を減算された後、出力端子４に供給される。一
方、入力端子１に供給された送信信号はアダプティブ・
フィルタの第１タップ回路７０1 にも供給される。第１
タップ回路７０1 の第１の出力は隣接する第２タップ回
路７０2 に伝達される。第１タップ回路７０1 の第２の
出力は加算器１２に供給される。第２タップ回路７０2
は第１タップ回路７０1 から受けた信号から生成した第
１の出力を第３タップ回路７０3 へ、第２の出力を加算
器１２へ伝達する。同様に、第ｉタップ回路７０i は第
（ｉ−１）タップ回路７０i-1 から受けた信号から生成
した第１の出力を第（ｉ＋１）タップ回路７０i+1 へ、
第２の出力を加算器１２へ伝達する。但し、ｉは２≦ｉ
≦Ｎ−１を満たす整数で、Ｎはアダプティブ・フィルタ
のタップ数を表す。第１タップ回路７０1 は入力端子１
から受けた信号から生成した第１の出力を第２タップ回
路７０2 へ、第２の出力を加算器１２ヘ伝達する。第Ｎ
タップ回路７０N は第（Ｎ−１）タップ回路７０N-1 か
ら受けた信号から生成した第２の出力を加算器１２へ伝
達する。加算器１２は第ｉタップ回路７０i （１≦ｉ≦
Ｎ）から供給された第２の出力を全て加算し、エコー・
レプリカｅ k として減算器３へ供給する。
成例を示したブロック図である。入力端子１に供給され
た送信信号が２線／４線変換回路２で受信側へ漏れ込ん
で発生するエコーｅk は減算器３においてエコー・レプ
リカｅ k を減算された後、出力端子４に供給される。一
方、入力端子１に供給された送信信号はアダプティブ・
フィルタの第１タップ回路７０1 にも供給される。第１
タップ回路７０1 の第１の出力は隣接する第２タップ回
路７０2 に伝達される。第１タップ回路７０1 の第２の
出力は加算器１２に供給される。第２タップ回路７０2
は第１タップ回路７０1 から受けた信号から生成した第
１の出力を第３タップ回路７０3 へ、第２の出力を加算
器１２へ伝達する。同様に、第ｉタップ回路７０i は第
（ｉ−１）タップ回路７０i-1 から受けた信号から生成
した第１の出力を第（ｉ＋１）タップ回路７０i+1 へ、
第２の出力を加算器１２へ伝達する。但し、ｉは２≦ｉ
≦Ｎ−１を満たす整数で、Ｎはアダプティブ・フィルタ
のタップ数を表す。第１タップ回路７０1 は入力端子１
から受けた信号から生成した第１の出力を第２タップ回
路７０2 へ、第２の出力を加算器１２ヘ伝達する。第Ｎ
タップ回路７０N は第（Ｎ−１）タップ回路７０N-1 か
ら受けた信号から生成した第２の出力を加算器１２へ伝
達する。加算器１２は第ｉタップ回路７０i （１≦ｉ≦
Ｎ）から供給された第２の出力を全て加算し、エコー・
レプリカｅ k として減算器３へ供給する。
【０００５】第ｉタップ回路７０i には減算器３の出力
である差信号及び定数μ1 が供給されている。ここにμ
1 はステップ・サイズと呼ばれ、係数更新に深く関与す
る。図８に第ｉタップ回路７０i （１≦ｉ≦Ｎ）のブロ
ック図を示す。但し、ｉ＝１の場合は遅延素子８１を有
しない。また、ｉ＝Ｎの場合は出力８０４は用いない。
入力信号８００は入力端子１又は第（ｉ−１）タップ回
路７０i-1 から伝達された信号、出力信号８０４は第
（ｉ＋１）タップ回路へ伝達される信号、入力信号８０
１は減算器３の出力である差信号、出力信号８０３は加
算器１２へ供給される信号、入力信号８０２はステップ
・サイズμ1 である。入力信号８００は遅延素子８１に
供給されて１サンプル周期遅延された後、出力信号８０
４となって第（ｉ＋１）タップ回路へ供給されると同時
に係数発生回路８２及び乗算器８３へ伝達される。係数
発生回路８２には差信号である入力信号８０１及びステ
ップ・サイズμ1 である入力信号８０２も供給されてい
る。係数発生回路８２はこれらの入力信号を用いて発生
した係数値を乗算器８３に供給する。乗算器８３は、係
数発生回路８２からの信号と遅延素子８１からの信号を
乗算し、結果を出力信号８０３として出力する。
である差信号及び定数μ1 が供給されている。ここにμ
1 はステップ・サイズと呼ばれ、係数更新に深く関与す
る。図８に第ｉタップ回路７０i （１≦ｉ≦Ｎ）のブロ
ック図を示す。但し、ｉ＝１の場合は遅延素子８１を有
しない。また、ｉ＝Ｎの場合は出力８０４は用いない。
入力信号８００は入力端子１又は第（ｉ−１）タップ回
路７０i-1 から伝達された信号、出力信号８０４は第
（ｉ＋１）タップ回路へ伝達される信号、入力信号８０
１は減算器３の出力である差信号、出力信号８０３は加
算器１２へ供給される信号、入力信号８０２はステップ
・サイズμ1 である。入力信号８００は遅延素子８１に
供給されて１サンプル周期遅延された後、出力信号８０
４となって第（ｉ＋１）タップ回路へ供給されると同時
に係数発生回路８２及び乗算器８３へ伝達される。係数
発生回路８２には差信号である入力信号８０１及びステ
ップ・サイズμ1 である入力信号８０２も供給されてい
る。係数発生回路８２はこれらの入力信号を用いて発生
した係数値を乗算器８３に供給する。乗算器８３は、係
数発生回路８２からの信号と遅延素子８１からの信号を
乗算し、結果を出力信号８０３として出力する。
【０００６】図９に係数発生回路８２の、ＬＭＳアルゴ
リズムを想定したブロック図を示す。入力信号９５は図
８の遅延素子８１の出力信号、入力信号８０１は差信
号、入力信号８０２はステップ・サイズμ1 、出力信号
９６は係数値である。入力信号９５と入力信号８０１は
乗算器９１で乗算され、エコー・キャンセラの送信信号
と差信号の相関が求められる。乗算器９１の出力は乗算
器９２でステップ・サイズμ1 倍され加算器９３に供給
される。加算器９３では乗算器９２の出力と帰還された
遅延素子９４の出力を加算し、遅延素子９４に供給す
る。係数値である遅延素子９４の出力は、１クロック毎
に出力信号９６として出力される。
リズムを想定したブロック図を示す。入力信号９５は図
８の遅延素子８１の出力信号、入力信号８０１は差信
号、入力信号８０２はステップ・サイズμ1 、出力信号
９６は係数値である。入力信号９５と入力信号８０１は
乗算器９１で乗算され、エコー・キャンセラの送信信号
と差信号の相関が求められる。乗算器９１の出力は乗算
器９２でステップ・サイズμ1 倍され加算器９３に供給
される。加算器９３では乗算器９２の出力と帰還された
遅延素子９４の出力を加算し、遅延素子９４に供給す
る。係数値である遅延素子９４の出力は、１クロック毎
に出力信号９６として出力される。
【０００７】いま、送信信号をｘk （但し、k は時刻を
示す指標）、エコーをｅk 、ｅk が受ける付加ノイズを
δk とする。一般にエコー・キャンセラは受信信号がな
くエコーｅk だけが存在するシングルトーク時だけ適応
動作を行なうことを考慮すると、減算器３に供給される
信号ｕk はエコー及び付加ノイズから構成され、次式で
表される。 ｕk ＝ｅk ＋δk ………………………………………………………（１） エコー・キャンセラの目的は、式（１）におけるエコー
ｅk のレプリカｅk を生成し、これを用いてエコーを消
去することである。減算器３の出力信号である差信号ｄ
k は、一般にδk がｅk −ｅ k に比較して十分小さいこ
とを考慮すると、次式で表される。 ｄk ＝ｅk −ｅ k ………………………………………………………（２） 式（２）において、（ｅk −ｅ k ）は残留エコーと呼ば
れる。ＬＭＳアルゴリズムでは、アダプティブ・フィル
タのｍ番目の係数ｃm,k を次式に従って更新する。 ｃm,k ＝ｃm,k-1 ＋μ1 ・ｄk ・ｘk-m-1 …………………………（３） Ｎ個の係数全てに関する式（３）を行列形式で表せば、 ｃk ＝ｃk-1 ＋μ1 ・ｄk ・ｘk-1 …………………………………（４） となる。ここに、ベクトルｃk とベクトルｘk はそれぞ
れ次式で与えられる。 ｃk ＝［ｃ0,k ｃ1,k ………ｃn-1,k ］T …………………………（５） ｘk ＝［ｘk ｘk-1 ………ｘk-N+1 ］T ……………………………（６） 一方、ＬＩＭでは式（４）の代りに、式（７）に従って
係数の更新が行なわれる。 ｃk ＝ｃk-1 ＋（α／Ｎσｘ2 ）・ｄk ・ｘk-1 …………………（７） αは、ＬＩＭに対するステップ・サイズ、σｘ2 はアダ
プティブ・フィルタに入力される平均電力である。σｘ
2 はステップ・サイズαの値を前記平均電力に反比例さ
せ、安定な収束を行なわせるために用いられる。σｘ2
を求めるためにはいくつかの方法があるが、例えば式
（８）によって求めることができる。
示す指標）、エコーをｅk 、ｅk が受ける付加ノイズを
δk とする。一般にエコー・キャンセラは受信信号がな
くエコーｅk だけが存在するシングルトーク時だけ適応
動作を行なうことを考慮すると、減算器３に供給される
信号ｕk はエコー及び付加ノイズから構成され、次式で
表される。 ｕk ＝ｅk ＋δk ………………………………………………………（１） エコー・キャンセラの目的は、式（１）におけるエコー
ｅk のレプリカｅk を生成し、これを用いてエコーを消
去することである。減算器３の出力信号である差信号ｄ
k は、一般にδk がｅk −ｅ k に比較して十分小さいこ
とを考慮すると、次式で表される。 ｄk ＝ｅk −ｅ k ………………………………………………………（２） 式（２）において、（ｅk −ｅ k ）は残留エコーと呼ば
れる。ＬＭＳアルゴリズムでは、アダプティブ・フィル
タのｍ番目の係数ｃm,k を次式に従って更新する。 ｃm,k ＝ｃm,k-1 ＋μ1 ・ｄk ・ｘk-m-1 …………………………（３） Ｎ個の係数全てに関する式（３）を行列形式で表せば、 ｃk ＝ｃk-1 ＋μ1 ・ｄk ・ｘk-1 …………………………………（４） となる。ここに、ベクトルｃk とベクトルｘk はそれぞ
れ次式で与えられる。 ｃk ＝［ｃ0,k ｃ1,k ………ｃn-1,k ］T …………………………（５） ｘk ＝［ｘk ｘk-1 ………ｘk-N+1 ］T ……………………………（６） 一方、ＬＩＭでは式（４）の代りに、式（７）に従って
係数の更新が行なわれる。 ｃk ＝ｃk-1 ＋（α／Ｎσｘ2 ）・ｄk ・ｘk-1 …………………（７） αは、ＬＩＭに対するステップ・サイズ、σｘ2 はアダ
プティブ・フィルタに入力される平均電力である。σｘ
2 はステップ・サイズαの値を前記平均電力に反比例さ
せ、安定な収束を行なわせるために用いられる。σｘ2
を求めるためにはいくつかの方法があるが、例えば式
（８）によって求めることができる。
【０００８】
【数１】
【０００９】式（４）と式（７）におけるステップ・サ
イズは、アダプティブ・フィルタの収束の速度と収束後
の残留エコー・レベルを規定する。ＬＭＳの場合は、μ
1 が大きいほど収束は速くなるが、残留エコー・レベル
は大きくなる。反対に、十分小さい残留エコー・レベル
を達成するためには、それに見合った小さいμ1 を採用
する必要があり、収束速度の低下を招く。ＬＩＭのステ
ップ・サイズαについても、同様である。
イズは、アダプティブ・フィルタの収束の速度と収束後
の残留エコー・レベルを規定する。ＬＭＳの場合は、μ
1 が大きいほど収束は速くなるが、残留エコー・レベル
は大きくなる。反対に、十分小さい残留エコー・レベル
を達成するためには、それに見合った小さいμ1 を採用
する必要があり、収束速度の低下を招く。ＬＩＭのステ
ップ・サイズαについても、同様である。
【００１０】未知系の同定において、同定しようとする
未知系のインパルス応答の先頭に長い平坦遅延が含まれ
る場合が、特に衛星回線を対象としたエコー・キャンセ
ラに頻繁に見られる。このような長い平坦遅延を含むイ
ンパルス応答に対しても、インパルス応答長に相当する
タップ数を有することが、従来のエコー・キャンセラに
とって十分にエコーを抑圧するために必要であった。実
際には平坦遅延部のタップ係数は零になるので、これら
の係数をフィルタ出力の計算に用いることは無駄にな
る。この問題を解決し、長い平坦遅延を含むインパルス
応答に対しても、効率的にシステム同定を行なう方法
が、「昭和５９年電子通信学会通信部門全国大会予稿
集、Ｎｏ．５９５」（以下、「文献４」）に記載されて
いる。この方法は、平坦遅延と実質的な波形応答から成
るインパルス応答に対して実質的な波形応答に対応する
位置の係数だけをフィルタ出力計算に用いて、演算量を
減らしている。以下、文献４に記載された方法について
簡単に説明する。
未知系のインパルス応答の先頭に長い平坦遅延が含まれ
る場合が、特に衛星回線を対象としたエコー・キャンセ
ラに頻繁に見られる。このような長い平坦遅延を含むイ
ンパルス応答に対しても、インパルス応答長に相当する
タップ数を有することが、従来のエコー・キャンセラに
とって十分にエコーを抑圧するために必要であった。実
際には平坦遅延部のタップ係数は零になるので、これら
の係数をフィルタ出力の計算に用いることは無駄にな
る。この問題を解決し、長い平坦遅延を含むインパルス
応答に対しても、効率的にシステム同定を行なう方法
が、「昭和５９年電子通信学会通信部門全国大会予稿
集、Ｎｏ．５９５」（以下、「文献４」）に記載されて
いる。この方法は、平坦遅延と実質的な波形応答から成
るインパルス応答に対して実質的な波形応答に対応する
位置の係数だけをフィルタ出力計算に用いて、演算量を
減らしている。以下、文献４に記載された方法について
簡単に説明する。
【００１１】図１０は、文献４に記載されたエコー・キ
ャンセラを示したブロック図である。図７に示したエコ
ー・キャンセラとの相違点は、図７が各タップ回路１０
０1 ，１００2 ，………，１００N から出て制御回路１
０１を経た後、各タップ回路１００1 ，１００2 ，……
…，１００N に戻る閉回路を有する点及び各タップ回路
７０1 ，７０2 ，………，７０N と各タップ回路１００
1 ，１００2 ，………，１００N の構成である。制御回
路１０１は、各タップ回路１００1 ，１００2 ，……
…，１００N から得た係数値を用いて、どの係数に対す
る演算を停止するかを決定し、その情報を制御信号とし
て各タップ回路１００1 ，１００2 ，………，１００N
に供給する。制御回路１０１から供給された信号により
各タップ回路１００1 ，１００2 ，………，１００N は
不要な係数に対する演算を停止する。
ャンセラを示したブロック図である。図７に示したエコ
ー・キャンセラとの相違点は、図７が各タップ回路１０
０1 ，１００2 ，………，１００N から出て制御回路１
０１を経た後、各タップ回路１００1 ，１００2 ，……
…，１００N に戻る閉回路を有する点及び各タップ回路
７０1 ，７０2 ，………，７０N と各タップ回路１００
1 ，１００2 ，………，１００N の構成である。制御回
路１０１は、各タップ回路１００1 ，１００2 ，……
…，１００N から得た係数値を用いて、どの係数に対す
る演算を停止するかを決定し、その情報を制御信号とし
て各タップ回路１００1 ，１００2 ，………，１００N
に供給する。制御回路１０１から供給された信号により
各タップ回路１００1 ，１００2 ，………，１００N は
不要な係数に対する演算を停止する。
【００１２】図１１に、タップ回路１００i のブロック
図を示す。図８に示したタップ回路７０i との違いは、
入力信号８０１がセレクタ１１０を介して係数発生回路
８２に供給されている点及び係数発生回路８２で発生さ
れた係数がセレクタ１１１を介して乗算器８３に供給さ
れている点である。セレクタ１１１は係数発生回路８２
の出力又は零を選択して乗算器８３に供給する。セレク
タ１１０は入力信号８０１又は零を選択して係数発生回
路８２に供給する。セレクタ１１０，１１１は共に制御
回路１０１から各タップ係数に供給される制御信号１１
５によって、零を選択する。従って、セレクタ１１０が
零を選択したときには係数発生回路８２へ供給される信
号が、セレクタ１１１が零を選択したときには乗算器８
３における被乗数が零になり、係数更新量及び対応する
タップ回路出力は零となる。セレクタ１１０，１１１は
制御信号１１５が０のときに零を選択して出力する。次
に制御回路１０１について説明する。
図を示す。図８に示したタップ回路７０i との違いは、
入力信号８０１がセレクタ１１０を介して係数発生回路
８２に供給されている点及び係数発生回路８２で発生さ
れた係数がセレクタ１１１を介して乗算器８３に供給さ
れている点である。セレクタ１１１は係数発生回路８２
の出力又は零を選択して乗算器８３に供給する。セレク
タ１１０は入力信号８０１又は零を選択して係数発生回
路８２に供給する。セレクタ１１０，１１１は共に制御
回路１０１から各タップ係数に供給される制御信号１１
５によって、零を選択する。従って、セレクタ１１０が
零を選択したときには係数発生回路８２へ供給される信
号が、セレクタ１１１が零を選択したときには乗算器８
３における被乗数が零になり、係数更新量及び対応する
タップ回路出力は零となる。セレクタ１１０，１１１は
制御信号１１５が０のときに零を選択して出力する。次
に制御回路１０１について説明する。
【００１３】図１２は、制御回路１０１のブロック図で
ある。制御回路１０１には、アダプティブ・フィルタの
Ｎタップからタップ係数の値及びタップ番号が供給され
る。制御回路１０１は、対応するタップ番号が、制御回
路内に記憶されているタップ番号と一致するタップ係数
値について最小値を検出し、その最小値に対応したタッ
プ番号の代りに制御回路内に記憶されている待ち行列の
先頭の値を新たなタップ番号として置換することにより
新規なタップ番号の組を構成し、アダプティブ・フィル
タのＮタップに供給する。制御回路１０１への入力信号
１２５は各タップ回路１００1 ，１００2 ，………，１
００N から出て制御回路１０１に供給される信号、出力
信号１２６は制御回路１０１から各タップ回路１００
1 ，１００2 ，………，１００N に供給される制御信号
である。従って、図中では１本の線で表示されている
が、入力信号１２５及び出力信号１２６はＮ多重信号で
ある。入力信号１２５はまず絶対値回路１２１に供給さ
れて絶対値化され、最小値検出回路１２２に伝達され
る。最小値検出回路１２２はこれらの絶対値信号成分の
うち最小のものを検出し、対応するタップ番号を先入れ
先出し回路（ＦＩＦＯ）１２３と記憶装置１２４へ伝達
する。ＦＩＦＯ１２３は、最小値検出回路１２２から信
号が供給されたときに、その時点で記憶しているサンプ
ル値のうちで最も速く入力された１サンプルを記憶装置
１２４へ伝達する。記憶装置１２４にはフィルタリング
演算の対象となるＮタップの番号各々に対応して０又は
１が記憶されており、ＦＩＦＯ１２３から信号が伝達さ
れたときにそのタップ番号に対応した値を０から１に変
更する。一方、最小値検出回路１２２から記憶装置１２
４に供給されたタップ番号に対応した値は１から０に変
更される。従って、記憶装置１２４内の０と１の総数は
それぞれ一定で、１の総数Ｍが係数を割当てる実効タッ
プ数、０の数Ｎ−Ｍが係数を割当てないタップ数とな
る。以上の操作で得られた０及び１の並びから構成され
た信号は記憶装置１２４から出力信号１２６として出力
された後、各タップ回路１００1 ，１００2 ，………，
１００N に供給される。出力信号１２６のｉ番めの数値
（０又は１）は、タップ回路１００i の制御信号とな
る。タップ回路１００i は出力信号１２６のｉ番目の数
値を第１１図の制御信号１１５として、セレクタ１１
０，１１１を制御する。
ある。制御回路１０１には、アダプティブ・フィルタの
Ｎタップからタップ係数の値及びタップ番号が供給され
る。制御回路１０１は、対応するタップ番号が、制御回
路内に記憶されているタップ番号と一致するタップ係数
値について最小値を検出し、その最小値に対応したタッ
プ番号の代りに制御回路内に記憶されている待ち行列の
先頭の値を新たなタップ番号として置換することにより
新規なタップ番号の組を構成し、アダプティブ・フィル
タのＮタップに供給する。制御回路１０１への入力信号
１２５は各タップ回路１００1 ，１００2 ，………，１
００N から出て制御回路１０１に供給される信号、出力
信号１２６は制御回路１０１から各タップ回路１００
1 ，１００2 ，………，１００N に供給される制御信号
である。従って、図中では１本の線で表示されている
が、入力信号１２５及び出力信号１２６はＮ多重信号で
ある。入力信号１２５はまず絶対値回路１２１に供給さ
れて絶対値化され、最小値検出回路１２２に伝達され
る。最小値検出回路１２２はこれらの絶対値信号成分の
うち最小のものを検出し、対応するタップ番号を先入れ
先出し回路（ＦＩＦＯ）１２３と記憶装置１２４へ伝達
する。ＦＩＦＯ１２３は、最小値検出回路１２２から信
号が供給されたときに、その時点で記憶しているサンプ
ル値のうちで最も速く入力された１サンプルを記憶装置
１２４へ伝達する。記憶装置１２４にはフィルタリング
演算の対象となるＮタップの番号各々に対応して０又は
１が記憶されており、ＦＩＦＯ１２３から信号が伝達さ
れたときにそのタップ番号に対応した値を０から１に変
更する。一方、最小値検出回路１２２から記憶装置１２
４に供給されたタップ番号に対応した値は１から０に変
更される。従って、記憶装置１２４内の０と１の総数は
それぞれ一定で、１の総数Ｍが係数を割当てる実効タッ
プ数、０の数Ｎ−Ｍが係数を割当てないタップ数とな
る。以上の操作で得られた０及び１の並びから構成され
た信号は記憶装置１２４から出力信号１２６として出力
された後、各タップ回路１００1 ，１００2 ，………，
１００N に供給される。出力信号１２６のｉ番めの数値
（０又は１）は、タップ回路１００i の制御信号とな
る。タップ回路１００i は出力信号１２６のｉ番目の数
値を第１１図の制御信号１１５として、セレクタ１１
０，１１１を制御する。
【００１４】
【発明が解決しようとする課題】図１１を用いて説明し
たように、文献４に記載された方法では、制御信号１１
５として０が供給されたときにセレクタ１１１の出力と
して零が出力される。従って、係数発生回路８２は実質
的に使用されず、無駄になる。さらに、図１２の記憶装
置１２４の初期値として等間隔で有効タップ数に等しい
数の１を配置し、ＦＩＦＯ１２３すなわち待ち行列の初
期値として記憶装置１２４で０が割当てられたタップ番
号を小さい方から順に配置する。このような初期値を用
いた場合、平坦遅延が長いインパルス応答を近似する
と、波形応答部に対応するタップ番号がＦＩＦＯ１２３
の中で出力に近い位置に移動し、記憶装置１２４に供給
されてタップ割当てされるまで、長時間を要する。従っ
て、収束時間が長くなるという問題を有する。
たように、文献４に記載された方法では、制御信号１１
５として０が供給されたときにセレクタ１１１の出力と
して零が出力される。従って、係数発生回路８２は実質
的に使用されず、無駄になる。さらに、図１２の記憶装
置１２４の初期値として等間隔で有効タップ数に等しい
数の１を配置し、ＦＩＦＯ１２３すなわち待ち行列の初
期値として記憶装置１２４で０が割当てられたタップ番
号を小さい方から順に配置する。このような初期値を用
いた場合、平坦遅延が長いインパルス応答を近似する
と、波形応答部に対応するタップ番号がＦＩＦＯ１２３
の中で出力に近い位置に移動し、記憶装置１２４に供給
されてタップ割当てされるまで、長時間を要する。従っ
て、収束時間が長くなるという問題を有する。
【００１５】本発明の目的は、ハードウェア規模が小さ
く、収束時間の短いアダプティブ・フィルタを提供する
ことにある。
く、収束時間の短いアダプティブ・フィルタを提供する
ことにある。
【００１６】
【課題を解決するための手段】本発明は、１サンプル周
期ずつ遅延された複数の入力信号サンプルを、適応的に
変化する複数の被乗数と適応的に組合せて乗算を行な
い、該乗算に用いられない被乗数のアドレスを待ち行列
に格納し、前記乗算結果の総和をもって出力とするアダ
プティブ・フィルタで未知システムを近似する際に、前
記入力サンプルと前記被乗数との組合せを固定した状態
で前記被乗数の更新を行ない、前記複数の被乗数の絶対
値の最大値を監視し、ある特定の被乗数が予め定められ
た頻度で前記最大値として検知されたときには、前記被
乗数の更新を行ない、前記待ち行列内の先頭の値が前記
最大値の位置から予め定められた値の範囲内にない場合
には該先頭の値を前記待ち行列の最後尾に格納して新た
な待ち行列先頭の値に対して位置の評価を行ない、前記
予め定められた値の範囲内にある新たな待ち行列先頭の
値を得るまでこの操作を繰返し、該先頭の値であるアド
レスに対応する前記被乗数を乗算に用いるように設定
し、前記被乗数の絶対値の最小値を検出し、該最小値に
対応する被乗数のアドレスを前記待ち行列の最後尾に格
納して乗算対象から除き、該新規被乗数の設定と最小値
アドレスの待ち行列格納を予め定められた回数に達する
まで繰返し、また前記入力サンプル徒被乗数の組合せを
固定した状態で被乗数を予め定められた回数更新する間
にある特定の被乗数が予め定められた頻度で前記最大値
として検知されないときには、前記入力サンプルと前記
被乗数との組合せを変更し、さらに前記被乗数を予め定
められた回数更新する間にある特定の被乗数が予め定め
られた頻度で前記最大値として検知されるまで、前記入
力サンプルと前記被乗数との組合せの変更を行なうこと
を特徴とする。
期ずつ遅延された複数の入力信号サンプルを、適応的に
変化する複数の被乗数と適応的に組合せて乗算を行な
い、該乗算に用いられない被乗数のアドレスを待ち行列
に格納し、前記乗算結果の総和をもって出力とするアダ
プティブ・フィルタで未知システムを近似する際に、前
記入力サンプルと前記被乗数との組合せを固定した状態
で前記被乗数の更新を行ない、前記複数の被乗数の絶対
値の最大値を監視し、ある特定の被乗数が予め定められ
た頻度で前記最大値として検知されたときには、前記被
乗数の更新を行ない、前記待ち行列内の先頭の値が前記
最大値の位置から予め定められた値の範囲内にない場合
には該先頭の値を前記待ち行列の最後尾に格納して新た
な待ち行列先頭の値に対して位置の評価を行ない、前記
予め定められた値の範囲内にある新たな待ち行列先頭の
値を得るまでこの操作を繰返し、該先頭の値であるアド
レスに対応する前記被乗数を乗算に用いるように設定
し、前記被乗数の絶対値の最小値を検出し、該最小値に
対応する被乗数のアドレスを前記待ち行列の最後尾に格
納して乗算対象から除き、該新規被乗数の設定と最小値
アドレスの待ち行列格納を予め定められた回数に達する
まで繰返し、また前記入力サンプル徒被乗数の組合せを
固定した状態で被乗数を予め定められた回数更新する間
にある特定の被乗数が予め定められた頻度で前記最大値
として検知されないときには、前記入力サンプルと前記
被乗数との組合せを変更し、さらに前記被乗数を予め定
められた回数更新する間にある特定の被乗数が予め定め
られた頻度で前記最大値として検知されるまで、前記入
力サンプルと前記被乗数との組合せの変更を行なうこと
を特徴とする。
【００１７】また、本発明は、入力サンプルと被乗数と
の組合せを固定した状態で行なう被乗数の更新に対して
は予め定められた第１の定数を用い、組合が適応的に変
化する状態で行なう被乗数の更新には予め定められた第
２の定数を用いることを特徴とする。
の組合せを固定した状態で行なう被乗数の更新に対して
は予め定められた第１の定数を用い、組合が適応的に変
化する状態で行なう被乗数の更新には予め定められた第
２の定数を用いることを特徴とする。
【００１８】さらに、本発明は、ある特定の被乗数が予
め定められた頻度で前記最大値として検知された場合に
は、最大値が他の被乗数に対して十分大きいと検知され
たときは被乗数の更新及び被乗数と待ち行列内の値に対
応した被乗数の入替えを行ない、十分大きいと判断され
なかったときには、入力サンプルと被乗数との組合せの
変更を行なうことを特徴とする。
め定められた頻度で前記最大値として検知された場合に
は、最大値が他の被乗数に対して十分大きいと検知され
たときは被乗数の更新及び被乗数と待ち行列内の値に対
応した被乗数の入替えを行ない、十分大きいと判断され
なかったときには、入力サンプルと被乗数との組合せの
変更を行なうことを特徴とする。
【００１９】
【作用】本発明のアダプティブ・フィルタでは、限られ
た数のタップ係数を逐次切替えて異なるタップに割当て
ることにより、ハードウェア規模を削減することができ
る。また、本発明のアダプティブ・フィルタでは、限ら
れた数のタップをインパルス応答の実質的な波形応答部
に割当てる際に、まず大まかな波形応答部の位置を推定
し、推定された位置の近傍にタップを集中させた後、推
定された波形応答部近傍に限定したタップ位置入替えを
行なうことにより、収束時間を短縮することができる。
特に、予め定められた時間以内に波形応答部の位置を推
定出来なかったときは、タップ割当ての初期値を変更し
て再推定を行なう。波形応答部の位置を推定した場合で
も、推定位置が妥当であると判定されなかったときに
は、タップ割当ての初期値を更新して再推定を行なう。
さらに、本発明のアダプティブ・フィルタは、波形応答
部位置の推定では小さいステップ・サイズを用いて安定
な位置推定を行ない、推定された波形応答部近傍に限定
したタップ位置入替えでは大きいステップ・サイズを用
いて高速収束を行ない、収束時間を短縮することができ
る。
た数のタップ係数を逐次切替えて異なるタップに割当て
ることにより、ハードウェア規模を削減することができ
る。また、本発明のアダプティブ・フィルタでは、限ら
れた数のタップをインパルス応答の実質的な波形応答部
に割当てる際に、まず大まかな波形応答部の位置を推定
し、推定された位置の近傍にタップを集中させた後、推
定された波形応答部近傍に限定したタップ位置入替えを
行なうことにより、収束時間を短縮することができる。
特に、予め定められた時間以内に波形応答部の位置を推
定出来なかったときは、タップ割当ての初期値を変更し
て再推定を行なう。波形応答部の位置を推定した場合で
も、推定位置が妥当であると判定されなかったときに
は、タップ割当ての初期値を更新して再推定を行なう。
さらに、本発明のアダプティブ・フィルタは、波形応答
部位置の推定では小さいステップ・サイズを用いて安定
な位置推定を行ない、推定された波形応答部近傍に限定
したタップ位置入替えでは大きいステップ・サイズを用
いて高速収束を行ない、収束時間を短縮することができ
る。
【００２０】
【実施例】次に図面を参照して本発明について詳細に説
明する。図１は、本発明の一実施例を示すブロック図で
ある。同図において、図１０と同一の参照番号を付与さ
れた機能ブロックは図１０と同一の機能を有するものと
する。図１と図１０の相違点は、各タップ回路１００
1 ，１００2 ，………，１００N が遅延素子列１０1 ，
１０2 ，………，１０N 、マトリクススイッチ１４、及
び係数回路１１1 ，１１2 ，………，１１M で置き換え
られている点にある。これに伴って、制御回路１３は、
その出力でマトリクススイッチ１４を制御する。
明する。図１は、本発明の一実施例を示すブロック図で
ある。同図において、図１０と同一の参照番号を付与さ
れた機能ブロックは図１０と同一の機能を有するものと
する。図１と図１０の相違点は、各タップ回路１００
1 ，１００2 ，………，１００N が遅延素子列１０1 ，
１０2 ，………，１０N 、マトリクススイッチ１４、及
び係数回路１１1 ，１１2 ，………，１１M で置き換え
られている点にある。これに伴って、制御回路１３は、
その出力でマトリクススイッチ１４を制御する。
【００２１】図１において、遅延素子１０1 に供給され
た入力信号は、１クロック毎に遅延素子１０2 ，……
…，１０N へ逐次伝達される。遅延素子列１０1 ，１０
2 ，………，１０N はマトリクススイッチ１４を介して
Ｍ個の係数回路１１1，１１2 ，………，１１M と接続
されている。但し、Ｎ＞Ｍである。マトリクススイッチ
１４は、制御回路１３の出力により選択されたＭ個の遅
延素子列１０i とＭ個の係数回路１１i を逐次適応的に
接続する。
た入力信号は、１クロック毎に遅延素子１０2 ，……
…，１０N へ逐次伝達される。遅延素子列１０1 ，１０
2 ，………，１０N はマトリクススイッチ１４を介して
Ｍ個の係数回路１１1，１１2 ，………，１１M と接続
されている。但し、Ｎ＞Ｍである。マトリクススイッチ
１４は、制御回路１３の出力により選択されたＭ個の遅
延素子列１０i とＭ個の係数回路１１i を逐次適応的に
接続する。
【００２２】第ｉ番めの係数回路１１i の構成を図２に
示す。図２は基本的に図８のタップ回路に等しく、唯一
の違いは遅延素子８１を有しないことである。図２の入
力信号２０は図１の遅延素子１０i の出力信号に対応す
る。その他の信号２１，２５，２３は図８の８０１，８
０３，８０２に対応し、それぞれ減算器３の出力である
差信号、加算器１２へ供給される信号、ステップ・サイ
ズである。係数発生回路２２，乗算器２４は図８の係数
発生回路８２、乗算器８３と全く同じ動作をする。
示す。図２は基本的に図８のタップ回路に等しく、唯一
の違いは遅延素子８１を有しないことである。図２の入
力信号２０は図１の遅延素子１０i の出力信号に対応す
る。その他の信号２１，２５，２３は図８の８０１，８
０３，８０２に対応し、それぞれ減算器３の出力である
差信号、加算器１２へ供給される信号、ステップ・サイ
ズである。係数発生回路２２，乗算器２４は図８の係数
発生回路８２、乗算器８３と全く同じ動作をする。
【００２３】図３に制御回路１３の一具体例を示す。図
３の入力信号３００はＭ個の係数回路１１1 ，１１2 ，
………，１１Mから供給される係数値、出力信号３０１
はマトリクススイッチ１４の制御信号である。入力信号
３００として供給された係数値は絶対値回路３１で絶対
値化されて、最大値検出回路３２及び最小値検出回路３
３へ伝達される。最大値検出回路３２では入力信号のう
ち最大のものを検出し、対応するタップ番号を遅延素子
３４と一致検出回路３６、判定回路３７及び記憶装置３
９へ供給する。遅延素子３４は入力信号を１サンプル周
期遅延させた後に一致検出回路３６へ伝達する。一致検
出回路３６は、最大値検出回路３２から直接供給された
信号及び遅延素子３４を介して供給された信号の一致を
調べる。これは、現在の最大係数に対応したタップ番号
と１サンプル周期前の最大係数に対応したタップ番号の
一致を調べることに等しい。一致検出回路３６は、前記
２入力が一致したときは１を、不一致のときは０を出力
する。カウンタ３８はこの１または０を一致検出回路３
６から受けて、１をカウントする。１が連続するときは
カウンタ３８はカウントアップを続けて、１の連続が予
め定められた値に達したときに、その出力を０から１に
変更する。また、０が検出されたときは、カウンタをリ
セットする。
３の入力信号３００はＭ個の係数回路１１1 ，１１2 ，
………，１１Mから供給される係数値、出力信号３０１
はマトリクススイッチ１４の制御信号である。入力信号
３００として供給された係数値は絶対値回路３１で絶対
値化されて、最大値検出回路３２及び最小値検出回路３
３へ伝達される。最大値検出回路３２では入力信号のう
ち最大のものを検出し、対応するタップ番号を遅延素子
３４と一致検出回路３６、判定回路３７及び記憶装置３
９へ供給する。遅延素子３４は入力信号を１サンプル周
期遅延させた後に一致検出回路３６へ伝達する。一致検
出回路３６は、最大値検出回路３２から直接供給された
信号及び遅延素子３４を介して供給された信号の一致を
調べる。これは、現在の最大係数に対応したタップ番号
と１サンプル周期前の最大係数に対応したタップ番号の
一致を調べることに等しい。一致検出回路３６は、前記
２入力が一致したときは１を、不一致のときは０を出力
する。カウンタ３８はこの１または０を一致検出回路３
６から受けて、１をカウントする。１が連続するときは
カウンタ３８はカウントアップを続けて、１の連続が予
め定められた値に達したときに、その出力を０から１に
変更する。また、０が検出されたときは、カウンタをリ
セットする。
【００２４】カウンタ３８の出力信号は遅延素子５１、
一致検出回路５２及びセレクタ５３へ供給されており、
セレクタ５３はこの出力信号が０のときに遅延素子５４
の出力を、１のとき記憶装置３９の出力を選択して出力
信号３０１として出力する。出力信号３０１は遅延素子
５４を介して１サンプル周期遅延された後、セレクタ５
３に帰還される。従って、どのタップに係数を割当てる
かを表す制御信号３０１は、カウンタ３８の出力が０の
ときは１サンプル周期前の値で係数割当てタップは変化
せず、１のときは記憶装置３９から新たに供給される値
で係数割当てタップが変化することになる。一致検出回
路５２は、カウンタ３８の出力を遅延素子５１で１サン
プル周期遅延させた信号とカウンタ３８の出力の一致を
調べ、一致するときには１を，そうでないときには０を
記憶装置３９に伝達する。
一致検出回路５２及びセレクタ５３へ供給されており、
セレクタ５３はこの出力信号が０のときに遅延素子５４
の出力を、１のとき記憶装置３９の出力を選択して出力
信号３０１として出力する。出力信号３０１は遅延素子
５４を介して１サンプル周期遅延された後、セレクタ５
３に帰還される。従って、どのタップに係数を割当てる
かを表す制御信号３０１は、カウンタ３８の出力が０の
ときは１サンプル周期前の値で係数割当てタップは変化
せず、１のときは記憶装置３９から新たに供給される値
で係数割当てタップが変化することになる。一致検出回
路５２は、カウンタ３８の出力を遅延素子５１で１サン
プル周期遅延させた信号とカウンタ３８の出力の一致を
調べ、一致するときには１を，そうでないときには０を
記憶装置３９に伝達する。
【００２５】最小値検出回路３３では入力信号のうち最
小のものを検出し、対応するタップ番号をＦＩＦＯ３５
と記憶装置３９へ供給する。ＦＩＦＯ３５は、最小値検
出回路３３から信号が供給されたときに、その時点で記
憶しているサンプル値のうちで最も早く入力された１サ
ンプルを判定回路３７へ伝達する。判定回路３７ではＦ
ＩＦＯ３５から供給された信号と最大値検出回路３２か
ら供給された信号との差を求め、その絶対値を予め定め
られたしきい値と比較する。絶対値が該しきい値より大
きいときには、ＦＩＦＯ３５から供給された信号をその
ままＦＩＦＯ３５へ帰還する。該しきい値より小さいと
きには、記憶装置３９に伝達する。記憶装置３９にはフ
ィルタリング演算の対象となるＮタップの番号各々に対
応して０又は１が記憶されており、判定回路３７から信
号が伝達されたときにそのタップ番号に対応した値を０
から１に変更する。一方、最小値検出回路３３から記憶
装置３９に供給されたタップ番号に対応した値は１から
０に変更される。従って、記憶装置３９内の０と１の総
数はそれぞれ一定である。さらに、一致検出回路５２か
ら記憶装置３９へ供給される信号が１のときには、記憶
装置３９は最大値検出回路３２から供給されるタップ番
号の前後にＭ個の１を配置する。１の配置方法の一例と
しては、前記タップ番号を中心として前後に等配分し、
かつ１が連続するように配置することができる。この操
作により、有効タップを推定された波形応答部の近傍へ
集中して配置する。以上の操作で得られた０及び１の並
びから構成された信号は記憶装置３９からセレクタ５３
に伝達される。セレクタ５３は既に説明したように、記
憶装置３９から供給された信号と遅延素子５４から供給
された信号のいずれかをカウンタ３８の出力で制御して
切替える。
小のものを検出し、対応するタップ番号をＦＩＦＯ３５
と記憶装置３９へ供給する。ＦＩＦＯ３５は、最小値検
出回路３３から信号が供給されたときに、その時点で記
憶しているサンプル値のうちで最も早く入力された１サ
ンプルを判定回路３７へ伝達する。判定回路３７ではＦ
ＩＦＯ３５から供給された信号と最大値検出回路３２か
ら供給された信号との差を求め、その絶対値を予め定め
られたしきい値と比較する。絶対値が該しきい値より大
きいときには、ＦＩＦＯ３５から供給された信号をその
ままＦＩＦＯ３５へ帰還する。該しきい値より小さいと
きには、記憶装置３９に伝達する。記憶装置３９にはフ
ィルタリング演算の対象となるＮタップの番号各々に対
応して０又は１が記憶されており、判定回路３７から信
号が伝達されたときにそのタップ番号に対応した値を０
から１に変更する。一方、最小値検出回路３３から記憶
装置３９に供給されたタップ番号に対応した値は１から
０に変更される。従って、記憶装置３９内の０と１の総
数はそれぞれ一定である。さらに、一致検出回路５２か
ら記憶装置３９へ供給される信号が１のときには、記憶
装置３９は最大値検出回路３２から供給されるタップ番
号の前後にＭ個の１を配置する。１の配置方法の一例と
しては、前記タップ番号を中心として前後に等配分し、
かつ１が連続するように配置することができる。この操
作により、有効タップを推定された波形応答部の近傍へ
集中して配置する。以上の操作で得られた０及び１の並
びから構成された信号は記憶装置３９からセレクタ５３
に伝達される。セレクタ５３は既に説明したように、記
憶装置３９から供給された信号と遅延素子５４から供給
された信号のいずれかをカウンタ３８の出力で制御して
切替える。
【００２６】カウンタ３８はまた１の連続回数そのもの
を比較回路５５へ供給する。比較回路５５は通常０を出
力しているが、カウンタ３８から供給された１の連続回
数と予め定められたしきい値Ｎthとを比較して、連続回
数がＮthに等しくなったときには１を出力する。比較回
路５５の出力は、ＦＩＦＯ３５と記憶装置３９に供給さ
れると同時にカウンタ３８に帰還されており、カウンタ
３８は比較回路５５から供給される信号が１の時にリセ
ットされる。また、比較回路５５の出力が１のときに、
ＦＩＦＯ３５と記憶装置３９はそれぞれデータ変換回路
６０とシフト回路５９の出力を用いて、保持する内容の
一括書換えを行う。
を比較回路５５へ供給する。比較回路５５は通常０を出
力しているが、カウンタ３８から供給された１の連続回
数と予め定められたしきい値Ｎthとを比較して、連続回
数がＮthに等しくなったときには１を出力する。比較回
路５５の出力は、ＦＩＦＯ３５と記憶装置３９に供給さ
れると同時にカウンタ３８に帰還されており、カウンタ
３８は比較回路５５から供給される信号が１の時にリセ
ットされる。また、比較回路５５の出力が１のときに、
ＦＩＦＯ３５と記憶装置３９はそれぞれデータ変換回路
６０とシフト回路５９の出力を用いて、保持する内容の
一括書換えを行う。
【００２７】記憶装置５８には記憶装置の初期値として
タップ数Ｎに等しい１と０の並びが格納されている。こ
のとき、Ｍ個の１は、１と０の総数Ｎに対して等間隔に
配置されている。シフト回路５９は、記憶装置５８から
供給されたデータに対してシフトを施した後、記憶装置
３９とデータ変換回路６０へ供給し、さらに記憶装置５
８へもシフトされたデータを帰還する。シフト量は任意
に設定できるが、１例として初期値として等間隔配置さ
れた１の間隔の１／２を初期値として設定することが出
来る。シフト量は、１回シフトを行なう毎に１／２さ
れ、シフト量の変更はシフト量が１（１サンプル）に等
しくなるまで反復される。シフト回路５９におけるシフ
ト量は記憶装置５８から供給される。
タップ数Ｎに等しい１と０の並びが格納されている。こ
のとき、Ｍ個の１は、１と０の総数Ｎに対して等間隔に
配置されている。シフト回路５９は、記憶装置５８から
供給されたデータに対してシフトを施した後、記憶装置
３９とデータ変換回路６０へ供給し、さらに記憶装置５
８へもシフトされたデータを帰還する。シフト量は任意
に設定できるが、１例として初期値として等間隔配置さ
れた１の間隔の１／２を初期値として設定することが出
来る。シフト量は、１回シフトを行なう毎に１／２さ
れ、シフト量の変更はシフト量が１（１サンプル）に等
しくなるまで反復される。シフト回路５９におけるシフ
ト量は記憶装置５８から供給される。
【００２８】以上の説明から明らかなように、図３のカ
ウンタ３８の出力が０のときにはＭ個の係数回路１１
1 ，１１2 ，………，１１M の割当てられるタップ番号
は不変で、初期割当ての状態を維持する。タップ係数値
の振幅の成長具合を監視することにより、実質的な波形
応答部を推定することが出来る。カウンタ３８の出力が
１になると実質的な波形応答部が推定できたことを意味
するので、Ｍ個の係数回路１１1 ，１１2 ，………，１
１M の割当てられるタップ番号を推定された波形応答部
の近傍に集中させ、より細かく係数の割当てを行なう。
ウンタ３８の出力が０のときにはＭ個の係数回路１１
1 ，１１2 ，………，１１M の割当てられるタップ番号
は不変で、初期割当ての状態を維持する。タップ係数値
の振幅の成長具合を監視することにより、実質的な波形
応答部を推定することが出来る。カウンタ３８の出力が
１になると実質的な波形応答部が推定できたことを意味
するので、Ｍ個の係数回路１１1 ，１１2 ，………，１
１M の割当てられるタップ番号を推定された波形応答部
の近傍に集中させ、より細かく係数の割当てを行なう。
【００２９】図４は本発明の他の実施例を示すブロック
図である。図４は係数回路１１1 ，１１2 ，………，１
１M に供給されるステップ・サイズμ1 がステップ・サ
イズμ1 とμ2 及びセレクタ４２で置き換えられている
点で図１と異なる。これに伴って制御回路１３は制御回
路４１で置き換えられている。図４に示した実施例にお
いては、セレクタ４２が制御回路４１からの制御信号に
従ってステップ・サイズμ1 とμ2 を選択して、係数回
路１１1 ，１１2 ，………，１１M に供給する。図５は
図４に示した制御回路４１のブロック図である。図５と
図３は、カウンタ３８の出力を制御信号３０２として出
力する点で異なる。セレクタ４２は、制御回路４１から
供給される制御信号３０２が０のときはμ1 を、１のと
きはμ2 を選択する。制御信号３０２が０のうちは係数
を安定して成長させて正しい波形応答部を推定し、制御
信号３０２が１になった後は係数を高速で最適値に収束
させるために、通常μ1 ≦μ2 に設定する。
図である。図４は係数回路１１1 ，１１2 ，………，１
１M に供給されるステップ・サイズμ1 がステップ・サ
イズμ1 とμ2 及びセレクタ４２で置き換えられている
点で図１と異なる。これに伴って制御回路１３は制御回
路４１で置き換えられている。図４に示した実施例にお
いては、セレクタ４２が制御回路４１からの制御信号に
従ってステップ・サイズμ1 とμ2 を選択して、係数回
路１１1 ，１１2 ，………，１１M に供給する。図５は
図４に示した制御回路４１のブロック図である。図５と
図３は、カウンタ３８の出力を制御信号３０２として出
力する点で異なる。セレクタ４２は、制御回路４１から
供給される制御信号３０２が０のときはμ1 を、１のと
きはμ2 を選択する。制御信号３０２が０のうちは係数
を安定して成長させて正しい波形応答部を推定し、制御
信号３０２が１になった後は係数を高速で最適値に収束
させるために、通常μ1 ≦μ2 に設定する。
【００３０】図６に制御回路１３の他の具体例を示す。
図６と図５の制御回路の違いは、カウンタ３８によって
最大係数が検出されても、その最大値が他の係数の絶対
値よりも十分大きくない限り、タップ配置を集中させ
ず、引続いて波形応答部の推定を続ける点である。この
ために、比較回路５６、ＡＮＤ回路６１、ＯＲ回路５７
を有する。
図６と図５の制御回路の違いは、カウンタ３８によって
最大係数が検出されても、その最大値が他の係数の絶対
値よりも十分大きくない限り、タップ配置を集中させ
ず、引続いて波形応答部の推定を続ける点である。この
ために、比較回路５６、ＡＮＤ回路６１、ＯＲ回路５７
を有する。
【００３１】比較回路５６は絶対値回路３１と最大値検
出回路３２から出力を受け、最大値と他係数との値を比
較する。比較は様々な基準で行なうことができるが、例
えば最大係数値ｃmax と２番目に大きい係数ｃjとの比
が予め定められたしきい値より大きい場合は、ｃmax が
十分大きいとすることができる。比較回路５６は、ｃ
max が十分大きいときに０を、十分大きくないときに１
を出力して、ＡＮＤ回路６１に伝達する。一方、ＡＮＤ
回路６１にはカウンタ３８の出力も供給されており、両
者の出力が１のとき、すなわち最大係数を与えるタップ
番号が予め定められた回数連続したが、その最大値が十
分大きくないときに１を、それ以外の場合は０を出力す
る。ＡＮＤ回路６１の出力は比較回路５５の出力と共に
ＯＲ回路５７に供給されており、どちらかの入力が１の
時は１を出力する。従って、ＯＲ回路５７の出力が１と
なるのは、予め定められた回数の係数更新で波形応答部
が推定できなかったとき、または推定されても係数最大
値が他の係数に比べて十分大きくない場合である。この
ときＯＲ回路５７の出力によってＦＩＦＯ３５と記憶装
置３９は保持する内容の一括書換えを行ない、新たな初
期値から波形応答部の推定を開始する。
出回路３２から出力を受け、最大値と他係数との値を比
較する。比較は様々な基準で行なうことができるが、例
えば最大係数値ｃmax と２番目に大きい係数ｃjとの比
が予め定められたしきい値より大きい場合は、ｃmax が
十分大きいとすることができる。比較回路５６は、ｃ
max が十分大きいときに０を、十分大きくないときに１
を出力して、ＡＮＤ回路６１に伝達する。一方、ＡＮＤ
回路６１にはカウンタ３８の出力も供給されており、両
者の出力が１のとき、すなわち最大係数を与えるタップ
番号が予め定められた回数連続したが、その最大値が十
分大きくないときに１を、それ以外の場合は０を出力す
る。ＡＮＤ回路６１の出力は比較回路５５の出力と共に
ＯＲ回路５７に供給されており、どちらかの入力が１の
時は１を出力する。従って、ＯＲ回路５７の出力が１と
なるのは、予め定められた回数の係数更新で波形応答部
が推定できなかったとき、または推定されても係数最大
値が他の係数に比べて十分大きくない場合である。この
ときＯＲ回路５７の出力によってＦＩＦＯ３５と記憶装
置３９は保持する内容の一括書換えを行ない、新たな初
期値から波形応答部の推定を開始する。
【００３２】図３，５，６におけるカウンタ３８の動作
として一致検出回路３６からの信号が予め定められた回
数だけ連続するかを判定する場合を例にとって説明して
きたが、連続の代りに予め定められた確率に達するかを
判定する場合についても全く同様に説明できる。また、
これまでＬＭＳアルゴリズムを仮定してきたが、ＬＭＳ
特有の構成は図９に示した係数発生回路だけである。従
って、ＬＩＭを初めとする他のアルゴリズムにも本発明
を適用することができる。本発明の応用に関しても、エ
コー・キャンセラを例にとって説明してきたが、平坦遅
延と波形応答の組合せで表すことのできるインパルス応
答を有するシステムには、全て適用することができる。
として一致検出回路３６からの信号が予め定められた回
数だけ連続するかを判定する場合を例にとって説明して
きたが、連続の代りに予め定められた確率に達するかを
判定する場合についても全く同様に説明できる。また、
これまでＬＭＳアルゴリズムを仮定してきたが、ＬＭＳ
特有の構成は図９に示した係数発生回路だけである。従
って、ＬＩＭを初めとする他のアルゴリズムにも本発明
を適用することができる。本発明の応用に関しても、エ
コー・キャンセラを例にとって説明してきたが、平坦遅
延と波形応答の組合せで表すことのできるインパルス応
答を有するシステムには、全て適用することができる。
【００３３】
【発明の効果】以上詳細に述べたように、本発明によれ
ば、限られた数のタップ係数を逐次切替えて異なるタッ
プに割当てることにより、ハードウェア規模を削減する
ことができる。また、本発明のアダプティブ・フィルタ
は、限られた数のタップをインパルス応答の実質的な波
形応答部に割当てる際に、まず大まかな波形応答部の位
置を推定し、推定された位置の近傍にタップを集中させ
た後、推定された波形応答部近傍に限定したタップ位置
入替えを行なうことにより、収束時間を短縮することが
できる。
ば、限られた数のタップ係数を逐次切替えて異なるタッ
プに割当てることにより、ハードウェア規模を削減する
ことができる。また、本発明のアダプティブ・フィルタ
は、限られた数のタップをインパルス応答の実質的な波
形応答部に割当てる際に、まず大まかな波形応答部の位
置を推定し、推定された位置の近傍にタップを集中させ
た後、推定された波形応答部近傍に限定したタップ位置
入替えを行なうことにより、収束時間を短縮することが
できる。
【００３４】さらに、本発明のアダプティブ・フィルタ
は、波形応答部位置の推定では小さいステップ・サイズ
を用いて安定な位置推定を行ない、推定された波形応答
部近傍に限定したタップ位置入替えでは大きいステップ
・サイズを用いて高速収束を行ない、収束時間を短縮す
ることができる。タップ初期配置がインパルス応答の振
幅の小さいタップであっても、予め定められた時間の後
には初期値を変更して波形応答部の探索を開始するの
で、波形応答部の位置推定を速く確実に行なうことがで
きる。
は、波形応答部位置の推定では小さいステップ・サイズ
を用いて安定な位置推定を行ない、推定された波形応答
部近傍に限定したタップ位置入替えでは大きいステップ
・サイズを用いて高速収束を行ない、収束時間を短縮す
ることができる。タップ初期配置がインパルス応答の振
幅の小さいタップであっても、予め定められた時間の後
には初期値を変更して波形応答部の探索を開始するの
で、波形応答部の位置推定を速く確実に行なうことがで
きる。
【図１】本発明の一実施例を示すブロック図。
【図２】図１のタップ回路の詳細を示す図。
【図３】図１の制御回路の一具体例を示すブロック図。
【図４】本発明の他の実施例を示すブロック図。
【図５】図４の制御回路の一具体例を示すブロック図。
【図６】図４の制御回路の他の具体例を示すブロック
図。
図。
【図７】従来のアダプティブ・フィルタをエコー・キャ
ンセラに適用した例を示すブロック図。
ンセラに適用した例を示すブロック図。
【図８】図７におけるタップ回路の詳細を示すブロック
図。
図。
【図９】図８における係数発生回路の詳細を示すブロッ
ク図。
ク図。
【図１０】従来のアダプティブ・フィルタをエコー・キ
ャンセラに適用した別の例を示すブロック図。
ャンセラに適用した別の例を示すブロック図。
【図１１】図１０におけるタップ回路の詳細を示すブロ
ック図。
ック図。
【図１２】図１０の制御回路の詳細を示すブロック図。
【符号の説明】 １ 入力端子 ２ ２線−４線変換回路 ３ 減算器 ４ 出力端子 １０i （１≦ｉ≦Ｎ） 遅延素子 １１i （１≦ｉ≦Ｍ） タップ回路 １３ 制御回路 １４ マトリクススイッチ ４１ 制御回路 ４２ セレクタ
フロントページの続き (56)参考文献 特開 平１−258511（ＪＰ，Ａ) 特開 平３−266516（ＪＰ，Ａ) 特開 平４−234212（ＪＰ，Ａ) 特開 平４−245810（ＪＰ，Ａ) 米国特許5245561（ＵＳ，Ａ) 米国特許4727424（ＵＳ，Ａ) 欧州特許出願公開492647（ＥＰ，Ａ) 1990年電子情報通信学会春季全国大会 講演論文集Ａ−177 Ｐ．１−177「適応 ＦＩＲフィルタのタップ位置制御アルゴ リズムとエコーキャンセラーへの応用」 電子通信学会技術研究報告ＣＳ84− 103 Ｐ．25−30「（1984／11／29) 「タップ選択形エコーキャンセラにおけ るタップ位置制御法に関する検討」 東京大学工学部総合試験所年報第44巻 （1985）Ｐ．155−160「タップの位置を 適応制御するエコーキャンセラ」 1991年電子情報通信学会春季全国大会 講演論文集Ａ−206 Ｐ．１−206「Ａ ＦＡＳＴ ＣＯＮＶＥＲＧＥＮＣＥ Ａ ＬＧＯＲＩＴＨＭ ＦＯＲ ＣＯＡＲＳ ＥＬＹ−ＬＯＣＡＴＥＤ−ＴＡＰ ＡＤ ＡＰＴＩＶＥ ＦＩＲ ＦＩＬＴＥＲＳ ＢＡＳＥＤ ＯＮ ＣＹＣＬＩＣ Ｒ ＥＦＲＥＳＨＭＥＮＴ ＯＦ ＴＨＥ ＩＮＩＴＩＡＬ ＣＯＮＤＩＴＩＯＮ, 分散タップ配置適応ＦＩＲフィルタにお ける周期的初期値変更を用いた高速アル ゴリズム」
Claims (15)
- 【請求項１】 １サンプル周期ずつ遅延された複数の入
力信号サンプルを、適応的に変化する複数の被乗数と適
応的に組合せて乗算を行ない該乗算に用いられない被乗
数のアドレスを待ち行列に格納し、前記乗算結果の総和
をもって出力とするアダプティブ・フィルタで未知シス
テムを近似する際に、ある初期条件のもとで未知システ
ムの平坦遅延を推定し、該推定された平坦遅延にほぼ相
当する遅延を受けた複数の前記入力信号サンプルと前記
被乗数を前記乗算のために組合せ、該組合せを一定の制
限のもとで変化させながら被乗数値を更新し、前記平坦
遅延の推定にあたっては、予め定められた繰返し回数内
に推定が完了しないか又は推定が完了しても推定値の信
頼度が予め定められた値に達しない場合には、新たな前
記組合せの初期値をもって遅延推定を行ない、それ以外
の場合には被乗数の更新及び被乗数と待ち行列内の値に
対応した被乗数の入替えを行なうことを特徴とするアダ
プティブ・フィルタによる未知システム近似の方法。 - 【請求項２】 平坦遅延の推定は、入力信号サンプルと
被乗数との組合せをある初期値に固定した状態で前記被
乗数の更新を行ない、前記複数の被乗数の絶対値の最大
値を監視し、ある特定の被乗数が予め定められた頻度で
前記最大値として検知されたことをもって行なうことを
特徴とする請求項１に記載のアダプティブ・フィルタに
よる未知システム近似の方法。 - 【請求項３】 平坦遅延推定後の被乗数更新は、待ち行
列内の先頭の値が被乗数最大値の位置から予め定められ
た範囲内にない場合には該先頭の値を前記待ち行列の最
後尾に格納して新たな待ち行列先頭の値に対して位置の
評価を行ない、前記予め定められた範囲内にある新たな
待ち行列先頭の値を得るまでこの操作を繰返し、該先頭
の値であるアドレスに対応する前記被乗数を乗算に用い
るように設定し、前記被乗数の絶対値の最小値を検出
し、該最小値に対応する被乗数のアドレスを前記待ち行
列の最後尾に格納して乗算対象から除き、該新規被乗数
の設定と最小値アドレスの待ち行列格納を予め定められ
た回数に達するまで繰返して行なうことを特徴とする請
求項１又は２に記載のアダプティブ・フィルタによる未
知システム近似の方法。 - 【請求項４】 平坦遅延の推定における推定完了の判定
は、被乗数を入力サンプルと被乗数の組合せを固定した
状態で予め定められた回数更新する間にある特定の被乗
数が予め定められた頻度で最大値として検知されること
によって行なうことを特徴とする請求項１，２又は３に
記載のアダプティブ・フィルタによる未知システム近似
の方法。 - 【請求項５】 推定値の信頼度は被乗数最大値の他に被
乗数に対する大きさをもって決定することを特徴とする
請求項１，２，３又は４に記載のアダプティブ・フィル
タによる未知システム近似の方法。 - 【請求項６】 被乗数の更新は、遅延された複数の入力
信号サンプルとアダプティブ・フィルタ出力を用いて外
部で計算される誤差信号を乗算して第１の乗算結果を
得、該第１の乗算結果と予め定められた第１の定数を乗
算して第２の乗算結果を得、該第２の乗算結果と遅延さ
れた第２の乗算結果を加算して加算結果を得、該加算結
果を１サンプル周期遅延させた後前記加算に使用し、前
記加算結果を更新された前記被乗数として用いることを
特徴とする請求項１，２，３，４又は５に記載のアダプ
ティブ・フィルタによる未知システム近似の方法。 - 【請求項７】 平坦遅延の推定に対しては第１の定数を
用い、平坦遅延推定後の被乗数更新には予め定められた
第２の定数を用いることを特徴とする請求項６に記載の
アダプティブ・フィルタによる未知システム近似の方
法。 - 【請求項８】 特定の被乗数が予め定められた回数連続
して最大値として検出されることをもって定められた頻
度とすることを特徴とする請求項４，５，６又は７に記
載のアダプティブ・フィルタによる未知システム近似の
方法。 - 【請求項９】 特定の被乗数が予め定められた確率を超
えて最大値として検出されることをもって定められた頻
度とすることを特徴とする請求項４，５，６又は７に記
載のアダプティブ・フィルタによる未知システム近似の
方法。 - 【請求項１０】 入力信号を１サンプル周期遅延させる
複数の遅延素子の縦続接続からなる遅延素子列と、該遅
延素子列を構成する各遅延素子出力の一部と該一部の遅
延素子出力に対応した係数との乗算を行う複数の係数回
路と、前記一部の遅延素子出力と複数の係数回路との接
続関係を決定するマトリクス・スイッチと、前記複数の
係数回路の出力の総和をとる加算器と、前記複数の係数
回路の出力を受け、前記マトリクス・スイッチに対する
制御信号を発生する制御回路とを少なくとも具備し、前
記係数回路は、係数発生回路と、該係数発生回路の出力
又は零のうちいずれかを選択する第１のセレクタと、該
第１のセレクタの出力と前記各遅延素子の出力とを乗算
して出力とする乗算器と、外部より供給される誤差信号
又は零のうちいずれかを選択して前記係数発生回路に伝
達する第２のセレクタとから構成され、制御回路は、前
記係数発生回路出力を受けてそれらの絶対値のうち最大
値及び最小値を検出する最大・最小値検出回路と、該最
大値が予め定められた回数だけ連続して同じ値となるこ
とを検出する最大値連続検出回路と、前記最大・最小値
検出回路から得られる最小値を受けてスタックの最深部
に格納すると同時に最浅部の値を出力し、さらに前記最
大値連続検出回路の出力に応じてスタックの内容を全て
書き換える先入れ先出し回路と、該先入れ先出し回路の
出力と前記最大値を受け、前記先入れ先出し回路の出力
と前記最大値との差が予め定められたしきい値以上であ
る場合には前記先入れ先出し回路の出力を前記先入れ先
出し回路へ帰還し、それ以外の場合はそのまま出力する
判定回路と、該判定回路の出力と前記最小値を受けて記
憶内容を逐次書き換え、前記最大値が予め定められた回
数だけ連続して同じ値となるか又は予め定められた時間
が経過するかのうち早い方の時刻に記憶内容を全て書き
換える第１の記憶装置と、前記第１の記憶装置をリセッ
トするためのデータを記憶する第２の記憶装置と、該第
２の記憶装置出力を受けて全ての１であるビットを同量
シフトした後前記第１の記憶装置に記憶内容全書き換え
のために供給すると同時にシフト量を変更するシフト回
路と、該シフト回路の出力を受けて全ビットを反転し、
１であるビット番号を前記先入れ先出し回路に供給する
データ変換回路とから構成され、前記第１の記憶装置か
ら読み出されたデータによって前記第１及び第２のセレ
クタが制御されることを特徴とするアダプティブ・フィ
ルタによる未知システム近似装置。 - 【請求項１１】 係数発生回路は、各遅延素子の出力と
外部より供給される誤差信号を乗算する第１の乗算器
と、該第１の乗算器の出力と予め定められた第２の定数
を乗算する第２の乗算器と、該第２の乗算器の出力と後
述の第４の遅延素子出力を加算する加算器と、該加算器
出力を１サンプル周期遅延させた後、前記加算器に帰還
する第４の遅延素子とから構成され、該遅延素子出力を
係数値として出力することを特徴とする請求項１０に記
載のアダプティブ・フィルタによる未知システム近似装
置。 - 【請求項１２】 予め定められた第２の定数と予め定め
られた第３の定数を切り換える第４のセレクタを有し、
該第４のセレクタ出力を前記第１の乗算器出力と乗算
し、前記最大値が予め定められた回数だけ連続して同じ
値となったことを検出して前記第４のセレクタ出力を前
記第２の定数から前記第３の定数に切り換えることを特
徴とする請求項１１記載のアダプティブ・フィルタによ
る未知システム近似装置。 - 【請求項１３】 前記最大値が予め定められた回数だけ
連続して同じ値となり、かつ前記最大値と前記係数の比
の値が予め定められた第４の定数よりも小さいこと、及
びこの装置が動作を開始してから予め定められた時間が
経過したことを検出する検知回路を有し、該検知回路で
前記最大値と前記係数の比の値が予め定めれられた第４
の定数よりも小さいこと又はこの装置が動作を開始して
から予め定められた時間が経過したことのいずれかを検
出したときに、前記先入れ先出し回路と前記第１の記憶
装置を制御して前記データ変換回路と前記シフト回路か
らそれぞれ供給されるデータによって記憶内容を書き換
えることを特徴とする請求項１０、１１又は１２に記載
のアダプティブ・フィルタによる未知システム近似装
置。 - 【請求項１４】 第１の記憶装置は、前記最大値が予
め定められた確率で同じ値となるか又は予め定められた
時間が経過するかのうち早い方の時刻に記憶内容を全て
書き換えることを特徴とする請求項１０、１１、１２又
は１３記載のアダプティブ・フィルタによる未知システ
ム近似装置。 - 【請求項１５】 カウンタは一致回路出力が一致と判定
する確率を観測し、該確率が予め定められた値を超えな
いときにはリセットする事を特徴とする請求項１０，１
１，１２又は１３に記載のアダプティブ・フィルタによ
る未知システム近似装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2416129A JP2541378B2 (ja) | 1990-12-27 | 1990-12-27 | アダプティブ・フィルタによる未知システム近似の方法及び装置 |
| DE69125806T DE69125806T2 (de) | 1990-12-27 | 1991-12-27 | Adaptiver Filter geeignet zur schnellen Identifikation eines unbekannten Systems |
| US07/813,662 US5245561A (en) | 1990-12-27 | 1991-12-27 | Adaptive filter capable of quickly identifying an unknown system |
| CA002058495A CA2058495C (en) | 1990-12-27 | 1991-12-27 | Adaptive filter capable of quickly identifying an unknown system |
| EP91122289A EP0492647B1 (en) | 1990-12-27 | 1991-12-27 | Adaptive filter capable of quickly identifying an unknown system |
| AU90097/91A AU648621B2 (en) | 1990-12-27 | 1991-12-30 | Adaptive filter capable of quickly identifying an unknown system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2416129A JP2541378B2 (ja) | 1990-12-27 | 1990-12-27 | アダプティブ・フィルタによる未知システム近似の方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04230112A JPH04230112A (ja) | 1992-08-19 |
| JP2541378B2 true JP2541378B2 (ja) | 1996-10-09 |
Family
ID=18524370
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (1)
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|---|---|
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Families Citing this family (5)
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| US7272176B2 (en) | 2003-02-18 | 2007-09-18 | Qualcomm Incorporated | Communication receiver with an adaptive equalizer |
| US7257377B2 (en) | 2003-02-18 | 2007-08-14 | Qualcomm, Incorporated | Systems and methods for improving channel estimation |
| US7085317B2 (en) * | 2003-02-18 | 2006-08-01 | Qualcomm, Inc. | Communication receiver with an adaptive equalizer length |
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| JP2540974B2 (ja) * | 1990-03-15 | 1996-10-09 | 日本電気株式会社 | アダプティブ・フィルタ適応化方法及び装置 |
-
1990
- 1990-12-27 JP JP2416129A patent/JP2541378B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727424A (en) | 1986-10-16 | 1988-02-23 | Rca Corporation | Sampled data filtering system, including a crossbar switch matrix, as for a ghost cancellation system |
| US5245561A (en) | 1990-12-27 | 1993-09-14 | Nec Corporation | Adaptive filter capable of quickly identifying an unknown system |
Non-Patent Citations (4)
| Title |
|---|
| １９９０年電子情報通信学会春季全国大会講演論文集Ａ−１７７Ｐ．１−１７７「適応ＦＩＲフィルタのタップ位置制御アルゴリズムとエコーキャンセラーへの応用」 |
| １９９１年電子情報通信学会春季全国大会講演論文集Ａ−２０６Ｐ．１−２０６「ＡＦＡＳＴＣＯＮＶＥＲＧＥＮＣＥＡＬＧＯＲＩＴＨＭＦＯＲＣＯＡＲＳＥＬＹ−ＬＯＣＡＴＥＤ−ＴＡＰＡＤＡＰＴＩＶＥＦＩＲＦＩＬＴＥＲＳＢＡＳＥＤＯＮＣＹＣＬＩＣＲＥＦＲＥＳＨＭＥＮＴＯＦＴＨＥＩＮＩＴＩＡＬＣＯＮＤＩＴＩＯＮ，分散タップ配置適応ＦＩＲフィルタにおける周期的初期値変更を用いた高速アルゴリズム」 |
| 東京大学工学部総合試験所年報第４４巻（１９８５）Ｐ．１５５−１６０「タップの位置を適応制御するエコーキャンセラ」 |
| 電子通信学会技術研究報告ＣＳ８４−１０３Ｐ．２５−３０「（１９８４／１１／２９）「タップ選択形エコーキャンセラにおけるタップ位置制御法に関する検討」 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04230112A (ja) | 1992-08-19 |
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