JPS6210932A - 複数の掛算累積デバイスを利用する適応等化器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はデジタル通信、より詳細には高速用途のデジタ
ルにて実現された適応等化器に関する。

ｉ員辣査 適応等化器は通信システムの伝送チャネルのひずみの影
響を補正するために使用される。典型的な等化器構成は
入力信号経路内のタップ遅延回線、個々の遅延回線タッ
プに接続された個々のタップ信号にタップ重み係数を掛
けるための計算器、及び個々の掛算器によって生成され
た積を結合して等化層出力信号を得るための加算回路を
含む時間ドメイン　ネットワークである。これに加えて
、伝送チャネル内のひずみは時間によって変動するため
、タップ重みの係数を与えられた補正がひずみを追跡す
るように調節することが必要である。

タップ重み係数の調節を行なうために異なる程度の精度
を持つ幾つかの方法、例えば、ゼロフォーシング、最小
２乗法等が使用されている。

適応等化器の使用に伴う幾つかの問題が存在する。第１
は、加算ネットワーク内に必要とされるデバイスの数が
追加されるタップに伴って指数的に増加することである
。第２は、高精度タップ重み係数調節アルゴリズムを実
現するために要求されるハードウェアのコストがシステ
ムの用途によってはあまりにも割高となることである。

光里■黴！ 本発明は先行技術による適応等化器の問題を複数の掛算
累算デバイス及び１つの係数回転レジスタを使用するこ
とによって克服する。個々の掛算累算デバイスは個々の
入力信号サンプルに集団内の関連する係数を掛け、結果
を格納し、そして累積された結果を定期的に等化された
入力信号として出力する。係数回転レジスタは集団内の
個々の係数を１つの異なる掛算累算デバイスと関連させ
る。伝送チャネルのひずみの変化を追跡するために、係
数更新回路が集団内の係数を選択されたアルゴリズムに
従って修正する。

本発明の１つの特徴は高速用途に適することである。本
発明のもう１つの特徴は異なる係数修正アルゴリズムを
簡単に使用できることである。

具体的説明 第２図には先行技術による３−タップ適応等化器１００
が示される。等化器１００はタップ遅延回路１０１、掛
算器１０２．１０３及び１０４、加算ネットワーク１０
５及び係数更新回路１０６を含む。個々の掛算器は供給
された入力信号サンプルとタップ重み係数Ｚｉの積を生
成する。次に個々の掛算器によって生成された積を加算
ネットワーク１０５を介して加算することによってバス
１０７上の出力信号が生成される。適当なタップ重み係
数の値が供給され、係数更新回路１０６によって調節さ
れる。同期動作のために、タップ遅延回線１０１を形成
する個々の直列に接続された遅延要素１０８及び係数更
新回路１０６が入力信号のボー速度にてクロック信号Ｃ
ＬＫによってストローブされる。回路１０６には任意の
係数更新アルゴリズムを使用することがでてきる。第２
図に示される相互接続では、回路１０６は入力及び出力
信号に応答して周知の最小２乗アルゴリズムを使用して
適当なタップ重み係数を生成する。

適応等他藩のレスポンスはタップ重み係数によって制限
されるが、これは以下のように表わすことができる。

ここで、Ｘ　（ＫＴ）及びＹ　（ＫＴ）はそれぞれ時間
ＫＴにおける入力パルス信号及び出力パルス信号であり
、Ｚｉ　はｉ番目のタップに対するタップ重み係数を表
わす。同期等他藩では、遅延要素１０８によって提供さ
れるタップ遅延Ｔは送信される信号の記号期間に等しい
。表記法を単純にするため、サンプリングされた値及び
タップ重み係数は中央のタップに正規化される。つまり
、Ｘ　（ＫＴ　Ｔ）　＝Ｘｏ　、Ｙ　（ＫＴ　Ｔ）　−
Ｙｏ及びＺ１＝ＣＯとされる。この短縮表記法を使用し
、またタップ重み係数をＣｉとして再定義すると、′サ
ンプリングされた出力信号シーケンスの最初の３つの項
は以下のようになる。

Ｙｏ＝Ｃ−＋Ｘ＋　＋Ｃ（ＩＸ０＋ＣｌＸ−１（２）Ｙ
＋　＝Ｃ−＋Ｘｚ　＋ＣｏＸ１　＋ｃｌＬ　　　　　　
　　　（３）及び Ｙｚ＝Ｃ−＋Ｘｓ＋ＣｏＸｚ＋Ｃ＋Ｘ＋　　　　　　　
　　（４）第１図には本発明による３−タップ適応等他
藩２００が示される。等他藩２００は３つの同一の掛算
累算デバイス２０１．２０２、及び２０３を含むが、こ
れは入力バス２０４と出力バス２０５の間に並列に配置
される。ここでは３つの掛算累算デバイスが示されるが
、任意の複数の掛算累算デバイスを使用できることは勿
論である。

個々の掛算累算デバイスはバス２０４上の入力信号サン
プルに集団内の関連する係数を掛け、結果を格納し、累
積された結果を定期的に等化された入力信号として出力
バス２０５上に出力する。

これら機能は内部掛算器２０６、加算器２０７とボー速
度クロックＣＬＫによってストローブされる記憶レジス
タ２０８を含む累積器、及び３状態ゲート２０９によっ
て提供される。ゲート２０９は制御バス２１０上の制御
信号に応答してレジスタ２０８の内容をバス２０５上に
出力する。他の時間においては、ゲート２０９は高イン
ピーダンス出力を提供するが、これは個々の掛算累算デ
バイスをバス２０５から隔離する。デバイス２０１から
２０３は各種の製造業者から入手できる。このデバイス
の一例として、Ｔ　ＲＷによって製造のモデルＴＤＣ１
００８がある。

遅延要素２１１．２２１及び２３１はそれぞれ遅延Ｔを
提供するが、これは連続ループに直列に相互接続された
場合、係数回転レジスタ２１２を形成する。レジスタ２
１２は集団内の個々の係数を順番に１つの異なる掛算累
算デバイスと関連させる。選択された時間に、スイッチ
２１３が制御バス２１０上のスイッチ制御信号を介して
トグルされ、遅延要素２３１から現在の係数が受信され
、遅延要素２１１に新たな係数が供給される。これら新
たな係数は手動係数更新回路２１４から供給することも
、あるいは自動係数更新回路２１５から更新することも
できる。新たな係数源の選択は手動トグル　スイッチ２
３０によって決定される。

回路２１４はテスト及びシステムの分析のために特定の
係数値を挿入するのに便利であり、一方、回路２１５は
伝送チャネルのひずみの変化に応じて係数を最適値に調
節するのに使用される。この調節は第２図の等化器内に
使用される任意の調節アルゴリズムによって遂行される
。コントローラ２１６はボー速度クロックＣＬＫに応答
してバス２１０上に必要な制御信号を提供する。出力バ
ス２０５の特定のリードに接続された排他的ＯＲゲート
２１７はあるタイプのタップ重み調節アルゴリズムを使
用したときに発生する不当な係数の収束を防止するため
に遅延要素２１１．２２１及び２３１に加えられるリセ
ット信号を生成する。

等化器２００の動作は第２図に示される入力信号及び係
数の表記法に従かうと理解が容易である。

時間ｔ＝−２Ｔにおいて、係数Ｃ＋１とＸ−１が掛けら
れ、掛算累算デバイス２０１に格納される。

時間を一−Ｔにおいて、係数の回転によって、ＣＯとＸ
ｏが掛けられ、デバイス２０１の積Ｃ−ｌＸ−１に加え
られる。時間１＝０において、Ｃ−１とＸ−１・１が掛
けられ前の積の総和の項に加えられ、その後、総和がバ
ス２０５上に置かれ、レジスタ２０８が消去される。つ
まり、時間ｔ＝Ｑにおいて、等化器２００の出力ＹＯは
第２図の適応等化器の出力Ｙｏに等しく、この出力は式
（２）によって表わされる。時間ｔ＝Ｔの時点では、掛
算累算デバイス２０２は３項の和Ｙ１を既に得ており、
これをバス２０５上に置く。ここでも、等化器２００の
Ｙｌは式（３）のＹｌの項に等しい。時間ｔ＝２Ｔにお
いて、掛算累算デバイス２０３は式（４）のＹ２に等し
い３項のＹ２を出力する。このプロセスが反復され、個
々のクロック期間にバス２０５上に新たな出力が出現す
るが、この値は３項の和に等１ま しい。つまり、第１図の構成は第２図の構成と著しく異
なるが、この２つの構成の出力は任意の入力信号及び係
数セットに対して同一である。

本発明による構成が先行技術による構成より有利な点は
ハードウェアが単純なことである。個々の掛算累算デバ
イス内に倍精度掛算及び加算を遂行するためのネットワ
ークが存在する。これによって、大きな別個の加算器ツ
リー　ネットワークの必要がなくなる。これに加えて、
個々の掛算累算デバイス内にオーバーフローのための３
−ビット　レジスタが存在する。先行技術による構成に
オーバーフロー機能を追加するにはさらに大きな加算器
ツリー　ネットワークが必要となる。先行技術による構
成はさらに、加算器ツリー内のチップの数が等化器に追
加される個々のタップと線形的な関係で増加しないとい
う短所を持つ。一方、本発明による構成では、追加され
る個々のタップに対して、１つの掛算累算デバイスの追
加及び係数回転レジスタ内への１つの桁送りレジスタの
追加のみが必要である。

第３図には自動係数更新回路２１５の略図が示される。

この回路はゼロ　フォーシング（Ｚ　Ｆ）、最小２乗（
ＬＭＳ）、あるいはこれらの任意の変形、例えば、グリ
ソブドＬＭＳ、ハイブリッドＬＭＳ、あるいは修正ＺＦ
−ＬＭＳを実現することができる。回路２１５はバス２
０４上に入力信号サンプルＸｋを受信し、バス２０５上
に等化器出力Ｙｋを受信する。手動トグル　スイッチ３
０１は使用される係数更新アルゴリズムによってＸｋあ
るいはＹｋを信号ＲＯＭ３０８に選択的に結合する。よ
り詳細には、ＺＦアルゴリズムに対しては、スイッチ３
０１はＹｋを結合し、他の係数アルゴリズムに対しては
、スイッチ３０１はＸｋを結合する。また、Ｙｋが目標
生成回路３５０及び復号器３０２に結合される。復号器
３０２はデジタル語形成のＹｋを伝送システムあるいは
テスト装置とインタフェースするためにリード３２１上
の直列ビット流に変換する。

目標ＲＯＭ３０４、遅延要素３０３及び加算器３０５を
含む目標回路３０５は以下のように表わされるエラー信
号ｅｋを生成する。

ｅ、＋＋　＝Ｙ＊　　（１＋　　ｉ　　　　　　　　　
　（５１ここで、ｄｋはＹｋに対する複数の理想伝送信
号レベルの中の最も近いレベルを表わす。

目標ＲＯＭ３０４は個々のＹｋアドレスを値ｄｋに量子
化するが、これは加算器３０５に加えられる。加算器３
０５はｅｋＯ値を供給されるｄｋ及びＹｋの値から決定
する。遅延装置３０３はＹｋの個々の値とｄｋの個々の
関連する値が加算器３０５の所に同時に到着するように
適当な遅延を与える。

エラー信号ｅｋは２つのポイントに分配される。

最初に、ｅｋは好ましくはデジタル−アナログ（Ｄ／Ａ
）変換器３０６によってリード３３０上に出現するアナ
ログ信号に変換される。これによって、等化器のセトリ
ング時間の測定が可能となる。この測定は異なるタイプ
のひずみに対する異なる係数のアルゴリズムの影響を分
析するのに便利である。次に、ｅｋがエラー　マツピン
グＲＯＭ３０７に加えられる。ＲＯＭ３０７はｅｋをｅ
’ｋにマツピングする。信号ＲＯＭ３０８はスイッチ３
０１のＸｋあるいはＹｋ出力の量Ｗ’にへの類似のマツ
ピングを行なう。ＲＯＭ３０９及び３１０はそれぞれ制
御バス２１０に選択的に接続された読出し／書込み（Ｒ
／Ｗ）リード及びアドレス（ａｄｄｒ）リードを持ち、
それぞれ、量ｅ’ｋ及びＷ’ｋを格納する。これら量は
コントローラ３１１によって個々の係数の正あるいは負
の変化ΔＣｉを決定するのに使用される。個々の更新係
数は個々のΔＣｉの値を対応する現在の係数値Ｃｉに代
数的に加えることによって決定できるが、好ましくは、
個々のΔＣ４の値が係数ＲＯＭ３１２を介してΔＣ′ｉ
値にマツピングされる。個々の更新係数値が次に加算器
３１３を介して個々のΔＣ’ｉ値に遅延要素２３１から
の対応する現在の係数値Ｃｉを代数的に加えることによ
って決定される。あるタイプの係数更新アルゴリズムを
使用した場合に発生する不適当な係数の収束を避けるた
めに、スイッチ２３０及び２１３を通じて遅延要素２１
１に加えられる前に検出回路３２０に結合される。

エラーＲＯＭ３０７、信号ＲＯＭ３０８及び係数ＲＯＭ
３１２によって提供されるマツピング関数は線形、例え
ば、ｅ’ｋ　＝　ｅｋでも、あるいは非線形、例えば、
ｅ’ｋ　＝　ｅｋの代数符号（ｓｇｎ　）でもありえる
。マツピングＲＯＭの使用は適応等化層２００の柔軟性
を２つの点で増加する。第１に、単にエラーＲＯＭ３０
７及び信号ＲＯＭ３０８によって提供されるマツピング
関数を変更するのみで、以下の更新アルゴリズムを使用
することができる。

係数更新アルゴリズム　　　　ΔＣｉの形式％式％［ ［ ［ 第２に、エラーＲＯＭ３０７及び係数ＲＯＭ３１２のマ
ツピング関数を係数ノイズ及び／あるいは制御収束速度
を最小限にするために選択できる。

第４図から第７図にエラーＲＯＭ３０７及び係数ＲＯＭ
３１２に対するマツピング関数の４つの例が示される。

第４図はエラーＲＯＭ３０７に対する線形マツピング関
数を示す。この線形関数の勾配は等他罪の収束の速度に
影響を与える。勾配が急になればなるほど収束の速度が
速くなる。ただし、急な勾配は係数がいったんそれらの
最適値に収束されると、係数ノイズを増加させる原因と
なる。ノイズを低くするためには、エラーＲＯＭマツピ
ング関数は係数の可能な限り最も小さな増分変化、つま
り、１最下位ビット（Ｌ　Ｓ　Ｂ）の増分変化を与える
べきである。第５図はこのような低ノイズ　マツピング
関数を示す。第６図のマツピング関数は高速収束と低ノ
イズの長所をあわせもつ。最後に、第７図のヒステリシ
ス　マツピング関数は係数の更新におけるノイズを減少
するために係数ＲＯＭ３１２内で使用される。このノイ
ズはコントローラ３１１によって計算されたΔＣｔがゼ
ロでないという有限の確率が存在するために係数の収束
の後に発生する。これは係数の更新を継続させる原因と
なる。係数ＲＯＭ３１２内にヒステリシス　マツピング
関数を提供すると、ΔＣｉが所定の範囲内に落ちたとき
ゼロのΔＣ′ｉを供給することによってこの収束係数ノ
イズの影響が防がれる。従って、収束された係数の値は
変化されないままとなる。

係数の更新と更新との間の時間間隔は伝送チャネルのひ
ずみが変化する速度の関数である。より詳細には、最適
の等化層性能を得るためには、係数はひずみが変化する
速度と同一あるいはそれ以上の速度で変化することが必
要である。クロック速度と比較してひずみがゆっくりと
変化するシステム内においては、時分割技術を使用する
ことによって更新回路を簡素化することができる。例え
ば、デジタル無線システムでは、多経路ひずみはミリ秒
で変化し、一方、クロック速度はナノ秒で変化する。確
率過程論を使用して記述するならば、多経路ひずみは非
定常ランダム過程である。しかし、これが短かい期間を
通じてボー速度に対してゆっくり変化するため、このひ
ずみはエルゴード的及び定常であるとみなすことができ
る。この短な期間あるいはサンプリング　ウィンドウの
間に定常ひずみを等化するために全ての係数を更新する
ことができる。等化器２００内において、個々のサンプ
リング　ウィンドウ内に存在する信号及びエラー情報が
それぞれエラーＲＯＭ３０７及び信号ＲＯＭ３０８によ
って量ｅ’ｋ及びＷ’ｋにマツピングされ、これは次に
それぞれＲＡＭ３０９及び３１０内に書込まれる。サン
プリング　ウィンドウの幅はＲＡＭメモリと同一の大き
さを持つ。

ＲＡＭ内に格納された値は個々の係数が更新されるとき
変更することができる。しかし、多くのシステム用途に
おいては、ひずみがサンプリングウィンドウの期間を通
じて一定であるとみなされるため、全ての係数更新値を
１つのセットの格納された値から計算することができる
。等他罪２００ではこの方法が使用される。

ここで、第３図及び第８図を参照されたい。

ＲＡＭ３０９及び３１０の格納された内容から相関器３
１１によって異なる増分係数変化へＣ４が計算される。

サンプリング　ウィンドウの期間中に制御バス２１０上
の信号に応答してそれぞれＲＡＭ３０９及び３１０内の
特定のメモリ　アドレス内にｅ’ｋ及びＷ’にのＭ個の
連続した値が書込まれる。簡略の目的で、ＲＡＭ３０９
及び３１０内のｅ’ｋ及びＷ’ｋを格納する位置は、両
方とも１からＭで示される。ここで、ｋ＝１．２．　、
　、　Ｍである。Ｃｏ係数の増分変化へＣｏは制御バス
２１０上の信号によって、ｅ”１とＨ’　１　、ｅ”２
とＷ’２１０．１、そしてｅ′門と一′門を同時に読み
出すことによって計算される。次に相関供給３１１は同
時に受信された項を掛け、生成されたＭ個の積を平均す
る。他の係数の増分変化の計算は単に個々の係数に対す
る時間シフトされたｅ’にとＷ’にの値の相関をとるこ
とによって行なわれる。例えば、第２図の係数Ｃ１の増
分変化はｅ’ｌｘ　Ｗ’２　　、ｅ’２ｘ　Ｗ’３１．
　、　、　　ｅＭ−１ｘ　Ｗ’Ｍによって得られたＭ−
１個の積を平均することによって計算される。

個々の積を生成するためのｅ’に項とＷ’に項は、ＲＡ
Ｍ３０９及び３１０からＣ−１相関に対してアドレスさ
れる最初のＲＡＭ３１０のメモリ位置をΔＣｏ相関に対
する最初のＲＡＭ３１０のメモリ位置に対して単に１だ
け増分す名ことによって読み出される。従って、ＲＡＭ
３０９内の個々の位置１からＭ−１の内容はＲＡＭ３１
０内の位置２からＭの内容と同期的に読み出される。同
時に、第２図の係数Ｃ＋１の増分変化はｅ”２ｘＷ’ｌ
　　、ｅ’３ｘ　Ｗ’２．　、　、　　ｅＭ　ｘ　Ｗ’
Ｍ−１によって得られたＭ−１個の積を平均することに
よって計算される。

これらＭ−１個の積の個々に対する該当する項が単にＲ
ＡＭ３０９内のアドレスされる最初のメモリ位置をΔＣ
ｏ相関に対する最初のＲＡＭ３０９のメモリ位置に対し
て１だけ増分することによって相関器３１１に供給され
名。量ｅ’にとＷ’にの１つを得るために読み出される
メモリ位置をオフセットするこのプロセスが任意の数の
係数に対して行なわれる。従って、ＲＡＭ３０９及び３
１０並びに相関器３１１の動作によって提供される任意
の係数の増分変化ΔＣ４は以下のように表わすことがで
きる。

あるいは 全ての係数が更新されると、ＲＡＭ３０９及び３１０に
新たな値がロードされ、八Ｃ４のための計算が反復され
る。

バス２１０上の制御信号はコントローラ２１６によって
ボー速度クロック信号ＣＬＫから生成される。第９図に
示されるごとく、コントローラ２１６はこれら制御信号
を生成するために好ましくはマイクロプログラム制御方
法を使用する。コントローラ２１６は帰還ループに接続
されたレジスタ９０１及びＰＲＯＭ９０２を含む。ＦＲ
ＯＭ９０２は個々のＣＬＫパルスの発生と同時にレジス
タ９０１の内容によってアドレスされる。開始時に、レ
ジスタ９０１は所定の初期ＰＲＯＭアドレスを格納する
。個々のアドレス動作で、ＦＲＯＭ９０２は多重リード
　バス２１０及び９０３を形成する並列のリードを横断
して多ビット語を読み出す。個々の多ビット語の一部は
アドレスされる次のＦＲＯＭメモリ位置を表わし、これ
はバス９０３を形成するリードを横断してレジスタ９０
１に結合される。個々の多ビット語の残りのビットは等
化器２００に対する個々のＣＬＫパルス上の必要な制御
信号を含む。これら残りのビットのそれぞれは制御バス
２１０の異なるリードに結合される。従って、掛算累算
デバイス２０１．２０２．２０３、スイッチ２１３、手
動係数更新回路２１４及び自動係数更新回路２１５は制
御バス２１０の関連するリードに相互接続されることに
よって対応する制御信号を受信する。

第１０図は手動係数更新回路２１４の略図を示す。回路
２１４は３つのＮ−極スイソチ１００１．１００２．１
００３を含むが、これらはそれぞれ３状態ゲート１００
４．１００５及び１００６の入力に接続される。Ｎ−極
スイッチの個にの極の開閉はそれぞれ３状態ゲート入力
リード上に論理“１”及び０″を生成する。従って、ス
イッチ１００１．１００２及び１００３の適当なトグル
によって任意の値の係数Ｃ−１、Ｃｏ及びＣ＋１を生成
することができる。これら値は制御バス２１０からの信
号によって適当な時間に３状態ゲート１００４．１００
５及び１００６を通じて遅延要素２１１に結合される。

その他の時間においては、個々の３状態ゲートは高イン
ピーダンス出力を提供する。

自動係数更新アルゴリズムの使用によって不当な係数の
収束が発生することがある。これに関しては、Ｊ、　Ｅ
、　’？ゾ（Ｊ、Ｅ、Ｍａｚｏ）によって、＜／Ｌ／シ
ステム　テクニカル　ジャーナル（Ｂｅｌｌ　Ｓｙｓｔ
ｅｍＴｅｃｈｎｉｃａｌ　ｊｏｕｒｎａｌ　）　、Ｖｏ
ｌ、　　５９、隘１０．１９８０年、１２月号、ベージ
１５８７−１８７７に発表の論文［デシジョン　ダイレ
クテソド等化器収束の分析（Δｎａｌｙｓｉｓ　ｏｆ　
Ｄｅｃｉｓｉｏｎ−ＤｉｒｅｃｔｅｄＥｑｕａｌｉｚｅ
ｒ　Ｃｏｎｃｅｒｇｅｎｃｅ　）　］において説明され
ている。この不当な収束は非最適最小、換算出力振幅及
び負の係数セットとして知られる観察される３つの形式
の１つに分類できる。好ましくは、等化器２００はこれ
ら形成の不当な収束を防止する回路を含む。

非最適最小を与える不当な収束は大きく変動する係数値
を生成し、等他藩出力が正常の範囲から外れる原因とな
る。等化層２００内において、この正常の範囲はバス２
０５上の出力の絶対値が１．０以下になるように選択さ
れる。２の補数の演算を掛算累算デバイス２０１．２０
２及び２０３内で使用すると、これは出力が正常の範囲
から外れるとバス２０５上の２個の最上位ビットが同一
でなくなると言ことと同じ意味となる。排他的ＯＲゲー
ト２１７を２個の最上位ビットを受信するように接続す
ることによって、正常の範囲から外れる等他藩出力はゲ
ート２１７の出力の所の論理“１”の生成によって検出
される。この論理レベルは遅延要素２１１．２２１及び
２３１内の値をゼロにリセットし、係数を正常な値に移
動させる“オーバーフロー標識”を提供する。

不当な収束の結果として換算出力振幅及び負の係数セッ
トが発生すると、中心係数ＣＯの値が所定値のより小さ
くあるいは負になる。デジタル復号器の動作に悪影響を
与えるこれらの形式の不当な収束は第３図に示されるよ
うに全ての更新係数を検出回路３２０に結合することに
よって避けることができる。検出回路３２０内において
、ＣＯ比較器３１４は、制御バス２１０からの信号によ
って起動され、更新された係数Ｃｏの値を所定の正のい
き値と比較する。更新された係数がいき値以下となった
ときは、３状態ゲート３１５及び３１６に信号が送くら
れ、遅延要素２１１に結合されるはずであった不当なＣ
ＯＯ値が代替のＣＯＯ値と交換される。代替されるＣｏ
の値は変調形式及び伝送される信号レベルの関数である
。例えば、１６ＱＡＭ形成で、■及びＱレールに対して
±１及び±３ボルトの信号レベルを持つ場合、Ｃｏの代
替値は０．６７とされる。

ここに開示の実施態様は単に一例であり、当業者にとっ
ては、本発明の精神及び範囲から逸脱することなく他の
各種の構成を考案できることは勿論である。

【図面の簡単な説明】

第１図は本発明による適応等化層の略図；第２図は先行
技術による適応等化器の略図；第３図は第１図の自動係
数更新回路の略図；第４図から第７図は第３図のエラー
ＲＯＭ、信号ＲＯＭ及び係数ＲＯＭによって提供される
各種のマツピング関数を示す図； 第８図は係数の相関のために行なわれるＲＡＭアドレス
操作を示す図； 第９図は第１図のコントローラ内の回路の略図を示す図
；そして 第１０図は第１図の手動係数更新回路の略図を示す図で
ある。 〈主要部分の符号の説明〉 掛算累算デバイス・・・２０１．２０２．２０３遅延要
素・・・２１１．２２１．２３１スイツチ・・・２１３ コントローラ・・・２１６ 出　願　人　：　アメリカン　テレフォン　アンドテレ
グラフ　カムパニー ＦＩＧ、４ ｅ′に 盛葭敗東 ＦＩＯ，６ 昨 島Ｌｌス１ｐ偉　ノイ゛ズ゛ ＦＩＧ、５ ｅ’ｙ ＦＩＧ、７ ΔＣ′１ Ｃス１リシス ＦＩＧ、９ ＦＩＧ、　　１０ 手続補正書 昭和６１年　７月　７日 特許庁長官　　宇　賀　道　部　　殿 １、事件の表示 昭和６１年特許願第１０５００８号 ２、発明の名称 適応等化器 ３、補正をする者 事件との関係　　特許出願人 ４、代理人 ５、補正の対象 「図　　　　　　面」 ６、補正の内容　　　　　　別紙の通り図面の浄書内容
に変更なし 別紙の通り正式図面１通を提出致します。

Claims (1)

1. 【特許請求の範囲】 １、適応等化器において、 個々の連続の入力信号サンプルに集団内の関連する係数
   を掛けるための複数の掛算器、 個々が該複数の掛算器の異なる１つと関連し、関連する
   掛算器によって生成された積に応答して等化された出力
   信号を提供するための複数の加算器、 該サンプルと係数との積を生成するために該集団内の係
   数の各々を該複数の掛算器の異なる１つと順次関連づけ
   るための装置、及び 該集団内の個々の係数を該等化された出力信号の関数と
   して修正するための装置を含むことを特徴とする等化器
   。 ２、特許請求の範囲第１項に記載の等化器において、 該修正装置がまた該係数を該入力信号サンプルの関数と
   して修正することを特徴とする等化器。 ３、特許請求の範囲第１項に記載の等化器において、 該修正装置が該係数を選択された時間に修正することを
   特徴とする等化器。 ４、特許請求の範囲第１項に記載の等化器において、 該関連する装置がループ状に直列に接続された複数の遅
   延要素を含むことを特徴とする等化器。 ５、請求の範囲第１項に記載の等化器において、該関連
   づけを行なうための装置が該等化された出力信号が所定
   のいき値以上の値を持つとき該係数を代替係数と置換す
   ることを特徴とする等化器。 ６、特許請求の範囲第１項に記載の等化器において、 該修正装置が該係数の各々を共通セットの格納データの
   異なるサブセットのデータを掛けることによって修正す
   ることを特徴とする等化器。 ７、特許請求の範囲第６項に記載の等化器において、 該共通セットのデータが選択された時間に該等化器出力
   信号に応答して更新されることを特徴とする等化器。 ８、特許請求の範囲第６項に記載の等化器において、 該共通セットのデータが選択された時間において該入力
   信号サンプルと該等化器出力信号に応答して更新される
   ことを特徴とする等化器。 ９、特許請求の範囲第６項に記載の等化器において、 該修正装置が該修正された係数の選択された１つを第２
   のいき値と比較するための装置を含むことを特徴とする
   等化器。 １０、特許請求の範囲第９項に記載の等化器において、 該修正装置がさらに該選択された修正された係数を該比
   較装置に応答して代替係数と置換するための装置を含む
   ことを特徴とする等化器。 １１、特許請求の範囲第１項に記載の等化器において、
   さらに 所定の集団の係数を格納するための装置が含まれること
   を特徴とする等化器。 １２、請求の範囲第１１項に記載の等化器において、さ
   らに 該関連づけを行なう装置を該記憶装置及び該修正装置に
   選択的に接続するための装置が含まれることを特徴とす
   る等化器。