JPH0125250B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は入力回路およびこの入力回路に結合さ
れ、この入力回路に供給される入力信号を順次遅
延させた一連の信号を発生する遅延信号発生手段
と；総和装置によつて形成され、フイルタ出力信
号を発生するための出力回路と；前記遅延信号発
生手段と前記出力回路との間に結合され、一連の
各フイルタ係数に従つて前記入力信号の順次遅延
させた一連の信号に重み付けするための重み付け
手段；とを有している非巡回形フイルタを具えて
おり、さらに：前記出力回路に結合された比較器
およびこの比較器に前記フイルタ出力信号および
基準信号を供給して誤差信号を発生させるための
手段；前記比較器と前記重み付け手段との間に結
合された相関回路手段および前記誤差信号と前記
入力信号の順次遅延させた一連の信号とを前記相
関回路手段に供給し、前記各フイルタ係数を正お
よび負の補正ステツプで反復調整して、前記誤差
信号の規定された関数を最小にするための手段；
も具えており、前記相関回路手段が、前記各補正
ステツプのステツプ・サイズを、数個の異なる値
のステツプ・サイズ・パラメータのうちから１つ
のステツプ・サイズを選択して変える手段を有し
ている非巡回形フイルタを具える回路配置に関す
るものである。

アナログ構造はもとよりデイジタル構造のこの
タイプのフイルタは既知であり、例えば、２線回
線を経る「全二重」データ伝送用のエコー消去装
置やデータ伝送用の分散性チヤネルの等化を図る
等化器のような装置に使用されている。

フイルタ係数の調整は種々の異なる方法で行な
うことができ、特に等化処理に使用される方法で
は実際のデータ伝送の前の時間隔すなわちいわゆ
る「トレーニング」期間にフイルタ係数を調整し
て実際のデータ伝送期間中は調整された値に保持
するか受信されたデータ信号を検出して基準信号
として使用して完全に順応させて再調整させる方
法である。

かようなフイルタを制御するために、例えば、
「符号」アルゴリズム、確率的反復アルゴリズム
および相関アルゴリズムのような種々のアルゴリ
ズムを使用できることが知られている。最も実用
的な用途では、フイルタ係数を調整することによ
つて最小とすべきである誤差信号の規定される関
数を、この誤差信号の平均２乗値としている。こ
れらの各アルゴリズムでは、Ｎ個のフイルタ係数
を調整できるようになされたＮ個の制御ループの
各々においてステツプ・サイズ・パラメータ
（α）の値の選出を行なう必要があり、このパラ
メータの値の選出には２つの要因すなわち調整に
要する期間と最終誤差とがその主要決定要因とな
る。このステツプ・サイズ・パラメータ（α）の
値が大きいと急速にコンバージエンスすなわち収
束し、従つて調整時間も短縮するが、最終誤差が
大きくなつてしまう。このパラメータ（α）を時
間的に変化しない一定値とししかもＮ個全ての係
数に対して同一とすると、ある約束に基づいてこ
のパラメータ（α）の値を選定することになり、
その場合度々最大最終誤差が実際に許容できる場
合にはフイルタの調整期間が比較的長くてもこれ
を許容する必要がある。

本発明は値を変えることができるステツプ・サ
イズ・パラメータ（α）で調整できる可能性を研
究した結果成されたものである。

非巡回形フイルタの実際の手段はもとよりかか
るフイルタを使用する回路配置についてはその分
野での多数の刊行物から十分に知られている。

参考文献を掲げると次の通りである。

(1) IEEE Transactions，Vol.COM−18、No.１，
February 1970，pp.5−12に記載されている
Donald Hirsch等による「Ａ Simple
Adaptive Equalizer for Efficient Data
Transmission」、 (2) IEEE Transactions、Vol.COM−18、No.５，
October 1970，pp.625−632に記載されている
Adam Lenderによる「Dicision−Directed
Digital Adaptive Equalization Technique
for High−Speed Data Transmission」、 (3) IBM Journal of Research Development，
November 1972，pp.546−555に記載されてい
るG.Ungerboeckによる「Theory on the
Speed of Convergence in adaptive
Equalizers for Digital Communication」、 (4) McGraW−Hill Book Company，pp.154，
par.6.2.2に記載されているR.W.Lucky等によ
る「Principles of Data Communication」、 (5) IEEE Transactions、Vol.IT−17、No.４，
July 1971、pp.431−439に記載されている
Tibor j.Schonfeld等による「Ａ Rapidly
Converging First−Order Training
Algorithm for an Adaptive Epualizer」、 (6) IEEE Transactions、Vol.−17、No.５，
September 1971，pp.572−579に記載されてい
るTibor J.Schonfeld等による「Rapidly
Converging Second−Order Tracking
Algorithms for Adaptive Equalization」、 (7) IEEE Transactions、Vol.AU−20、No.５，
December 1972、pp.322−327に記載されてい
るLawrence R.Rabiner等による
「Terminology in Digital Signal
Processing」、 (8) IEEE Transactions on Communications、
Vol.COM−25、No.７，July 1977；pp.654−
666に記載されているＳ・Ｂ・Weinsteinによ
る「Ａ Pass band data−drive echo
canceller for full−duplex transmission on
two−wire circuits」 この文献(1)の特に第１図ないし第４図およびそ
の関連する記載にはアダプテイブ等化器に使用さ
れるアナログ構造の非巡回形フイルタの一実施例
が開示されており、文献(2)にはアダプテイブ等化
器に使用されるデイジタル構造の非巡回形フイル
タの一実施例が開示されている。

これら２つの文献(1)および(2)の実施例において
は、ステツプ・サイズ・パラメータ（α）は一定
値を有していて、これを小さな値となして最大最
終誤差を小さくなさしめる必要があるので、調整
期間が必然的に長くなる。

収束性を改善し従つて調整期間をより短縮する
ために、ステツプ・サイズ・パラメータ（α）を
可変となした方法が知られている。例えば文献(3)
には、データ周期伝送システム用の、非巡回形フ
イルタを備え、２つの所定のステツプ・サイズ・
パラメータα₁およびα₂（但しα₁≫α₂）を使用して
収束速度の改善を図るようになしたアダプテイブ
等化器が記載されている。この等化器の場合に
は、適切なステツプ・サイズ・パラメータの選択
は時間に依存しており、これを実際のデータ伝送
の前の調整期間すなわちいわゆる「トレーニン
グ」期間の開始時と終了時とによつて定めてお
り、この「トレーニング」期間の開始瞬時にはよ
り大きな値のステツプ・サイズ・パラメータα₁を
選択し、「トレーニング」期間の終了瞬時にはよ
り小さな値のステツプ・サイズ・パラメータα₂を
選択するようになしている。しかしこの方法は、
これまでのところ、値の小さいステツプ・サイ
ズ・パラメータα₂を選択する瞬時に、誤差を十分
に低減させたという確証が無いという欠点があ
り、さらにこの方法では「トレーニング期間」の
後に実際のデータ伝送を行なうときにこれを使用
できるのみであるという固有の制限がある。

例えば文献(4)に開示されている他の選択基準で
は、誤差信号の振幅が所定の一定基準値以上とな
つた時にはより大きな値のステツプ・サイズ・パ
ラメータα₁を選択し、誤差信号の振幅がこの基準
値以下である時にはより小さな値のステツプ・サ
イズ・パラメータα₂を選択するような基準となつ
ている。この方法は実際のデータ伝送の前におけ
る「トレーニング」期間を必要とせずに実際に使
用できるが、一定の基準値を使用していることも
ありまた誤差信号の振幅も端局で受信された信号
のレベルにも依存しているので、この受信された
信号のレベルがほんの僅か変化する時に使用でき
るのみであるという固有の制限がある。実際には
個々の伝送路を経て受信された情報を処理できる
必要があるので、伝送路に応じて受信された信号
のレベルが比較的大きく変化してしまい、これが
ためこの方法は実際には使用に著しく適している
とはいえない。

選択されるべきステツプ・サイズ・パラメータ
の個数を２個と制限する必要はないこと明らかで
ある。

文献(5)および(6)はステツプ・サイズ・パラメー
タ（α）を時間の関数およびＮ個の係数の関数と
して最適な変化を行なわしめるための理論的考案
自体に関するものであり、これら文献からは簡単
な実用的な手段を導出することができない。

本発明の目的は、異なる値の数個のステツプ・
サイズ・パラメータの中から選出された１つのス
テツプ・サイズ・パラメータによつて各反復毎の
ステツプ・サイズを決定するようになした、本明
細書の頭初で説明したタイプの非巡回形フイルタ
を有する回路配置を提供することにあり、さらに
特に前述した制限を著しく解除ししかも加えて簡
単に実施することができる選出基準の使用によつ
て、かかる回路配置の使用可能性を拡大すること
にある。

本発明は冒頭にて述べた種類の非巡回形フイル
タを有する回路配置において、フイルタ係数に対
する各補正ステツプのステツプ・サイズを変える
ための前記手段が、各補正ステツプの符号を受信
するラン・レングス検出器を具え、このラン・レ
ングス検出器が現行の補正ステツプに先行する一
群の連続補正ステツプ中に生じている同一符号を
有する補正ステツプの個数を検出し、かつこの検
出した同一符号を有する補正ステツプの個数が予
定数よりも大きいか、又は小さいかに応じて大き
い、又は小さいステツプ・サイズを選出するよう
に構成したことを特徴とする。

本発明は、各係数の連続的補正ステツプの統計
的性質によつて、アダプテイブ・フイルタが調整
状態にあるかまたは既に適切に調整された状態に
あるかどうかを明確に定めることが出来る基準を
与えることができるという事実の認識に基づいて
成されたものである。

以下、図面により本発明の実施例につき説明す
る。

(1) 概説 第１図はデータ伝送用分散性チヤネルを等化に
するための既知の回路配置を示す線図であり、１
はアダプテイブ・デイジタル・トランスバーサル
フイルタであり、これに入力信号ｉを供給して出
力信号ｄを生じ、この出力信号の振幅をこのフイ
ルタに接続されたリミツタ２で制限して出力信号
ｄを生じさせる。このフイルタのフイルタ伝達特
性はフイルタ係数の調整によつて適応できるよう
になしうるがこのフイルタ係数の調整を、誤差信
号ｄ−d^によつて制御される係数調整装置３によ
つて、繰返し反復して自動的に行なつている。こ
の誤差信号ｄ−d^は比較器４の出力端子から導出
するが、この比較器には振幅制限されたものとさ
れなかつたものとの両フイルタ出力信号ｄおよび
d^を夫々供給している。

第２図は片方向送信路４，１、片方向受信路
４，２および両方向伝送路４，３から成る伝送シ
ステムに使用するためのエコー消去装置を示す回
路図であり、これら別々の伝送路をハイプリツド
結合回路網４，４によつて相互接続させてある。
この回路はさらにアダプテイブ・デイジタル・ト
ランスバーサルフイルタ１を具えていてその係数
の反復調整を係数調整装置３によつて行なつてい
る。

送信路４，１に伝送しようとする信号ｉを供給
するとともに、フイルタｉの入力端子にもこれを
供給してエコー消去信号e^を発生させ、比較器４
において、両方向伝送路４，３を経て結合回路網
４，４に供給された信号ｕと、送信路４，１を経
て結合回路網４に供給された信号ｉに応答して受
信路４，２に導入されたエコー信号ｅとの和信号
ｅ＋ｕからこのエコー消去信号e^を減算させてい
る。この比較器４の出力端子に発生した残差誤差
信号ｅ−e^＋ｕを、この信号を基礎としてフイル
タ係数を調整するために、調整装置３に供給す
る。

（エコー消去を行なうために）フイルタを使用
する場合には、所定の、未知の伝達関数ｈを取り
うる最良の程度h^にまで模倣させる必要がある。
第１図を参照して説明した（等化を行なうため
に）フイルタを使用する場合には、所定の、未知
の伝達関数の逆の形のものを取りうる最良の程度
（h^^-1）にまで模倣させる必要がある。これら２つ
の情況間には多くの一致点がある。等化を行なう
ためには（第１図）、誤差信号ｄ−d^を基礎とし
て回路のダイナミツク動作の最も良い判定を行な
うことができるのにたいし、エコー消去を行なう
場合には（第２図）、比ｅ−e^／ｕが最適な基準で
ある。

以下の説明では本発明によるエコー消去装置の
ダイナミツク動作すなわち振舞いをどのようにし
て改善できるかにつき説明する。しかしながら、
本発明はエコー消去に限定されるものではなく、
例えば等化器におけるようなアダプテイブ・フイ
ルタに適用しても同様な効果を奏し得るものであ
る。

(2) 第３図についての説明 第３図は本発明によるエコー消去装置の一実施
例を示すブロツク回路図であり、１はアダプテイ
ブ・トランスバーサルフイルタ、３は係数調整装
置および５はフイルタ６を経て送信しようとする
データ信号がシンボル速度１／Ｔで供給される入
力端子であり、この入力端子５に生じているデー
タ信号をサンプリング装置７へも供給してサンプ
リング速度１／Ｔでそのサンプリングを行ない、
かくしてサンプリングされた信号をアダプテイ
ブ・トランスバーサルフイルタ１の入力部へ供給
する。このフイルタは直列に配置された複数個の
遅延素子８を具え、これら各素子の遅延時間は
夫々Ｔであつて各タツプ９にフイルタ入力信号を
時間を遅延させて変形した遅延変形信号を夫々発
生させるようになしてある。このフイルタ１はさ
らにタツプ９の個数と対応する個数の乗算器１０
を具えているが図示の簡単化のために図にはその
うちの２個のみを示しているにすぎない。さらに
総和装置１１を具えていてこれにこれら乗算器の
各々の出力部を接続させる。この乗算器の第１入
力部を関連するタツプ９へ接続させるとともにそ
の第２入力部を係数調整装置３の関連する出力部
１２を夫々接続させてあり、この乗算器１０にお
いてフイルタ入力信号の、時間遅延変形信号に対
し係数調整装置３によつて生ぜしめられた関連す
るフイルタ係数を掛け合わせ、その後に総和装置
１１でその総和をとるようになす。この総和装置
１１の出力部をデイジタル対アナログ変換器１３
を経て比較器４へ接続し、そこでこの総和装置１
１の出力部に発生しアナログ信号に変換されたフ
イルタ出力信号を比較器４の第２入力端子に供給
された入来信号から減算して残差誤差信号を発生
させる。

この残差誤差信号をスライサ１４を経てサンプ
リング装置１５に供給してそこでこの誤差信号を
サンプリング速度１／Ｔでサンプリングする。か
くしてサンプリングされた信号はこのサンプリン
グ瞬時に発生している残差誤差信号の符号を表わ
しており、この信号を係数調整装置３へ供給す
る。この係数調整装置は乗算器１０の個数と対応
する個数の、互いに構成が等しい相関器１６を具
えているが、図示の簡単化のため図には唯一個の
相関器を示してあるにすぎない。

特に各相関器１６は第１および第２乗算器１７
および１８の夫々と、累算器２０とを具え、第１
乗算器１７の第１入力部には残差誤差信号の符号
を表わすサンプリング装置１５の出力信号を供給
し、その第２入力部には関連するタツプ９の出力
信号を供給し、この第１乗算器１７の出力信号を
第２乗算器１８の第１入力部へ供給し、この第２
乗算器の第２入力部には各々異なる値（α，Aα，
…）を有する数個のステツプ・サイズ・パラメー
タのうちの一つを供給する。この第２乗算器１８
の出力部に生じた積信号を累算器２０に蓄積し、
相関によつて得られた信号をこの累算器２０の出
力部１２からフイルタ係数として導出することが
できる。それぞれの相関器の各出力信号をアダプ
テイブ・トランスバーサルフイルタの関連した乗
算器１０へ供給する。

この実施例においては、各相関器１６で新しい
フイルタ係数の決定に使用される方法は、累算器
２０に蓄積された前の期間の相関処理の結果であ
るフイルタ係数を補正することであり、各相関器
で決定される補正ステツプの符号はサンプリング
瞬時における残差誤差信号（ｅ−e^＋ｕ）の符号
と、関連するタツプ９から導出されたフイルタ入
力の時間遅延変形信号の符号との積によつて決ま
り（例えばタツプ９からの信号を常に正にすると
残差誤差信号の符号に応じて正又は負になる）、
この補正ステツプの大きさは選定されたステツ
プ・サイズ・パラメータαまたはAαによつて決
まる。

この係数Ａは設計量であつて実用上の理由から
好ましくは２の累乗（例えば16とか256とか）と
する。コンバージエンスを迅速となしその結果調
整時間を短かくするために、調整段階の開始時に
おいては大きなステツプ・サイズ・パラメータ
Aαを選定しかつ適切に調整された段階にほぼ達
した時には直ちに小さなステツプ・サイズ・パラ
メータαを選定する必要がある。

正確に調べると、各フイルタ係数を連続補正す
るための補正ステツプの符号の統計的性質によつ
て、アダプテイブ・フイルタが調整されつつある
調整段階にあるかまたはほぼ或いは完全に適切に
調整された段階にあるかどうかを明確に決定する
ことができるような基準を定めることができるこ
とがわかる。すなわち、適切な調整された段階に
おいては補正ステツプの符号は少数の＋１および
−１が交互に現れる。これに対して調整段階の開
始時には多数の＋１または−１が連続して現れ、
従つてそのランレングスからフイルタが適切に調
整された状態か、まだ調整中の状態かを決定する
ことができる。

各係数を連続的に補正する際の補正ステツプ符
号のような統計的性質を使用して本発明によれば
反復補正ステツプ毎にステツプ・サイズ・パラメ
ータをラン・レングス検出器によつて選ぶように
なした特に好適でかつ有益な回路構成を得、この
場合、このラン・レングス検出器には各補正ステ
ツプの符号を供給し、またこの検出器は先行する
同一符号をもつた補正ステツプの数に応じてより
高いまたはより低いステツプ・サイズ・パラメー
タを選択する。

特に第３図に示す実施例においては、各相関器
１６はそれ専用のラン・レングス検出器２１を具
えていて、その入力部２２へ第１乗算器１７の出
力部に発生しかつ各補正ステツプの符号を表わす
信号を供給する。ラン・レングス検出器２１は検
出基準に基づいてその出力部２３にスイツチング
信号を生じ、このスイツチング信号を使用して二
位置スイツチ２４の制御を行う。即ち、ラン・レ
ングス検出器２１は乗算器１７からの補正ステツ
プの符号を表わす信号（タツプ９からのサンプル
信号が常に正の場合には残差誤差信号の符号を表
わす信号）のランレングスを検出し、それが所定
の長さより長いときは大きなステツプサイズAα
を選択し、所定の長さ以下のときは小さなステツ
プ・サイズαを選択する。従つて、この装置によ
れば調整段階においては大きな補正ステツプサイ
ズAαが選択されて迅速な調整が行われ、適度に
調整された状態になると小さな補正ステツプ・サ
イズαが選択されて最終誤差が小さくなる。尚、
このスイツチを電子スイツチとして構成するを可
とする。零入力状態やフイルタが適切に調整され
た状態にある場合には、このスイツチは図に示し
た切換位置に接続させてあり、従つて第２乗算器
１８にはステツプ・サイズ・パラメータαが供給
される。

第４図はラン・レングス検出器２１の実施例を
示す図である。ラン・レングス検出器２１の入力
部２２をｐ個のシフト・レジスタ素子を有するシ
フト・レジスタ２５の入力部とし、各シフト・レ
ジスタ素子をＱ出力部および出力部を有する双
安定素子により形成する。これらｐ個のシフト・
レジスタ素子の各々のＱ出力部を第１アンド・ゲ
ート２６に接続し、出力部を第２アンド・ゲー
ト２７に接続する。

第１アンド・ゲート２６の出力部および第２ア
ンド・ゲート２７の出力部をオア・ゲート２８に
接続し、その出力部２３をラン・レングス検出器
２１の出力部となす。次に第４図に示すラン・レ
ングス検出器の動作につき説明する。

第３図に１７で示す第１乗算器の出力部にクロ
ツク速度１／Ｔで発生しかつ補正ステツプの符号
を表わす信号を、値＋１または−１を有する符号
ビツトとして、シフト・レジスタ２５の入力部２
２に供給しそこでクロツク速度１／Ｔでシフトさ
せる。ｐ個のシフト・レジスタ素子の各々は、ク
ロツク瞬時にこれに供給された符号ビツトの値＋
１または−１に応じて、そのＱ出力部および出
力部に出力電圧を生じ、全てのＱ出力部が出力電
圧を生じた場合に限つてアンド・ゲート２６は１
つの出力信号を供給する。尚このような状態とな
るのはｐ個のシフト・レジスタ素子に記憶された
符号ビツトが全て同じ値＋１を有した時直ちにお
よびこの値を有している期間である。同様に、ｐ
個のシフト・レジスタ素子に記憶された全ての符
号ビツトが同じ値−１を有した時直ちにおよびこ
の値を有している期間に、全ての出力部が全て
出力電圧を発生する場合に限つてアンド・ゲート
２７が出力信号を生ずる。アンド・ゲート２６ま
たはアンド・ゲート２７が出力信号を生じると、
この出力信号をスイツチング信号としてオア・ゲ
ート２８を経て第３図に２４で示す二位置スイツ
チに供給してこのスイツチを調整せしめて大きな
ステツプ・サイズ・パラメータAαを選択して第
３図に１８で示す第２乗算器へ供給するような切
換位置へ切換える。

ラン・レングスすなわち同一の値＋１とか−１
の連続符号ビツトの個数の値に基づいて適切な検
出を行なうために、シフト・レジスタ２５のシフ
ト・レジスタ素子の個数ｐの選択が重要である。

第５図および第６図はコンピユータ・シミユレ
ーシヨンによつて得られた、適切に調整された段
階にある場合と調整段階の開始時とに夫々関係す
る図であり、両図においてラン・レングスを＋１
および−１の値に対して横軸にプロツトしてあ
り、縦軸にはあるラン・レングスの発生度数を対
数目盛でプロツトしてある。実線で示す垂直線は
20個の係数を有しかつ「符号アルゴリズム」の原
理で作動するエコー消去装置をシミユレーシヨン
して得られた結果を示しており、この場合各係数
は2400回補正され、従つて図示の測定結果は
48000回の補正と関係し、そのうち約24000のラン
が識別されたものである。これらランのうちの約
12000（すなわち50％）のランが（＋１および−１
補正にわたつて均一に分布した）長さ１を有し、
約6000（すなわち25％）が（＋１および−１補正
にわたり均一に分布した）長さ２を有する等々で
ある。破線は個別に等しく生じうる＋１および−
１値に対する理論的な結果を示している。第６図
に示す調整段階の開始時には、16以上の長さのラ
ンがほぼ規則的に発生しているが、これらのラン
は第５図に示す適当に調整された状態では起りそ
うもない（0.002％）。このことから前述した実施
例におけるシフト・レジスタ２５は例えばｐ＝16
個のシフト・レジスタ素子を有することがわか
る。かかるシフト・レジスタを備えた第４図に示
すようなラン・レングス検出器が同一符号の16回
の補正のシーケンスを検出すると直ちにより小さ
なステツプ・サイズ・パラメータαの代わりによ
り大きなステツプ・サイズ・パラメータAαを選
択する。

さらに一般的に、第４図に示すラン・レングス
検出器は、この検出器がｍ個の連続符号ビツトが
同一値を有していると確認すると直ちに、より大
きなステツプ・サイズ・パラメータAαの選択を
行なうと云つてもよい。

さらにまた、ｎ＜ｍとしたとき、ラン・レング
ス検出器がｍ個の連続符号ビツトの群内で同一値
のｎ個という一定個数の符号ビツトが発生したこ
とを確認すると直ちにこの検出器がより大きなス
テツプ・サイズ・パラメータAαの選択を実行す
るように、この検出器を構成することも可能であ
り、この場合には一定個数の符号ビツトが検出基
準となる。この目的のため、ラン・レングス検出
器をｎ−アウト・オブｍ−コード検出器として構
成する必要がある。かかる検出器はこれまでも知
られていて、レジスタに書込まれた０および１の
値のビツトを分類するために縦続接続されたｍ個
の蓄積素子から成る分類レジスタと、ビツト群を
このレジスタに書き込むための入力装置と、テス
ト基準（同一値のｎビツト）に従つて分類レジス
タの少なくとも一つの蓄積素子の情報入力部に接
続されており、供給されたビツト群が少なくとも
ｎ個の同一値のビツトを含むかどうか従つてテス
ト基準を満足しているかどうかによつて１−信号
または０−信号を供給する判定回路とを具えてい
る。

このような検出器の詳細については米国特許第
3764991号明細書を参照されたい。

第７図はラン・レングス検出器の他の実施例を
示すブロツク線図であつて、Ｂ＞Ａ＞１とした場
合、３つのステツプ・サイズ・パラメータα，
AαおよびBαの選択を可能となしたものである。

(4) 第７図の説明 この実施例のラン・レングス検出器の入力部２
２を例えば20個のシフト・レジスタ素子を有する
シフト・レジスタ２９の入力部によつて与え、各
シフト・レジスタ素子をＱ出力部および出力部
を有する双安定素子の形態となす。尚これら両出
力部の出力は互いに反転した関係にある。最初16
個のシフト・レジスタ素子の各々のＱ出力部を第
１アンド・ゲート３０に接続し、出力部を第２
アンド・ゲート３１に接続する。

17番目から20番目までのシフト・レジスタの
各々のＱ出力部を第３アンド・ゲート３２へ接続
し、これらの出力部を第４アンド・ゲート３３
へ接続し、第１アンド・ゲート３０の出力部およ
び第２アンド・ゲート３１の出力部を第１オア・
ゲート３４へ接続する。さらに、第１アンド・ゲ
ート３０および第３アンド・ゲート３２の出力部
を第５アンド・ゲート３６へ夫々接続し、第２ア
ンド・ゲート３１および第４アンド・ゲート３３
の出力部を第６アンド・ゲート３７へ夫々接続す
る。第５アンド・ゲート３６および第６アンド・
ゲート３７の出力部を第２オア・ゲート３８に
夫々接続し、その出力部３９からはラン・レング
ス検出器の出力を生じせしめる。第１オア・ゲー
ト３４の出力部を第７アンド・ゲート４０の第１
入力部へ直接接続し、第２オア・ゲート３８の出
力部を第７アンド・ゲート４０の第２入力部であ
る反転入力部へ接続し、その出力部４１からラ
ン・レングス検出器の別の出力を生ぜしめる。次
に第７図に示すラン・レングス検出器の実施例の
動作につき説明する。

この場合にも、補正ステツプの符号を表わす信
号が＋１または−１の値をもつた符号ビツドとし
てシフト・レジスタ２９の入力部２２にクロツク
速度１／Ｔで発生するとする。これら符号ビツト
を同じクロツク速度１／Ｔでシフト・レジスタ中
をシフトさせる。20個のシフト・レジスタ素子の
各々は、対応するシフト・レジスタ素子に与えら
れた符号ビツドがクロツク瞬時に値＋１または−
１を有するかどうかに応じて、そのＱ出力部また
はその出力部に出力電圧を生ずる。１番目から
16番目のシフト・レジスタ素子に記憶された符号
ビツトが全て＋１の同一値を有すると直ちにまた
この同一値を有している限りこれら１番目ないし
16番目までのシフト・レジスタ素子のＱ出力部が
出力電圧を生じ、そのとき第１アンド・ゲート３
０が出力電圧を生ずる。これに対し、１番目ない
し16番目のシフト・レジスタ素子に記憶された符
号ビツトの全てが−１の同一値を有すると直ちに
およびその同一値を有している限り、第２アン
ド・ゲート３１は出力電圧を生ずる。第１アン
ド・ゲート３０または第２アンド・ゲート３１が
出力信号を発生すると、この信号は第１アンド・
ゲート３４を経て第７アンド・ゲート４０の第１
入力部に供給され、この場合このアンド・ゲート
の反転入力部に信号が供給されていないと、その
出力部４１に出力信号を生じ、これがステツプ・
サイズ・パラメータAαを選択するためのスイツ
チング信号として作用する。シフト・レジスタ素
子の17番目ないし20番目までに記憶された符号ビ
ツトの全てが＋１の同一値を呈するとき、第３ア
ンド・ゲート３２は出力信号を生ずる。これに対
し、シフト・レジスタ素子の17番目ないし20番目
までに記憶された符号ビツトが全て−１の同一値
を呈するとき、第４アンド・ゲート３３が出力信
号を生ずる。さらに、シフト・レジスタ素子の１
番目ないし20番目までに記憶された符号ビツトが
全て＋１の同一値を有した時、第１および第３ア
ンド・ゲート３０および３２が両者とも出力信号
を生じて第５アンド・ゲート３６が出力信号を生
ずる。また、シフト・レジスタ素子の１番目ない
し20番目までに記憶された符号ビツトが全て同一
値−１を有した場合に、第２および第４アンド・
ゲート３３の両者が出力信号を生じ、その時第６
アンド・ゲート３７が出力信号を生ずる。この第
５または第６アンド・ゲート３６または３７が出
力信号を生ずると、この信号が第２オア・ゲート
３８に供給され、この出力端子３９に出力信号を
生じ、この信号がステツプ・サイズ・パラメータ
Bαを選択するためのスイツチング信号として作
用する。

第２オア・ゲート３８の出力信号をアンド・ゲ
ート４０の反転入力部に「禁止」信号として供給
してアンド・ゲート４０の出力信号を断つ。

(5) 第８図の説明 第８図は本発明によるデイジタル・エコー消去
装置の好適実施例を示すブロツク回路図であり、
第３図につき説明した実施例との相違点は順次構
造にあり、これによつて内部処理速度は著しく速
くならずに構成成分を相当節約することができ
る。

第８図に示す回路配置のアダプテイブ・フイル
タはＸ個のフイルタ係数を有し、各々の係数がＹ
ビツトを有しかつ確率的反復アルゴリズムによつ
て補正されるようなトランスバーサル・フイルタ
であるという仮定の上でその説明を行なう。この
デバイスの制御をシンボル速度１／Ｔのクロツク
信号で行なう。第８図において、このクロツク信
号を、信号処理に必要な制御信号を発生する制御
装置５１の入力部５０に供給し、この制御装置５
１の出力部５２および５３に速度１／Ｔの制御信
号S₁と速度Ｘ／Ｔの制御信号を夫々得ることがで
きる。

第８図に示すエコー消去装置のトランスバーサ
ル・フイルタ部分は制御信号S₁によつて制御され
る二位置スイツチ５５と、信号S₂によつて制御さ
れるデータ・レジスタ５６とを具えている。

各シンボル期間Ｔの開始時に、信号S₁によつて
スイツチ５５を位置に一時的に切換えて２進デ
ータ・シンボルのサンプルをデータ・レジスタ５
６に書込ませしめ、各シンボル期間Ｔの残りの期
間にスイツチ５５を位置へ切換えてその間デー
タ・レジスタ５６の出力部をその入力部へ接続し
てこのデータ・レジスタ５６が循環レジスタとし
て機能するようにし、その出力部に（Ｘ−１）個
の前のデータ・サンプルと新しいデータ・サンプ
ルとが連続して速度Ｘ／Ｔで発生するようにな
す。このトランスバーサル・フイルタ部分はさら
にＸ個のフイルタ係数を記憶する係数レジスタ５
７を具え、その出力部を加算器５８を経てその入
力部へ接続し、このレジスタ５７の制御を信号S₂
によつて行なつてこれらフイルタ係数が速度Ｘ／
Ｔでそのレジスタ内を循環するようになす。

データ・レジスタ５６の出力部でのデータ・サ
ンプルと、係数レジスタ５７の出力部でのフイル
タ係数とを乗算器５９で乗算して各シンボル期間
Ｔにこの乗算器の出力部にＸ個の積信号を生ぜし
め、これら積信号を累算器６０に蓄積して近似エ
コー信号のサンプルを形成するようになす。この
累算器６０は構成成分６１とストア６２とを具
え、ストア６０の制御を信号S₁によつて行なつて
近似エコー信号のサンプルが各シンボル期間Ｔの
終りに累算器６０の出力部に発生するようにな
す。この近似エコー信号のこれらサンプルをデイ
ジタル対アナログ変換器６３を経て比較器６４へ
供給し、これを入力部６５を経てこの比較器６４
に供給された入来信号から減算して残差誤差信号
を形成する。

第８図に示すエコー消去装置の相関部分は乗算
器６６を具えていて、この乗算器をアナログ対デ
イジタル変換器６７を経て比較器６４の出力部に
接続させるとともに遅延線６８を経てデータ・レ
ジスタ５６の出力部へ接続される。この遅延線は
遅延差を補償する機能を有している。この乗算器
６６においては、遅延回路網６８の出力部のデー
タ・サンプルと、アナログ対デイジタル変換器６
７の出力部に生じた残差誤差信号のサンプルとを
掛け合わせて各シンボル期間Ｔにこの乗算器の出
力部６９にＸ個の積信号を生じさせるようにな
す。またこの乗算器の出力部７０にこれら積と関
連する極性ビツトを生じさせる。この相関部分は
さらに出力部６９および７０に接続させたゲート
回路７１と、出力部７０に接続されたラン・レン
グス検出器７２とを具えていて、この検出器７２
は、その内部で検ベられた係数に関連して保持さ
れる連続符号ビツトの値のラン・レングスが検出
基準としての同一値のＰ個の符号ビツトのラン・
レングスを満足するか否かに応じて、ゲート回路
７１内で乗算器６６の出力部６９に発生した各積
にステツプ・サイズ・パラメータαまたはAαを
掛け合わせるように、このゲート回路７１を制御
する出力信号を有している。この乗算はビツトの
重みを変えることによつて簡単に行なう。なぜな
らば１位置だけ上位または下位へシフトさせるこ
とによつて２進値を２倍または２分の１にするこ
とができるからである。どの程度多くの位置にわ
たりこのシフトを行なわせる必要があるかは選択
されたステツプ・サイズ・パラメータαまたは
Aαによつて決まる。選択されたステツプ・サイ
ズ・パラメータαをこれら積に対し乗算する場合
には、これら積をゲート回路７１の出力部７３に
生じさせ、また選択されたステツプ・サイズ・パ
ラメータAαをこれら積に対し乗算する場合には、
かかる積をゲート回路７１の出力部７４に発生さ
せる。これら出力部７３および７４の両者を加算
器５８に接続し、そこでこの加算器に供給された
値によつてＸ個の係数を順次に補正する。

この実施例のエコー消去装置においては、ラ
ン・レングス検出器７２はストア７５を具え、こ
のストアをＰ個のシフト・レジスタの直列配置か
ら組み立ててあり、これら各シフト・レジスタは
ｑ個のシフト・レジスタ素子を有している。尚、
ｐは検出基準としてのｐ個の符号ビツトのラン・
レングスに等しく、ｑは係数の個数に等しい。乗
算器６６の出力部７０に発生する符号ビツトを第
１シフト・レジスタの第１シフト・レジスタ素子
の入力部に供給する。

ｐ個の各シフト・レジスタの最終シフト・レジ
スタ素子の出力部をｐ個の入力部を有するアン
ド・ゲート７６およびｐ個の入力部を有するノ
ア・ゲート７７に夫々接続し、これら各ゲートの
出力部をオア・ゲート７８に接続する。同一値の
ｐ＝16個の符号ビツトのラン・レングスを検出基
準とすると、ストア７５は16個のシフト・レジス
タを具え、この16個のシフト・レジスタの各々の
シフト・レジスタ素子の内容を全て信号S₂の制御
の下ですなわち係数レジスタ５７でＸ個の係数が
循環すると同一の速度Ｘ／Ｔで同時に循環させ
る。このことから、係数レジスタ５７から加算器
５８へ係数が供給される瞬時毎に、16個のシフ
ト・レジスタの各々の出力部に１つの符号ビツト
が現われ、これら符号ビツトが一緒になつて、こ
の係数16個の前の補正の各々の符号を表わしてい
る値を有する16個の符号ビツトを構成することが
わかる。アンド・ゲート７６およびノア・ゲート
７７に供給される符号ビツトの全てが必ずしも同
一値を有していない場合には、アンド・ゲート７
６もノア・ゲート７７も出力信号を生ぜず従つて
オア・ゲート７８の出力部には何ら出力信号が生
じない。ということはステツプ・サイズ・パラメ
ータαを選択することを意味する。しかしなが
ら、アンド・ゲート７６およびノア・ゲート７７
に供給される16個の符号ビツトの全てが同一値を
有する場合には、16個の符号ビツトの各々の値が
＋１であるとアンド・ゲート７６が出力信号を生
じ、これに対し、16個の符号ビツトの各々の値が
−１であるとノア・ゲート７７が出力信号を生ず
る。アンド・ゲート７６の出力信号またはノア・
ゲート７７の出力信号をスイツチング信号として
オア・ゲート７８を経てゲート回路７１に供給し
より大きなステツプ・サイズ・パラメータAαを
選択する。

さらに留意すべきことは、第３図に示す回路配
置においては、デイジタル・フイルタ１を例えば
文献(8)に記載されているような補間デイジタル・
フイルタとして構成してもよい。

さらに留意すべきことは、第３図に示す実施例
においては、各相関器１６が専用のラン・レング
ス検出器を具えているとしている。また第３図に
示す回路配置は、絶対値が最も大なる係数と関連
する相関器１６のみにラン・レングス検出器を設
けた場合でも、十分に満足に動作する。その場
合、このラン・レングス検出器で全てのスイツチ
２４を制御することが可能である。

【図面の簡単な説明】

第１図はデータ伝送用分散性チヤネルを等化に
するための既知の回路を示すブロツク線図、第２
図は２線回線にわたるデータ伝送に対するエコー
消去用の既知の回路を示すブロツク線図、第３図
は本発明によるエコー消去装置の一実施例を示す
ブロツク線図、第４図は第３図に示した回路配置
に使用したラン・レングス検出器の取り得る実施
例を示すブロツク線図、第５図および第６図は検
査基準を説明するための説明図、第７図はラン・
レングス検出器の他の実施例を示すブロツク線
図、第８図は本発明によるエコー消去装置の詳細
部分を示すブロツク線図である。 １……トランスバーサルフイルタ、２……リミ
ツタ、３……係数調整装置、４，６４……比較
器、４，１……片方向送信器、４，２……片方向
受信路、４，３……両方向路、４，４……ハイブ
リツド結合回路網、５……入力端子、６……フイ
ルタ、７，１５……サンプリング装置、８……遅
延素子、９……（遅延素子の）タツプ、１０，１
７，１８，５９，６６……乗算器、１１……総和
装置、１２……（係数調整装置の）出力端子、１
３，６３……デイジタル対アナログ変換器、１４
……スライサ、１６……相関器、２０，６０……
累算器、２１，７２……ラン・レングス検出器、
２４，５５……スイツチ、２５，２９……シフ
ト・レジスタ、２６，２７，３０〜３３，３６，
３７，４０，７６……アンド・ゲート、２８，３
４，３８，７８……オア・ゲート、５１……制御
装置、５６……データ・レジスタ、５７……係数
レジスタ、５８……加算器、６２，７５……スト
ア、６７……アナログ対デイジタル変換器、６８
……遅延回路網、７１……ゲート回路、７７……
ノア・ゲート。

Claims (1)

1. 【特許請求の範囲】 １ 入力回路およびこの入力回路に結合され、こ
   の入力回路に供給される入力信号を順次遅延させ
   た一連の信号を発生する遅延信号発生手段と； 総和装置によつて形成され、フイルタ出力信号
   を発生するための出力回路と； 前記遅延信号発生手段と前記出力回路との間に
   結合され、一連の各フイルタ係数に従つて前記入
   力信号の順次遅延させた一連の信号に重み付けす
   るための重み付け手段； とを有している非巡回形フイルタを具えており、
   さらに； 前記出力回路に結合された比較器およびこの比
   較器に前記フイルタ出力信号および基準信号を供
   給して誤差信号を発生させるための手段； 前記比較器と前記重み付け手段との間に結合さ
   れた相関回路手段および前記誤差信号と前記入力
   信号の順次遅延させた一連の信号とを前記相関回
   路手段に供給し、前記各フイルタ係数を正および
   負の補正ステツプで反復調整して、前記誤差信号
   の規定された関数を最小にするための手段； も具えており、前記相関回路手段が、前記各補正
   ステツプのステツプ・サイズを、数個の異なる値
   のステツプ・サイズ・パラメータのうちから１つ
   のステツプ・サイズを選択して変える手段を有し
   ている非巡回形フイルタを具える回路配置におい
   て、フイルタ係数に対する各補正ステツプのステ
   ツプ・サイズを変えるための前記手段が、各補正
   ステツプの符号を受信するラン・レングス検出器
   を具え、このラン・レングス検出器が現行の補正
   ステツプに先行する一群の連続補正ステツプ中に
   生じている同一符号を有する補正ステツプの個数
   を検出し、かつこの検出した同一符号を有する補
   正ステツプの個数が予定数よりも大きいか、又は
   小さいかに応じて大きい、又は小さいステツプ・
   サイズを選出するように構成したことを特徴とす
   る非巡回形フイルタを具える回路配置。 ２ 前記フイルタ係数をすべて同時に調整するよ
   うにした特許請求の範囲１記載の非巡回形フイル
   タを具える回路配置において、前記相関回路手段
   が前記一連の各フイルタ係数におけるフイルタ係
   数の個数に対応する複数個の相関回路を具え、前
   記各相関回路が、これらの回路に関連するラン・
   レングス検出器を具えることを特徴とする非巡回
   形フイルタを具える回路配置。 ３ 前記ラン・レングス検出器はシフト・レジス
   タを具え、該シフト・レジスタは補正ステツプの
   符号を表す信号をこのシフト・レジスタに供給す
   るための入力部を有するとともに、各々がＱ出力
   部および出力部を有するｐ個のシフト・レジス
   タ素子を含んでおり、さらに前記ラン・レングス
   検出器は、各入力部が前記Ｑ出力部に夫々接続さ
   れている第１アンド・ゲートと、各入力部が前記
   Ｑ出力部に夫々接続されている第２アンド・ゲー
   トと、各入力部が前記第１アンド・ゲートの出力
   部および前記第２アンド・ゲートの出力部に夫々
   接続されているオア・ゲートとを具え、該オア・
   ゲートは、全ての前記Ｑ出力部または全ての前記
   Ｑ出力部のいずれかが出力信号を生じたとき、値
   の異なる２つのステツプ・サイズ・パラメータか
   ら大きい方のステツプ・サイズを選出するための
   スイツチング信号を生ずるようになしたことを特
   徴とする特許請求の範囲２記載の非巡回形フイル
   タを具える回路配置。 ４ 前記ラン・レングス検出器はシフト・レジス
   タを具え、該シフト・レジスタは補正ステツプの
   符号を表わす信号をこのシフト・レジスタに供給
   するための入力部を有するとともに、各々がＱ出
   力部および出力部を有するｎ＝ｐ＋ｒ個のシフ
   ト・レジスタ素子を含んでおり、さらに前記ラ
   ン・レングス検出器は、各入力部が連続するｐ個
   から成る第１群のシフト・レジスタ素子の全ての
   Ｑ出力部に夫々接続されている第１アンド・ゲー
   トと、各入力部が連続するｐ個から成る前記第１
   群のシフト・レジスタ素子の全ての出力部に
   夫々接続されている第２アンド・ゲートと、各入
   力部が連続するｒ個から成る第２群のシフト・レ
   ジスタ素子の全てのＱ出力部に夫々接続されてい
   る第３アンド・ゲートと、各入力部が連続するｒ
   個から成る前記第２群のシフト・レジスタ素子の
   全ての出力部に夫々接続されている第４アン
   ド・ゲートと、各入力部が前記第１アンド・ゲー
   トの出力部と前記第２アンド・ゲートの出力部と
   に夫々接続されておりかつ、ｐ個から成る前記第
   １群のシフト・レジスタ素子の全てのＱ出力部ま
   たは該第１群のシフト・レジスタ素子の全ての
   出力部のいずれかが出力信号を生じたとき、値の
   異なる３つのステツプ・サイズ・パラメータのう
   ちから２番目に大きなステツプ・サイズを選出す
   るためのスイツチング信号を生ずるようになした
   第１オア・ゲートと各入力部が前記第１アンド・
   ゲートの出力部および前記第３アンド・ゲートの
   出力部とに夫々接続されている第５アンド・ゲー
   トと、各入力部が前記第２アンド・ゲートの出力
   部および前記第４アンド・ゲートの出力部に夫々
   接続されている第６アンド・ゲートと、各入力部
   が前記第５アンド・ゲートの出力部および前記第
   ６アンド・ゲートの出力部に夫々接続されてお
   り、かつ、連続するｐ個から成る前記第１群のシ
   フト・レジスタ素子および連続するｒ個から成る
   前記第２群のシフト・レジスタ素子の両者の全て
   のＱ出力部またはこれらの両者の群のシフト・レ
   ジスタ素子の全ての出力部の出力信号を生じた
   とき、値の異なる前記３つのステツプ・サイズ・
   パラメータのうちから最も大きいステツプ・サイ
   ズを選出するためのスイツチング信号を生ずるよ
   うになした第２オア・ゲートとを具えることを特
   徴とする特許請求の範囲２記載の非巡回形フイル
   タを具える回路配置。 ５ 前記ラン・レングス検出器は非反転入力部と
   反転入力部とを有する第７アンド・ゲートを具
   え、前記第１オア・ゲートの出力部を前記非反転
   入力部に接続させてありおよび前記第２オア・ゲ
   ートの出力部を前記第７アンド・ゲートの反転入
   力部に接続させてあり、前記第２オア・ゲートの
   出力部にスイツチング信号が生じたとき、該スイ
   ツチング信号により前記第１オア・ゲートの出力
   部に生じているスイツチング信号をさえぎるよう
   になしたことを特徴とする特許請求の範囲４記載
   の非巡回形フイルタを具える回路配置。 ６ 前記係数を順次に調整するようになした特許
   請求の範囲１記載の非巡回形フイルタを具える回
   路配置において、（ｐをラン・レングスとしおよ
   びｑを係数の個数としたとき）各々がｑ個のシフ
   ト・レジスタ素子を有するｐ個のシフト・レジス
   タを含んでいるストアを具え、これらシフト・レ
   ジスタを直列に配置させてあり、前記ラン・レン
   グス検出器の入力部を第１番目のシフト・レジス
   タの第１番目のシフト・レジスタ素子の入力部に
   よつて与えており、ｐ個のシフト・レジスタの
   各々の最終シフト・レジスタ素子の出力部をｐ個
   の入力部を有するアンド・ゲートおよびｐ個の入
   力部を有するノア・ゲートの両者に接続させてあ
   り、これらアンド・ゲートおよびノア・ゲートの
   出力部を、ｐ個のシフト・レジスタの各々の出力
   部に生じた出力信号が全て（０かまたは１のいず
   れかの）同一の値を有するときには常に、値の異
   なる２つのステツプ・サイズ・パラメータのうち
   から大きい方のステツプ・サイズを選出するため
   のスイツチング信号を発生するようになしたオ
   ア・ゲートのそれぞれの入力部に接続してあるこ
   とを特徴とする非巡回形フイルタを具える回路配
   置。