CN1667749A - 消除半导体存储器设备中的符号间干扰的装置及其方法 - Google Patents

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Abstract

提供一种ISI消除电路，包括：存储单元，用于存储与接收信号相关的ISI值；运算器，用于通过从接收信号中减去ISI值来产生运算器输出信号；以及比较器，用于响应运算模式来操作运算器输出信号。还提供了一种用于消除ISI的方法，包括：存储接收信号的基电压值；在希望消除ISI的时间点，顺序地存储接收信号的ISI值；在每个被存储的ISI值与被存储的基电压值之间产生差值；以及放大被减的信号以确定其逻辑状态。

Description

消除半导体存储器设备中的符号间干扰的装置及其方法
本申请要求2003年11月23日提交的韩国专利申请号为No.2003-95139的优先权，结合该申请作为参考。
技术领域
本发明涉及一种半导体存储器设备，尤其涉及一种用于消除接收信号的符号间干扰(ISI)成分的设备和方法。
背景技术
随着半导体技术的发展，当前已有一种增加时钟频率和数据传送速率的趋势。在个人电脑(PC)中，中央处理器(CPU)的时钟频率显著地发展已超过3GHz，而CPU的外围设备数据传送速率却落后了。在动态随机存储器(DRAM)设备中，特别是，由于受限制的信道带宽和多站式结构，因为ISI引起的失真上升，转而使数据传送速率降低。其中DRAM总线被设计为具有一个信道，信道加载中的增加也会限制带宽，因此导致ISI。该ISI也可以使接收信号失真并使数据传送速率下降。进而，其中的DRAM总线由多站式总线体系结构构造，该体系结构具有多个槽和不连续的点，原始接收信号由于从其它芯片反射的波形而失真。由于该带宽限制导致的ISI被称为线性ISI。在多站式体系结构中，由反射波形产生的信号失真被认为是非线性ISI。因为线性和非线性ISI产生接收信号的失真，它们共同被称为ISI。
图1示出了ISI上升的DRAM多站式总线的方块图。图2是一个波形图，示出了由图1的ISI变型的接收信号。下面将参照这些附图给出简要描述。
参照图1，总线经传输线在DRAM和DRAM控制器之间传送和接收信号，其中传输线由印制电路板(PCB)制成。在这个多站式总线中，每四个槽中都具有两个级(rank)。当各个级中的DRAM由同样的模块或者其它模块共用时，管脚负荷(pin loading)增长。因为从其它芯片接收的反射波，管脚负荷的这种增长产生了ISI，因此严重地使传送信号失真。
图2示出了传送信号的图形，它的幅值通过终端阻抗而减少并通过ISI而失真。在某种环境中，例如串联柱脚终端逻辑独立(SSTL)接口，由于终端阻抗，基电压可以具有非零值。在这种情况下，甚至尽管没有ISI，接收信号的幅值仍然减小，由于线性和非线性ISI的影响，其可能包含不必要的ISI成分。
输入缓冲器通常能识别图2示出的ISI的失真信号。ISI失真信号识别继续发展。例如，美国专利No.6493394提出一种用于减少在SSTL信号传输线上的ISI的判定反馈均衡器(DFE)电路。美国专利Nos.6377637和6157688也提出了类似的电路。但是，在这些电路中，不能在包括SSTL接口的DRAM多站式总线体系结构的传输系统中最优地消除线性和非线性ISI。这是因为这些电路致力于消除的传输线上的ISI。
发明内容
本发明的一个目的是克服在半导体存储设备中的现有ISI消除电路和方法的缺点。
我们提供一种消除电路ISI，其包括：存储单元，用于存储与接收信号相关的ISI值；运算器，用于通过从接收信号中减去ISI值来产生运算器输出信号；以及比较器，用于响应运算模式来操作运算器输出信号。
在练习模式中，该比较器提供运算器输出信号到存储单元，在正常模式中，比较器输出运算器输出信号。
存储单元可以包括第一存储单元以存储相应于接收信号的基电压值，并包括至少一个第二存储单元以存储相应于接收信号的ISI值。
该ISI消除单元可以包括用于产生时钟信号和提供时钟信号到存储单元的时钟信号产生单元。时钟信号可以顺序地产生多相时钟信号。多相时钟信号可以具有与存储单元一样多的相位。
运算器可以响应前同步信号而产生运算器输出信号。该前同步信号是具有占空度(duty cycle)为1/(存储单元的数量)的脉冲信号。
存储单元可以包括一个增/减计数器来计数输出信号，以及一个数模转换器用于将计数输出信号转换成模拟信号。该增/减计数器可以存储接收信号的基电压或者在希望消除ISI的时间点上的ISI值。数模转换器可以将存储在增/减计数器中的存储值转换为模拟信号并提供该模拟信号给运算器。增/减计数器和数模转换器可以在(数据传输频率)/(存储单元的数量)的频率上操作。
在练习模式中，第一存储单元可以增加和减少运算器输出信号直到它被最小化，并可以存储接收信号的基电压值。并且在正常模式中，第一存储单元可以提供存储基电压值给运算器。
在练习模式中，第二存储单元可以增加和减少来自运算器的输出信号直到它被最小化，并可以存储相应于相关时钟信号的接收信号的各自的ISI值。并且在正常模式中，第二存储单元可以提供每个存储ISI值给运算器。
该存储单元可以响应时钟信号操作。
在练习模式中，运算器可以从接收信号中减去ISI值直到差值被最小化，在正常模式中，运算器可以从接收信号中减去ISI值和基电压值。
我们还可以提供一种用于消除ISI的方法，该方法包括：存储接收信号的基电压值，并在希望消除ISI的时间点顺序地存储接收信号的ISI值，产生在每个存储ISI值和存储基电压值之间的差值，并且放大该差值信号以确定其逻辑状态。
该方法可以包括：在传输接收信号之前施加前同步信号以预测接收信号的ISI值。
该方法可以包括：响应基电压值而产生多相时钟信号。
该方法可以包括：响应ISI消除定时而产生多相时钟信号。
为了实现上述的目的，根据本发明的一方面，提供一种用于消除半导体设备中的接收信号的ISI的设备，其包括：存储单元，该存储单元包括用于存储接收信号的基电压值的第一存储单元，以及至少包括用于在希望消除ISI的时间点存储接收信号的ISI值的第二存储单元；用于接收来自存储单元的存储值并从接收信号中减去存储值的运算器；以及比较器，其用于放大来自运算器的输出信号，并在练习模式中将得到的数据反馈到存储单元以及在正常模式中输出该数据。
进一步，该设备还包括用于在接收信号的基电压值希望被存储的时间点以及希望消除ISI的时间点产生时钟信号给存储单元的时钟信号产生单元。
通过施加前同步信号实现练习模式的操作，该前同步信号用于在传输接收信号之前预测接收信号的ISI值给ISI消除设备。
为了达到上述目的，根据本发明的另一方面，提供一种用于消除半导体设备中接收信号的ISI的方法，该方法包括以下步骤：存储接收信号的基电压值；在希望消除ISI的时间点顺序地存储接收信号的ISI值；从接收信号中减去每个在希望消除ISI的时间点的存储ISI值与存储基电压值之间的差值；并且放大该被减去的信号以确定其逻辑状态。
进一步，该方法还包括步骤：在传输接收信号之前，施加前同步信号，用于预测接收信号的ISI。该方法还包括步骤：在接收信号的基电压值希望被存储的时间点以及希望消除ISI的时间点产生多相时钟信号。
附图说明
对于本领域的普通技术人员来说，本发明的上述和其它特征以及优点将通过参考下面的附图的优选实施例的详细描述变得更加明显。
图1是DRAM多站式总线的方块图。
图2是与图1所示的DRAM多站式总线相关的ISI失真信号的波形图。
图3是根据本发明实施例的ISI消除设备的方块图。
图4是与图3所示的ISI消除设备相关的前同步信号和时钟信号的操作时间图。
图5是根据本发明实施例的在练习模式中的ISI消除设备的方块图。
图6是根据本发明实施例的在正常模式中的ISI消除设备的方块图。
图7是根据本发明实施例的ISI消除设备的方块图。
图8是根据本发明实施例的在操作ISI消除设备之前的接收信号图。
图9是根据本发明实施例的在操作ISI消除设备之后的输出信号图。
图10是根据本发明实施例的在操作ISI消除设备之前的接收信号眼图张度的眼图。
图11是根据本发明实施例的在操作ISI消除设备之后的输出信号眼图张度的眼图。
具体实施方式
下面将参考附图对本发明进行更加全面的描述。但是，本发明可以以不同形式实施并不限于此处阐述的实施例。提供这些实施例，是为了使公开内容详尽和完整，并将对本领域的技术人员完全传达本发明的范围。在整个说明书中，相同的标记表示相同的元件。
图3是示出根据本发明实施例的ISI消除设备的方框图。图4是用于图3所示的ISI消除设备的前同步(preamble)信号和时钟信号的时间图。参考图3和图4，我们描述根据本发明实施例的ISI消除设备的结构和操作。
参考图3和图4，该ISI消除设备包括用于存储接收信号的基电压值的存储单元310，该信号包含ISI成分或者在希望消除ISI的时间点的ISI值。本实施例还包括用于从存储单元310接收存储值并从接收信号中减去存储值的运算器320。还包括比较器330，其用于放大来自运算器320的输出信号，从而确定其逻辑状态。在练习模式中，比较器330将得到的数据反馈回存储单元310，在正常模式中，该比较器输出该得到的数据。
存储单元310包括用于存储接收信号Ri的基电压值的第一存储单元，和至少一个用于存储相应于相关时钟信号clk1×1、clk1×2和clk1×3的接收信号Ri的ISI值的第二存储单元。例如，如图4所示，当在三个时间点n1、n2和n3希望消除ISI时，需要三个第二存储单元。进而，每个存储单元3 10包括一个增/减计数器302和一个数模转换器(DAC)304。在练习模式中，增/减计数器302在希望存储接收信号的基电压值时或者在希望消除ISI的时间点n1、n2和n3时操作。增/减计数器302增加或者减少来自运算器的输出信号Xi直到它被最小化，并且存储接收信号的基电压值或者在希望消除ISI的时间点的ISI值。DAC 304将数字信号转换为提供给运算器320的模拟信号，该数字信号已经通过增/减计数器302增加或减少。在练习模式结束和正常模式开始之后，DAC 304将存储值转换为模拟信号，其中存储值被存储在增/减计数器302中。这个模拟信号然后被提供给运算器320。进而，增/减计数器302和DAC 304以多达(数据传输频率)/(存储单元的数量)的频率操作。因此，增/减计数器的操作速率负荷以及数模转换器的数据传输速率减小。
运算器320可以包括减法器。在练习模式中，运算器320从接收信号Ri中减去存储单元中的存储值Ni，直到差值被最小化。经过这样的操作，接收信号的基电压值或者在希望消除ISI的时间点的ISI值就被存储在存储单元310中。在正常模式中，运算器320从存储单元310接收存储值Base0(第一存储单元中的基电压值)或者ISIi(第二存储单元中的ISI值)。然后，运算器320从接收信号Ri中减去这些值从而仅仅消除纯ISI值。这样做的原因是，由于每个存储在第二存储单元中的ISI值都包含用于接收信号的幅值-减少值，也就是，基电压值，该幅值-减少值由终端阻抗产生，为了仅仅消除纯ISI成分，必须考虑接收信号的基电压值。因此，在正常模式中，运算器320将提供一个信号给比较器330，其中在该信号中仅消除了在希望消除ISI的时间点上的接收信号的ISI成分。
比较器330放大电压差值，该差值是运算器的输出信号，因此其逻辑状态被确定。在练习模式中，比较器330将得到的数据反馈给存储单元，在正常模式中，比较器输出该得到的数据。
进而，在本发明的一个实施例中，前同步信号Ti被连续施加到ISI消除设备以预测接收信号的基电压值和在希望消除ISI的时间点的ISI值。在传输用于练习模式的操作的接收信号之前，施加该前同步信号Ti。在练习模式中，使用前同步信号Ti来预测基电压值和在希望消除ISI的时间点的ISI值，并且将其存储在存储单元310中。经过这样的操作，在正常模式中，响应预测的存储值仅仅消除接收信号的ISI成分。因此，必须在系统通电之后以及在半导体存储器在正常模式中操作之前进行练习模式。并且前同步信号的数量必须基于ISI消除设备的精度来确定，也就是，增/减计数器302和数模转换器304使用的比特位的数量，其中增/减计数器302和数模转换器304组成存储单元310。例如，当存储单元由6-位增/减计数器和6-位数模转换器组成时，需要64个前同步信号来预测一个ISI。例如，如果存在如图4所示的希望预测ISI的三个时间点，则前同步信号具有四个脉冲信号的周期4T。脉冲信号的数量是第二存储单元的数量加1或者是存储单元的总数量。具有1/(存储单元的数量)的占空度的一个脉冲信号也被连续施加。当希望预测ISI的时间点的数量增加时，占空度将以反比例减小。
进而，在练习模式中，为了在希望存储接收信号的基电压值的时间点和希望消除ISI的时间点n1、n2和n3操作增/减计数器302，在相关时间点产生时钟信号clk1×0、clk1×1、clk1×2和clk1×3并提供给增/减计数器302。时钟信号clk1×0、clk1×1、clk1×2和clk1×3的相数与存储单元的相数相同。这些时钟信号是多相时钟信号，它们在希望存储接收信号的基电压值的时间点和希望消除ISI的时间点n1、n2和n3顺序地产生。
将参照图5至图7更加详细地描述根据本发明实施例的ISI控制设备的构造和操作。图5是根据本发明实施例的在练习模式中的ISI消除设备的方块图。图6是根据本发明实施例的在正常模式中的ISI消除设备的方块图。图7是根据本发明实施例的ISI消除设备的方块图。
图5至图7中示出的本发明的实施例用于说明具有多站式总线体系结构的DRAM存储器设备中的ISI消除设备。参照图5-7，该ISI消除设备包括用于存储具有ISI成分的接收信号Ri的基电压值的第一存储单元310a、第二存储单元310b、用于在希望消除ISI的时间点存储接收信号Ri的ISI值的310c和320c、和用于从存储单元接收存储值Ni并从接收信号Ri中减去存储值的运算器320。该ISI消除设备还包括用于放大来自运算器的输出信号Xi的比较器330，从而其逻辑状态被确定。在练习模式中，比较器330将得到的数据反馈回存储单元310a、310b、310c和310d，在正常模式中，比较器输出该得到的数据。该ISI消除设备还包括用于产生和提供时钟信号给存储单元的时钟信号产生单元340。该时钟在接收信号Ri的基电压值希望被存储的时间点和希望消除ISI的时间点被提供。在正常模式中，时钟信号产生单元340产生具有与数据传输频率相同频率的时钟信号。在练习模式中，时钟信号产生单元340顺序地产生具有四分之一数据传输频率和四相的多相时钟信号。时钟信号的相在接收信号的基电压值希望被存储的时间点和希望消除ISI的时间点使能第一和第二存储单元。
根据本发明实施例的练习模式中的ISI消除设备的操作通过每个控制信号ctr10、ctr11、ctr12和ctr13以及通过时钟信号clk1×0、clk1×1、clk1×2和clk1×3来执行，其中该控制信号控制第一和第二存储单元的操作周期。如图5所示，这些时钟信号在接收信号的基电压值希望被存储的时间点和希望消除ISI的时间点n1、n2和n3上顺序地产生。进而，为了预测接收信号的基电压值和在希望消除ISI的时间点的ISI值，在传输接收信号之前，前同步信号被连续地施加到ISI消除设备。
开关306a在第一控制信号ctr10有效的周期中接通。响应在希望存储具有ISI成分的接收信号的基电压值的时候产生的时钟信号clk1×0，第一存储单元中的增/减计数器302a增加和减少来自运算器的输出信号Xi直到它被最小化。增/减计数器302a也存储接收信号的基电压值Base0。随后，开关306b在第一控制信号ctr10无效而第二控制信号ctr11有效的周期中接通。然后，响应在希望消除ISI的第一时间点n1产生的时钟信号clk1×1，第二存储单元中的增/减计数器302b增加和减少来自运算器的输出信号Xi直到它被最小化，并且存储在希望消除ISI的第一时间点n1的ISI值ISI1。随后，开关306c在第二控制信号ctr11无效而第三控制信号ctr12有效的周期中接通。然后，响应在希望消除ISI的第二时间点n2产生的时钟信号clk1×2，第二存储单元中的增/减计数器302c增加和减少来自运算器的输出信号Xi直到它被最小化，并且存储在希望消除ISI的第二时间点n2的ISI值ISI2。同样地，开关306d在第三控制信号ctr12无效而第四控制信号ctr13有效的周期中接通。然后，响应在希望消除ISI的第三时间点n3生的时钟信号clk1×3，第二存储单元中的增/减计数器302d增加和减少来自运算器的输出信号Xi直到它被最小化，并且存储在希望消除ISI的第三时间点n3的ISI值ISI3。时钟信号clk1×0、clk1×1、clk1×2和clk1×3是多相时钟信号，它们具有四相并在接收信号的基电压值希望被存储的时间点和希望消除ISI的时间点n1、n2和n3顺序地产生。增/减计数器302a、302b、302c和302d以及第一和第二存储单元中的数模转换器304a、304b、304c和304d以四分之一数据传送频率的频率操作，以便减少增/减计数器的操作速率负荷并减少数模转换器的数据传送速率。
一旦接收信号的基电压值和在希望消除ISI的时间点的ISI值被存储在存储单元的各自增/减计数器中，就完成了练习模式的操作并且开始正常模式的操作。在正常模式中，ISI消除设备的操作将根据本发明实施例被论述。如图6所示，响应来自比较器的输出信号的在前信号Di-1，连接到第一和第二存储单元的开关308a和312a被接通。这些开关被接通，从而，存储在第一存储单元中的基电压值Base0和存储在第二存储单元中的在希望消除ISI的第一时间点的ISI值ISI1被提供给运算器320。随后，响应来自比较器的输出信号的在前信号Di-2，连接到第一和第二存储单元的开关308b和312b被接通。这些开关被接通，从而，存储在第一存储单元中的基电压值Base0和存储在第二存储单元中的在希望消除ISI的第二时间点的ISI值ISI2被提供给运算器320。同样地，响应来自比较器的输出信号的在前信号Di-3，连接到第一和第二存储单元的开关308c和312c被接通。这些开关被接通，从而，存储在第一存储单元中的基电压值Base0和存储在第二存储单元中的在希望消除ISI的第三时间点的ISI值ISI3被提供给运算器320。
运算器320从具有ISI成分的接收信号Ri中减去一个差值，该差值是从第二存储单元输入的每个ISI值ISI1、ISI2和ISI3与从第一存储单元输入的每个基电压值Base0之间的差值。就是说，该运算器320从具有ISI成分的接收信号Ri中减去从第二存储单元输入的每个ISI值ISI1、ISI2和ISI3，将所得到的差值加上从第一存储单元输入的基电压值Base0，然后输出结果。为了仅仅消除纯ISI成分，考虑到接收信号的基电压值，这样允许接收信号的基电压值进行改变。执行该步骤，是因为存储在第二存储单元中的各个ISI值ISI1、ISI2和ISI3包括对于接收信号的幅值-减少值，也就是，基电压值Base0，所述幅值-减少值由终端阻抗产生。如果来自运算器的输出信号Xi有效，则比较器330放大来自运算器的输出信号以输出数据Di。
将参考图7的整体方块图来描述根据本发明实施例的ISI消除设备的练习模式和正常模式的操作。在练习模式中，各个控制信号ctr10、ctr11、ctr12和ctr13被顺序地产生以控制第一和第二存储单元的操作周期。多相时钟信号clk1×0、clk1×1、clk1×2和clk1×3在接收信号的基电压值希望被存储的时间点和希望消除ISI的时间点顺序地产生。控制信号ctr10、ctr11、ctr12和ctr13由多路转换器(MUX)309a、309b、309c、311和313选择，然后使与第一和第二存储单元连接的开关308a、308b、308c、312a、312b、312c接通。响应时钟信号clk1×0、clk1×1、clk1×2和clk1×3，第一和第二存储单元中的增/减计数器302a、302b、302c和302d增加或减少来自运算器的输出信号Xi直到它被最小化。这些时钟信号在操作周期中产生，并在希望消除ISI的时间点顺序地存储基电压值Base0或者各个ISI值ISI1、ISI2和ISI3。随后，如果控制第一和第二存储单元的操作周期的控制信号ctr10、ctr11、ctr12和ctr13全部无效时，则该设备随后转换到产生时钟信号clk4的正常模式。时钟信号clk4的频率与数据传送频率相同。响应时钟信号clk4，延迟单元318a、318b和318c顺序地将来自比较器的输出信号在前延迟一阶从而产生信号Di-1、Di-2和Di-3。该延迟信号Di-1、Di-2和Di-3由多路转换器309a、309b、309c、311和313选择，然后使与第一和第二存储单元连接的开关308a、308b、308c、312a、312b、312c接通。因此，从第二存储单元输入的各个ISI值ISI1、ISI2和ISI3和从第一存储单元输入的基电压值Base0被提供给运算器320。该运算器320从具有ISI成分的接收信号Ri中减去从第二存储单元输入的每个ISI值ISI1、ISI2和ISI3，并且将从第一存储单元输入的基电压值Base0加到所得到的值。通过从各个ISI值中减去基电压值获得的该(纯)ISI从而从接收信号中被消除并提供给比较器330。该比较器330放大来自运算器的输出信号Xi以输出数据Di。
图8是示出根据本发明实施例的在操作ISI消除设备之前的接收信号的图。图9是示出根据本发明实施例的在操作ISI消除设备之后的输出信号的图。这些图示出了具有800Mbps的数据传送速率以及1.8V的串联柱脚终端逻辑独立(SSTL)DRAM总线的仿真结果，其中在每四个槽中有两个等级。在这些图中，横坐标轴表示时间(s)，纵坐标轴表示电压(v)。
图8示出了根据本发明实施例的在操作ISI消除设备之前由ISI失真的接收信号，其中在各个点的ISI值包括一个基电压值。另一方面，图9示出了其中仅纯ISI被消除的输出信号。在根据本发明实施例的ISI消除设备操作之后，通过从在希望消除ISI的时间点的每个ISI值中减去基电压值获得该信号。
图10是在操作根据本发明实施例的ISI消除设备之前的接收信号眼图张度(eye opening)的眼图。图11是在操作根据本发明实施例的ISI消除设备之后的输出信号眼图张度的眼图。同样地，该眼图示出了具有800Mbps的数据传送速率以及1.8V的串联柱脚终端逻辑独立(SSTL)DRAM总线的仿真结果，其中在每四个槽中有两个等级。在这些眼图中，横坐标轴表示时间(s)，纵坐标轴表示电压(v)。
如图10和图11所示，在操作根据本发明实施例的ISI消除设备之前的接收信号的眼图张度为22.1％，而在操作根据本发明实施例的ISI消除设备之后的输出信号的眼图张度为67.4％。眼图张度增加了大约45％。
在根据本发明实施例的ISI消除设备中，能够自适应消除在具有多站式总线体系结构的半导体存储器设备中的接收信号的ISI成分。也能够在传输接收信号之前使用前同步信号执行练习模式，来预测和消除接收信号的ISI成分。
进而，因为被预测的ISI成分包括对于接收信号的幅值-减少值，也就是，基电压值，所述幅值-减少值由终端阻抗产生，所以通过预测并考虑来自每个ISI成分的基电压值，该设备能适应基电压值的变化。从而，对接收信号的信号完整性的影响可以被减少或者最小化，因此减少了由高速操作和负荷增长引起的信号失真。
根据本发明的实施例，对本领域的技术人员明显的是，ISI消除设备不限于前述的实施例，并且可以不脱离本发明的基本原理的情况下以不同方式设计和应用。例如，尽管具有多站式总线体系结构的DRAM存储器设备已经通过本发明实施例的举例被描述，但是本发明并不限于DRAM。根据本发明实施例的ISI消除设备可以应用于受ISI影响的任何半导体存储器设备。并且尽管包括三个第二存储单元的ISI消除设备已经被描述，但是应当明白，根据本发明实施例的ISI消除设备可以以不同方式应用和设计，这是因为第二存储单元的数量和用于第二存储单元的比特位的数量能根据传送速率或者接口环境的改变而调整。
如上所述，本发明提供了根据本发明是实力的ISI消除设备中的优点，能够自适应消除在具有多站式总线体系结构的半导体存储器设备中的接收信号的ISI成分。通过在传输接收信号之前使用前同步信号执行练习模式，实施例也能预测并消除接收信号的ISI成分。
进而，本发明的实施例提供了这样的优点，即，因为被预测的ISI成分包括对于接收信号的幅值-减少值，也就是，基电压值，所述幅值-减少值由终端阻抗产生，所以通过预测并考虑来自每个ISI成分的基电压值，该设备能适用于基电压值的变化。结果，对接收信号的信号完整性的影响可以被减少或者最小化，因此减少了由高速操作和负荷增长引起的信号失真。

Claims (20)

1.一种符号间干扰ISI消除电路，包括：
存储单元，用于存储与接收信号相关的ISI值；
运算器，用于通过从接收信号中减去ISI值来产生运算器输出信号；和
比较器，用于响应运算模式来操作运算器输出信号。
2.如权利要求1的ISI消除电路，
其中在练习模式中，比较器提供运算器输出信号给存储单元；以及
其中在正常模式中，比较器输出运算器输出信号。
3.如权利要求1的ISI消除电路，其中存储单元包括：
第一存储单元，用于存储相应于接收信号的基电压值；以及
至少一个第二存储单元，用于存储相应于接收信号的ISI值。
4.如权利要求3的ISI消除电路，包括：
时钟信号产生单元，用于产生时钟信号并提供时钟信号给存储单元。
5.如权利要求4的ISI消除电路，其中时钟信号被顺序地产生多相时钟信号。
6.如权利要求5的ISI消除电路，其中多相时钟信号具有与存储单元一样多的相。
7.如权利要求1的ISI消除电路，其中运算器响应前同步信号而产生运算器输出信号。
8.如权利要求7的ISI消除电路，其中前同步信号是具有1/(存储单元的数量)的占空度的脉冲信号。
9.如权利要求1的ISI消除电路，其中存储单元包括：
增/减计数器，用于对输出信号进行计数；以及
数模转换器，用于将所计数的输出信号转换成模拟信号。
10.如权利要求9的ISI消除电路，其中增/减计数器存储接收到的信号的基电压值或者在希望消除ISI的时间点的ISI值。
11.如权利要求9的ISI消除电路，其中数模转换器将存储在增/减计数器中的存储值转换为模拟信号，并提供模拟信号给运算器。
12.如权利要求9的ISI消除电路，其中增/减计数器和数模转换器以(数据传输频率)/(存储单元的数量)的频率操作。
13.如权利要求3的ISI消除电路，其中，
在练习模式中，第一存储单元增加和减少运算器输出信号直到它被最小化，并且存储所接收的信号的基电压值；以及
在正常模式中，第一存储单元提供所存储的基电压值给运算器。
14.如权利要求13的ISI消除电路，
其中，在练习模式中，第二存储单元增加和减少来自运算器的输出信号直到它被最小化，并且存储相应于相关时钟信号的接收信号的各个ISI值；以及
其中，在正常模式中，第二存储单元提供每个被存储的ISI值给运算器。
15.如权利要求1的ISI消除电路，其中存储单元响应时钟信号而操作。
16.如权利要求1的ISI消除电路，
其中，在练习模式中，运算器从接收信号中减去ISI值直到差值为最小化；以及
其中，在正常模式中，运算器从接收信号中减去ISI值和基电压值。
17.一种用于消除ISI的方法，包括：
存储接收信号的基电压值；
在希望消除ISI的时间点，顺序地存储接收信号的ISI值；
在每个被存储的ISI值与被存储的基电压值之间产生差值；以及
放大被减的信号以确定其逻辑状态。
18.如权利要求17的方法，包括：在传输接收信号之前，使用前同步信号来预测接收信号的ISI值。
19.如权利要求17的方法，包括：响应基电压值而产生多相时钟信号。
20.如权利要求19的方法，包括：响应ISI消除定时而产生多相时钟信号。
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