JP7081838B2 - ディスプレイシステム及び該ディスプレイシステムの共用駆動回路 - Google Patents

Description

本発明は、ディスプレイ技術に関し、特に、ディスプレイシステム及び該ディスプレイシステムの共用駆動回路に関する。

図１に示されるように、従来のディスプレイシステムは、複数のＬＥＤアレイ１２と、ＬＥＤアレイ１２をそれぞれ駆動する複数の駆動回路１１と、を含んでいる。各ＬＥＤアレイ１２は、複数の行と複数の列でマトリックスに配置されていると共に、それぞれピクセルに対応している複数のＬＥＤユニット（図示せず）を含んでいる。１つの例において、従来のディスプレイシステムは、６４×６４のピクセルの解像度を有し、且つ、各ＬＥＤアレイ１２は、１６列および３２行のマトリックスに配置されている１６×３２のＬＥＤユニットを含んでおり、そしてこの従来のディスプレイシステムでは８つのＬＥＤアレイ１２および８つの駆動回路１１が必要となる。

従来のディスプレイシステムの解像度が増加するにつれて（例えば、１９２０×１０８０ピクセルのＦＨＤ解像度、或いは、３８４０×２１６０ピクセルの４Ｋ ＵＨＤ解像度まで）、駆動回路１１の数が大幅に増加し、その結果、従来のディスプレイシステムの電力消費が大幅に増加する。しかし、駆動回路１１の数が増加すると、駆動回路１１を単一チップで構成しにくくなる。さらに、多層のプリント回路基板は、従来のディスプレイシステムにおいて数多くのトレースが必要であり、その結果、従来のディスプレイシステムの総合コストが大幅に増加する。

中国実用新案公告第２０１８０５５９６号は、共通のアノード構成でＬＥＤアレイを駆動するための従来の駆動回路を開示している。

したがって、本発明の目的は、ディスプレイシステム及び該ディスプレイシステムの共用駆動回路を提供することにある。該ディスプレイシステムは、従来技術の少なくとも１つの欠点を軽減することができる。

本発明の一態様によれば、ディスプレイシステムは、（Ｍ）個のスキャンラインユニットと、（Ｎ）個のチャネルラインユニットと、（Ｒ）個の発光アレイと、（Ｌ）個の共用駆動回路と、を含んでおり、Ｍ≧１、Ｎ≧１、Ｒ≧１であり、そしてＬは、Ｍ≠Ｎの場合にＭとＮの最大値に等しく、そうでない場合にＭに等しい。各発光アレイは、対応するスキャンラインユニットの１つと、対応するチャネルラインユニットの１つと、に接続されている。各共用駆動回路は、制御回路と、スキャンドライバと、チャネルドライバと、を含んでいる。制御回路は、イネーブル制御出力を受信し、該イネーブル制御出力に基づいてスキャンイネーブル信号とチャネルイネーブル信号を生成するためのものである。スキャンドライバは、制御回路に接続されていて該制御回路からスキャンイネーブル信号を受信し、該スキャンイネーブル信号に基づいてスキャン駆動出力を生成しもしくは生成しないように作動することができる。チャネルドライバは、制御回路に接続されていて該制御回路からチャネルイネーブル信号を受信し、該チャネルイネーブル信号に基づいてチャネル駆動出力を生成しもしくは生成しないように作動することができる。（Ｍ）個の共用駆動回路のそれぞれのスキャンドライバは、それぞれのスキャンラインユニットにさらに接続されていて該スキャンラインユニットにスキャン駆動出力を提供する。（Ｎ）個の共用駆動回路のそれぞれのチャネルドライバは、それぞれのチャネルラインユニットにさらに接続されていて該チャネルラインユニットに前記チャネル駆動出力を提供する。

本発明の他の態様によれば、共用駆動回路は、ディスプレイシステムに用いられる。ディスプレイシステムは、少なくとも１つのスキャンラインユニットと、少なくとも１つのチャネルラインユニットと、スキャンラインユニットとチャネルラインユニットに接続されている少なくとも１つの発光アレイと、を含んでいる。共用駆動回路は、制御回路と、スキャンドライバと、チャネルドライバと、を含んでいる。制御回路は、イネーブル制御出力を受信し、該イネーブル制御出力に基づいてスキャンイネーブル信号とチャネルイネーブル信号を生成するためのものである。スキャンドライバは、制御回路に接続されていて該制御回路からスキャンイネーブル信号を受信し、該スキャンイネーブル信号に基づいてスキャン駆動出力を生成しもしくは生成しないように作動することができる。チャネルドライバは、制御回路に接続されていて該制御回路からチャネルイネーブル信号を受信し、該チャネルイネーブル信号に基づいてチャネル駆動出力を生成しもしくは生成しないように作動することができる。スキャンドライバは、上記少なくとも１つのスキャンラインユニットの１つにさらに接続されていて該スキャンラインユニットにスキャン駆動出力を提供する。チャネルドライバは、上記少なくとも１つのチャネルラインユニットにさらに接続されていて該チャネルラインユニットにチャネル駆動出力を提供する。

本発明の他の特徴および利点は、添付の図面を参照する以下の実施形態の詳細な説明において明白になるであろう。

従来のディスプレイシステムが示されるブロック図である。 本発明に係るディスプレイシステムの第１の実施形態が示されるブロック図である。 該第１の実施形態の発光アレイが示されるブロック図である。 該第１の実施形態の発光アレイの発光素子が示される回路図である。 該第１の実施形態の共用駆動回路が示されるブロック図である。 該第１の実施形態の共用駆動回路の信号プロセッサが示されるブロック図である。 該第１の実施形態の共用駆動回路のチャネルドライバが示される回路ブロック図である。 該第１の実施形態の共用駆動回路のスキャンドライバが示される回路ブロック図である。 該第１の実施形態のスキャンドライバの過電流検出器が示される回路ブロック図である。 該第１の実施形態の操作が示されるタイミング図である。 本発明に係るディスプレイシステムの第２の実施形態の発光アレイの発光素子が示される回路図である。 該第２の実施形態の共用駆動回路のチャネルドライバが示される回路ブロック図である。 該第２の実施形態の共用駆動回路のスキャンドライバが示される回路ブロック図である。 該第２の実施形態のスキャンドライバの過電流検出器が示される回路ブロック図である。 本発明に係るディスプレイシステムの第３の実施形態が示されるブロック図である。 本発明に係るディスプレイシステムの第４の実施形態が示されるブロック図である。 本発明に係るディスプレイシステムの第５の実施形態が示されるブロック図である。

本発明をより詳細に説明する前に、適切と考えられる場合において、符号又は符号の末端部は、同様の特性を有し得る対応の又は類似の要素を示すために各図面間で繰り返し用いられることに留意されたい。

図２に示されるように、本発明に係るディスプレイシステムの第１の実施形態は、（Ｍ）個のスキャンラインユニットと、（Ｎ）個のチャネルラインユニットと、（Ｒ）個の発光アレイと、（Ｌ）個の共用駆動回路と、を含んでおり、Ｍ≧１、Ｎ≧１、Ｒ≧１、そしてＬは、Ｍ≠Ｎの場合にＭとＮの最大値に等しく、そうでない場合にＭに等しい。各発光アレイは、対応するスキャンラインユニットの１つと、対応するチャネルラインユニットの１つと、に接続されている。各共用駆動回路は、スキャンイネーブル信号に基づいてスキャン駆動出力を生成するようもしくは生成しないように作動することができ、且つ、チャネルイネーブル信号に基づいてチャネル駆動出力を生成しもしくは生成しないように作動することができる。（Ｍ）個の共用駆動回路はそれぞれ、それぞれ１つのスキャンラインユニットに接続されていて該スキャンラインユニットにスキャン駆動出力を提供する。（Ｎ）個の共用駆動回路はそれぞれ、それぞれ１つのチャネルラインユニットに接続されていて該チャネルラインユニットにチャネル駆動出力を提供する。

図２及び図３に示されるように、各スキャンラインユニットは、複数のスキャンラインを含んでいる。各チャネルラインユニットは、複数のチャネルラインを含んでいる。各発光アレイは、複数の行と複数の列でマトリックスに配置されている複数の発光素子（light emitting elements、略称：ＬＥＥｓ）３２を含んでいる。各発光アレイにおいて、発光素子３２の各行においては、発光素子３２が、発光アレイに対応するスキャンラインユニットにおけるそれぞれのスキャンラインに接続されており、且つ、発光素子３２の各列においては、発光素子３２が、発光アレイに対応するチャネルラインユニットにおける少なくとも１つのチャネルラインに接続されている。

図２～図４に示されるように、例示のために、本実施形態では、３つのスキャンラインユニット４₁～４₃と、３つのチャネルラインユニット５₁～５₃と、９つの発光アレイ３_1、1～３_3、3と、を有している。言い換えれば、Ｍ＝３、Ｎ＝３、そしてＲ＝９である。発光アレイ３_1、1～３_3、3は、３つの行と３つの列でマトリックスに配置されている。発光アレイ３_1、1～３_3、3の各行においては、発光アレイは、それぞれのスキャンラインユニット４₁～４₃に接続されている。発光アレイ３_1、1～３_3、3の各列においては、発光アレイは、それぞれのチャネルラインユニット５₁～５₃に接続されている。各スキャンラインユニット４₁～４₃は、３２個のスキャンライン（Ｓ₁～Ｓ₃₂）を含んでいる。各チャネルラインユニット５₁～５₃は、１６個の第１のチャネルライン（Ｃｒ₁～Ｃｒ₁₆）、１６個の第２のチャネルライン（Ｃｇ₁～Ｃｇ₁₆）、１６個の第３のチャネルライン（Ｃｂ₁～Ｃｂ₁₆）に分けられた４８個のチャネルライン（Ｃｒ₁～Ｃｒ₁₆、Ｃｇ₁～Ｃｇ₁₆、Ｃｂ₁～Ｃｂ₁₆）を含んでいる。各発光アレイ３_1、1～３_3、3は、１６×３２の発光素子３２を含んでいる。各発光アレイ３_1、1～３_3、3において、発光素子３２は、３２個の行と１６個の列でマトリックスに配置されており、且つ、それぞれが赤色発光ダイオード（ＬＥＤ）３２１と、緑色ＬＥＤ３２２と、青色ＬＥＤ３２３と、を含んでおり、発光素子３２の各列においては、発光素子３２の赤色ＬＥＤ３２１のアノードが、発光アレイに対応するチャネルラインユニットのそれぞれの第１のチャネルライン（Ｃｒ₁～Ｃｒ₁₆）に接続されており、発光素子３２の緑色ＬＥＤ３２２のアノードが、発光アレイに対応するチャネルラインユニットのそれぞれの第２のチャネルライン（Ｃｇ₁～Ｃｇ₁₆）に接続されており、発光素子３２の青色ＬＥＤ３２３のアノードが、発光アレイに対応するチャネルラインユニットのそれぞれの第３のチャネルライン（Ｃｂ₁～Ｃｂ₁₆）に接続されており、そして発光素子３２の各行においては、発光素子３２のＬＥＤ３２１～３２３のカソードが、発光アレイに対応するスキャンラインユニットのそれぞれのスキャンライン（Ｓ₁～Ｓ₃₂）に接続されている。言い換えれば、本実施形態では、発光アレイ３は、共通カソードの構成を有している。

図２及び図５に示されるように、本実施形態では、３つの共用駆動回路２₁～２₃を有している。言い換えれば、Ｌ＝３である。各共用駆動回路２₁～２₃は、クロック生成器２１と、信号プロセッサ２２と、チャネルドライバ２３と、スキャンドライバ２４と、制御回路２５と、を含んでいる。クロック生成器２１は、基準クロック信号に基づいて内部グローバルクロック信号を生成する。信号プロセッサ２２は、クロック生成器２１に接続され、イネーブル制御出力を提供し、クロック生成器２１とディスプレイデータからの少なくとも内部グローバルクロック信号に基づいてスキャン制御出力とチャネル制御出力を生成する。制御回路２５は、信号プロセッサ２２に接続され、信号プロセッサ２２からのイネーブル制御出力に基づいてスキャンイネーブル信号とチャネルイネーブル信号を生成する。チャネルドライバ２３は、信号プロセッサ２２と制御回路２５に接続され、制御回路２５からのチャネルイネーブル信号に基づいてチャネル駆動出力を生成しもしくは生成しないように作動することができる。チャネル駆動出力は、信号プロセッサ２２からのチャネル制御出力に基づいて生成され、１６個の第１の駆動電流信号、１６個の第２の駆動電流信号、１６個の第３の駆動電流信号に分けられた４８個の駆動電流信号を含んでいる。スキャンドライバ２４は、信号プロセッサ２２と制御回路２５に接続され、制御回路２５からのチャネルイネーブル信号に基づいてスキャン駆動出力を生成しもしくは生成しないように作動することができる。スキャン駆動出力は、信号プロセッサ２２からのスキャン制御出力に基づいて生成され、３２個のスキャン駆動信号を含んでいる。各共用駆動回路（２₁～２₃）のチャネルドライバ２３は、それぞれのチャネルラインユニット（５₁～５₃）の第１～３のチャネルライン（Ｃｒ₁～Ｃｒ₁₆、Ｃｇ₁～Ｃｇ₁₆、Ｃｂ₁～Ｃｂ₁₆）に接続され、該第１～３のチャネルライン（Ｃｒ₁～Ｃｒ₁₆、Ｃｇ₁～Ｃｇ₁₆、Ｃｂ₁～Ｃｂ₁₆）に第１～３の駆動電流信号をそれぞれ提供する。各共用駆動回路（２₁～２₃）のスキャンドライバ２４は、それぞれのスキャンラインユニット（４₁～４₃）のスキャンライン（Ｓ₁～Ｓ₃₂）に接続され、該スキャンライン（Ｓ₁～Ｓ₃₂）にスキャン駆動信号をそれぞれ提供する。

図２及び図６に示されるように、本実施形態では、クロック生成器２１は、中央制御システム(図示せず)から、互いに周波数が異なり且つ非同期となっている、外部グローバルクロック信号（external global clock signal、略称：ＥＧＣＬＫ）及びデータクロック信号（data clock signal、略称：ＤＣＬＫ）を受信し、ソース制御設定（ＳＥＴ１）をさらに受信する。クロック生成器２１は、ソース制御設定（ＳＥＴ１）に基づいて外部グローバルクロック信号（ＥＧＣＬＫ）及びデータクロック信号（ＤＣＬＫ）の１つを選択して基準クロック信号とし、そして該基準クロック信号に基づいて、該基準クロック信号の周波数の倍数である周波数を有する内部グローバルクロック信号（internal global clock signal、略称：ＩＧＣＬＫ）を生成する。クロック生成器２１は、フェーズロックループ（phase-locked loop、略称：ＰＬＬ）および遅延ロックループ（delay-locked loop、略称：ＤＬＬ）の１つであることができる。本実施形態では、クロック生成器２１は、ＤＬＬであり、且つ内部グローバルクロック信号（ＩＧＣＬＫ）の周波数は、８０ＭＨｚである。特に、ＤＬＬは、混合信号成分および全デジタル成分であることができる。

本実施形態では、信号プロセッサ２２は、制御器２２１と、入力／出力（Ｉ／Ｏ）インタフェース２２２と、コンフィギュレーションレジスタ２２３と、パルス幅変調器２２４と、誤差検出器２２５と、を含んでいる。

制御器２２１は、クロック生成器２１に接続されていて該クロック生成器２１から内部グローバルクロック信号（ＩＧＣＬＫ）を受信し、中央制御システムから外部グローバルクロック信号（ＥＧＣＬＫ）とデータクロック信号（ＤＣＬＫ）をさらに受信する。制御器２２１は、内部グローバルクロック信号（ＩＧＣＬＫ）及び外部グローバルクロック信号（ＥＧＣＬＫ）の内の１つと同調してチャネルクロック信号（channel clock signal、略称：ＣＣＬＫ）と、スキャンクロック信号（scan clock signal、略称：ＳＣＬＫ）と、イネーブルクロック信号（enable clock signal、略称：ＥＣＬＫ）を生成し、データクロック信号（ＤＣＬＫ）と同調してコンフィギュレーションクロック信号（configuration clock signal、略称：ＲＣＬＫ）を生成する。

Ｉ／Ｏインタフェース２２２は、第１のシリアルＩ／Ｏピン（ＳＩＯ１）と、第２のシリアルＩ／Ｏピン（ＳＩＯ２）と、第１、２のシリアルＩ／Ｏピン（ＳＩＯ１、ＳＩＯ２）の間に接続されている１６ビットの双方向シフトレジスタ（図示せず）と、を含んでいる。Ｉ／Ｏインタフェース２２２は、中央制御システムからデータクロック信号（ＤＣＬＫ）を受信し、中央制御システムまたは前段階の共用駆動回路のＩ／Ｏインターフェース２２２から、データクロック信号（ＤＣＬＫ）と同調して第１のシリアルＩ／Ｏピン（ＳＩＯ１）で一度に１ビットずつディスプレイデータと複数の制御設定をさらに受信する。Ｉ／Ｏインタフェース２２２は、一度に１６ビットずつディスプレイデータと制御設定を出力し、更に次の段階があれば、第２のシリアルＩ／Ｏピン（ＳＩＯ２）で一度に１ビットずつディスプレイデータと制御設定を出力し、共用駆動回路のＩ／Ｏインターフェース２２２により受信する。

コンフィギュレーションレジスタ２２３は、制御器２２１に接続されていて該制御器２２１からコンフィギュレーションクロック信号（ＲＣＬＫ）を受信し、Ｉ／Ｏインタフェース２２２にさらに接続されていてコンフィギュレーションクロック信号（ＲＣＬＫ）と同調して一度に１６ビットずつＩ／Ｏインタフェース２２２から制御設定を受信且つ記憶する。本実施形態では、コンフィギュレーションレジスタ２２３は、制御設定を記憶するための複数の１６ビットフィールドを含んでおり、そして、制御設定は、ソース制御設定（ＳＥＴ１）と、イネーブル制御設定（ＳＥＴ２）と、電流利得制御設定（ＳＥＴ３）と、基準電圧制御設定（ＳＥＴ４）と、スキャン制御設定（ＳＥＴ５）と、誤差検出制御設定（ＳＥＴ６）と、を含んでいる。コンフィギュレーションレジスタ２２３は、クロック生成器２１にさらに接続されていて該クロック生成器２１にソース制御設定（ＳＥＴ１）を提供する。

パルス幅変調器２２４は、記憶素子２２６と、パルス幅変調（pulse width modulation、略称：ＰＷＭ）エンジン２２７と、を含んでいる。記憶素子２２６は、Ｉ／Ｏインタフェース２２２に接続されていて該Ｉ／Ｏインタフェース２２２から一度に１６ビットずつディスプレイデータを受信且つ記憶する。記憶素子２２６は、スタティックランダムアクセスメモリ（static random access memory、略称：ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（dynamic random access memory、略称：ＤＲＡＭ）、Ｄフリップフロップを含むレジスタファイルなどであることができる。本実施形態では、ディスプレイデータは、それぞれ所定の発光アレイ３_1、1～３_3、3の１つのＬＥＤ３２１～３２３（図４を参照）に対応する３２×４８の１６ビットのグレースケール値を含んでおり、且つ記憶素子２２６は、４８Ｋビットの容量を有するピンポンＳＲＡＭであると共に、すべてのこれらのグレースケール値を記憶している。ＰＷＭエンジン２２７は、制御器２２１に接続されていて該制御器２２１からチャネルクロック信号（ＣＣＬＫ）を受信し、記憶素子２２６をさらに接続されていて該記憶素子２２６から所定の行の発光素子３２（図３を参照）のＬＥＤ３２１～３２３（図４を参照）にそれぞれ対応する４８個のグレースケール値を受信する。ＰＷＭエンジン２２７は、チャンネルクロック信号（ＣＣＬＫ）と同調して受信されたグレースケール値に基づいて、パルス幅変調（ＰＷＭ）を実行して、１６個の第１のＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ₁₆）、１６個の第２のＰＷＭ信号（ＰＷＭｇ₁～ＰＷＭｇ₁₆）、１６個の第３のＰＷＭ信号（ＰＷＭｂ₁～ＰＷＭｂ₁₆）に分けられた４８個のＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ_16、ＰＷＭｇ₁～ＰＷＭｇ_16、ＰＷＭｂ₁～ＰＷＭｂ₁₆）を生成する。第１のＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ₁₆）は、第１の駆動電流信号にそれぞれ対応し、且つ、それぞれが所定の行の１つにおけるそれぞれの発光素子３２（図３を参照）の赤色ＬＥＤ３２１(図４を参照)に対応するグレースケール値に関連するパルス幅を有している。第２のＰＷＭ信号（ＰＷＭｇ₁～ＰＷＭｇ₁₆）は、第２の駆動電流信号にそれぞれ対応し、且つ、それぞれが所定の行の１つにおけるそれぞれの発光素子３２（図３を参照）の緑色ＬＥＤ３２２(図４を参照)に対応するグレースケール値に関連するパルス幅を有している。第３のＰＷＭ信号（ＰＷＭｂ₁～ＰＷＭｂ₁₆）は、第３の駆動電流信号にそれぞれ対応し、且つ、それぞれが所定の行の１つにおけるそれぞれの発光素子３２（図３を参照）の青色ＬＥＤ３２３(図４を参照)に対応するグレースケール値に関連するパルス幅を有している。

チャネル制御出力は、ＰＷＭエンジン２２７により生成された第１～３のＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ_16、ＰＷＭｇ₁～ＰＷＭｇ_16、ＰＷＭｂ₁～ＰＷＭｂ₁₆）と、コンフィギュレーションレジスタ２２３に記憶されている電流利得制御設定（ＳＥＴ３）および基準電圧制御設定（ＳＥＴ４）と、を含んでいる。スキャン制御出力は、制御器２２１により生成されたスキャンクロック信号（ＳＣＬＫ）と、コンフィギュレーションレジスタ２２３に記憶されているスキャン制御設定（ＳＥＴ５）と、を含んでいる。イネーブル制御出力は、制御器２２１により生成されたイネーブルクロック信号（ＥＣＬＫ）と、コンフィギュレーションレジスタ２２３に記憶されているイネーブル制御設定（ＳＥＴ２）と、を含んでいる。

本実施形態では、制御回路２５は、制御器２２１とコンフィギュレーションレジスタ２２３に接続されていてそれぞれの制御器２２１とコンフィギュレーションレジスタ２２３からイネーブルクロック信号（ＥＣＬＫ）とイネーブル制御設定（ＳＥＴ２）を受信し、イネーブルクロック信号（ＥＣＬＫ）と同調してイネーブル制御設定（ＳＥＴ２）に基づいてチャネルイネーブル信号（ＳＤ）とスキャンイネーブル信号（ＳＳ）を生成する。それぞれのチャネルイネーブル信号（ＳＤ）とスキャンイネーブル信号（ＳＳ）は、アクティブ状態（例えば、論理「１」レベルである）と非アクティブ状態（例えば、論理「０」レベルである）との間に切り替えることができる。制御回路２５は、カウンタ、有限状態機械、レジスタ回路、組合せ論理回路を用いて実施することができる。

図７に示されるように、本実施形態では、チャネルドライバ２３は、電流利得制御器２３１と、電流プロバイダー２３２と、複数のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）と、増幅器ユニット２３３と、制御生成器２３４と、を含んでいる。

制御生成器２３４は、制御回路２５（図６を参照）に接続されていて該制御回路２５からチャネルイネーブル信号（ＳＤ）を受信し、ＰＷＭエンジン２２７（図６を参照）にさらに接続されていて該ＰＷＭエンジン２２７から第１～３のＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ_16、ＰＷＭｇ₁～ＰＷＭｇ_16、ＰＷＭｂ₁～ＰＷＭｂ₁₆）を受信し、チャネルイネーブル信号（ＳＤ）と第１～３のＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ_16、ＰＷＭｇ₁～ＰＷＭｇ_16、ＰＷＭｂ₁～ＰＷＭｂ₁₆）に基づいて、４８個のチャネル制御信号（ＣＣｒ₁～ＣＣｒ_16、ＣＣｇ₁～ＣＣｇ_16、ＣＣｂ₁～ＣＣｂ₁₆）を生成する。チャネル制御信号（ＣＣｒ₁～ＣＣｒ_16、ＣＣｇ₁～ＣＣｇ_16、ＣＣｂ₁～ＣＣｂ₁₆）は、それぞれ第１の駆動電流信号に対応する１６個の第１のチャネル制御信号（ＣＣｒ₁～ＣＣｒ₁₆）と、それぞれ第２の駆動電流信号に対応する１６個の第２のチャネル制御信号（ＣＣｇ₁～ＣＣｇ₁₆）と、それぞれ第３の駆動電流信号に対応する１６個の第３のチャネル制御信号（ＣＣｂ₁～ＣＣｂ₁₆）に分けられている。各第１～３の駆動電流信号において、制御生成器２３４は、チャネルイネーブル信号（ＳＤ）がアクティブ状態にある場合には、駆動電流信号に対応する第１～３のＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ_16、ＰＷＭｇ₁～ＰＷＭｇ_16、ＰＷＭｂ₁～ＰＷＭｂ₁₆）の１つを出力して、駆動電流信号に対応する第１～３のチャネル制御信号（ＣＣｒ₁～ＣＣｒ_16、ＣＣｇ₁～ＣＣｇ_16、ＣＣｂ₁～ＣＣｂ₁₆）の１つとし、一方、チャネルイネーブル信号（ＳＤ）が非アクティブ状態にある場合、大きさが非導通のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）に対応する所定の基準電圧を出力して、第１～３のチャネル制御信号（ＣＣｒ₁～ＣＣｒ_16、ＣＣｇ₁～ＣＣｇ_16、ＣＣｂ₁～ＣＣｂ₁₆）の１つとする。

電流利得制御器２３１は、コンフィギュレーションレジスタ２２３(図６を参照)に接続されていて該コンフィギュレーションレジスタ２２３から電流利得制御設定（ＳＥＴ３）を受信し、該電流利得制御設定（ＳＥＴ３）に基づいて、第１の電流利得制御信号と、第２の電流利得制御信号と、第３の電流利得制御信号と、を含んでいる電流利得制御出力を生成する。

電流プロバイダー２３２は、電流利得制御器２３１に接続されていて該電流利得制御器２３１から第１～３の電流利得制御信号を受信し、第１のパワーレール９１にさらに接続されて該第１のパワーレール９１から２．４Ｖ～４．５Ｖの範囲内にある大きさの第１の電源電圧（ＶＬＥＤｒ）を受け取り、且つ第２のパワーレール９２にさらに接続されて該第２のパワーレール９２から３．２Ｖ～４．５Ｖの範囲内にある大きさの第２の電源電圧（ＶＬＥＤｇｂ）を受け取るように構成されている。電流プロバイダー２３２は、１６個の第１の駆動電流、１６個の第２の駆動電流、１６個の第３の駆動電流に分けられた４８個の駆動電流を提供する。第１の駆動電流は、第１のパワーレール９１から供給される。第２の駆動電流および第３の駆動電流は、第２のパワーレール９２から供給される。電流プロバイダー２３２は、第１の電流利得制御信号に基づいて第１の駆動電流の大きさを調整し、第２の電流利得制御信号に基づいて第２の駆動電流の大きさを調整し、第３の電流利得制御信号に基づいて第３の駆動電流の大きさをさらに調整する。

チャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）は、それぞれ第１の駆動電流信号に対応する１６個の第１のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆）と、それぞれ第２の駆動電流信号に対応する１６個の第２のチャネルスイッチ（ＳＷｇ₁～ＳＷｇ₁₆）と、それぞれ第３の駆動電流信号に対応する１６個の第３のチャネルスイッチ（ＳＷｂ₁～ＳＷｂ₁₆）と、に分けられている。各第１～３のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）は、電流プロバイダー２３２に接続されている第１の端子と、第１～３の駆動電流信号のそれぞれを提供するための第２の端子と、制御生成器２３４に接続されていて該制御生成器２３４から第１～３のチャネル制御信号（ＣＣｒ₁～ＣＣｒ_16、ＣＣｇ₁～ＣＣｇ_16、ＣＣｂ₁～ＣＣｂ₁₆）の１つを受信するための制御端子と、を有している。各第１のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆）は、導通している際にそれぞれの第１の駆動電流が流れることを許可するものである。各第２のチャネルスイッチ（ＳＷｇ₁～ＳＷｇ₁₆）は、導通している際にそれぞれの第２の駆動電流が流れることを許可するものである。各第３のチャネルスイッチ（ＳＷｂ₁～ＳＷｂ₁₆）は、導通する際にそれぞれの第３の駆動電流が流れることを許可するものである。

したがって、チャネルイネーブル信号（ＳＤ）がアクティブ状態にある場合、第１～３のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）は、導通および非導通の間に切り替わって、第１～３の駆動電流信号が生成され、各第１～３の駆動電流信号の大きさは、対応する第１～３のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）の１つが導通している場合には、対応する第１～３の駆動電流の１つの大きさに等しく、そうでない場合にはゼロである。チャネルイネーブル信号（ＳＤ）が非アクティブ状態である場合、第１～３のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）のいずれも導通せずに、第１～３の駆動電流信号が生成されない。

増幅器ユニット２３３は、第１～３のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）の第２の端子に接続されており、コンフィギュレーションレジスタ２２３（図６を参照）にさらに接続されていて該コンフィギュレーションレジスタ２２３から基準電圧制御設定（ＳＥＴ４）を受信し、制御生成器２３４にさらに接続されていて該制御生成器２３４から第１～３のチャネル制御信号（ＣＣｒ₁～ＣＣｒ_16、ＣＣｇ₁～ＣＣｇ_16、ＣＣｂ₁～ＣＣｂ₁₆）を受信する。各第１のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆）においては、増幅器ユニット２３３は、第１のチャネルスイッチにより受信された第１のチャネル制御信号（ＣＣｒ₁～ＣＣｒ₁₆）の１つが第１のチャネルスイッチを導通しないようにさせる場合、基準電圧制御設定（ＳＥＴ４）に基づいて、第１のチャネルスイッチの第２の端子における電圧の大きさを第１の基準電圧値に調整する。各第２のチャネルスイッチ（ＳＷｇ₁～ＳＷｇ₁₆）においては、増幅器ユニット２３３は、第２のチャネルスイッチにより受信された第２のチャネル制御信号（ＣＣｇ₁～ＣＣｇ₁₆）の１つが第２のチャネルスイッチを導通しないようにさせる場合、基準電圧制御設定（ＳＥＴ４）に基づいて、第２のチャネルスイッチの第２の端子における電圧の大きさを第２の基準電圧値に調整する。各第３のチャネルスイッチ（ＳＷｂ₁～ＳＷｂ₁₆）においては、増幅器ユニット２３３は、第３のチャネルスイッチにより受信された第３のチャネル制御信号（ＣＣｂ₁～ＣＣｂ₁₆）の１つが第３のチャネルスイッチを導通しないようにさせる場合、基準電圧制御設定（ＳＥＴ４）に基づいて、第３のチャネルスイッチの第２の端子における電圧の大きさを第３の基準電圧値に調整する。結果として、下部のゴースト、暗線、カップリングのような理想的ではない影響を排除することができる。

図８に示されるように、第１の実施形態では、スキャンドライバ２４は、スキャン制御器２４１と、マルチプレクサユニット２４７と、３２個のスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）と、３２個の増幅器２４８と、過電流検出器ユニット２４６と、を含んでいる。
スキャン制御器２４１は、制御器２２１に接続されていて該制御器２２１からスキャンクロック信号（ＳＣＬＫ）を受信し、コンフィギュレーションレジスタ２２３（図６を参照）にさらに接続されていて該コンフィギュレーションレジスタ２２３からスキャン制御設定（ＳＥＴ５）を受信し、制御回路２５（図６を参照）に接続されていて該制御回路２５からスキャンイネーブル信号（ＳＳ）を受信する。スキャン制御器２４１は、スキャンクロック信号（ＳＣＬＫ）、スキャン制御設定（ＳＥＴ５）、およびスキャンイネーブル信号（ＳＳ）に基づいて、以下のような方法で３２個のスキャン制御信号（それぞれスキャン駆動信号に対応する）を生成する。（ａ）スキャンイネーブル信号（ＳＳ）がアクティブ状態である場合、少なくとも一部のスキャン制御信号が、スキャンクロック信号（ＳＣＬＫ）と同調してそれぞれスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の導通および非導通に対応する２つの異なる論理状態の間に変換し、もしあれば、スキャン制御信号の残りの１つは、スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の非導通に対応する論理状態の1つにあり、上記少なくとも一部のスキャン制御信号の個数は、スキャン制御設定（ＳＥＴ５）に関連し、（ｂ）スキャンイネーブル信号（ＳＳ）が非アクティブ状態である場合、すべてのスキャン制御信号が、スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の非導通に対応する１つの論理状態にある。

マルチプレクサユニット２４７は、スキャン制御器２４１に接続されていて該スキャン制御器２４１からスキャン制御信号を受信し、第３のパワーレール９３にさらに接続されて該第３のパワーレール９３から接地電圧を受け、それぞれスキャン駆動信号に対応する３２個の指示信号をさらに受信し、それぞれスキャン駆動信号に対応する３２個のスイッチ制御信号を生成する。各スキャン駆動信号においては、マルチプレクサユニット２４７は、スキャン駆動信号に対応する指示信号に基づいて、接地電圧と、スキャン駆動信号に対応するスキャン制御信号との１つを出力して、スキャン駆動信号に対応するスイッチ制御信号とする。

各スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）（例えば、Ｎ型パワー半導体トランジスタ）は、それぞれのスキャン駆動信号を提供するための第１の端子（例えば、ドレイン端子）と、第３のパワーレール９３に接続されて該第３のパワーレール９３から接地電圧を受けるための第２の端子（例えば、ソース端子）と、マルチプレクサユニット２４７に接続されていて該マルチプレクサユニット２４７からそれぞれのスキャン駆動信号に対応するスイッチ制御信号を受信するための制御端子（例えば、ゲート端子）と、を有している。

各増幅器２４８は、それぞれのスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の第１の端子に接続されており、マルチプレクサユニット２４７にさらに接続されていて該マルチプレクサユニット２４７からそれぞれのスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）により受信されたスイッチ制御信号の１つを受信する。各増幅器２４８は、スイッチ制御信号の１つがそれぞれのスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）を導通しないようにさせる際に、それぞれのスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の第１の端子における電圧の大きさを所定の基準電圧値に調整する。結果として、上部のゴーストを排除することができる。

図８及び図９に示されるように、過電流検出器ユニット２４６は、３２個の過電流検出器２４５を含んでいる。各過電流検出器２４５は、検出器スイッチ（detector switch、略称：ＳＳＷ）と、指示生成器２４４と、を含んでいる。検出器スイッチ（ＳＳＷ）（例えば、Ｎ型パワー半導体トランジスタ）は、第１の端子（例えば、ドレイン端子）と、それぞれのスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の第２の端子に接続されている第２の端子（例えば、ソース端子）と、それぞれのスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の制御端子に接続されている制御端子（例えば、ゲート端子）と、を有している。検出器スイッチ（ＳＳＷ）は、サイズがそれぞれのスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）のサイズの約１０００分の１であるので、該検出器スイッチ（ＳＳＷ）を流れる電流（Ｉｓ）は、大きさがそれぞれのスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）を流れる電流（Ｉｐ）の大きさの約１０００分の１である。指示生成器２４４は、検出器スイッチ（ＳＳＷ）の第１の端子に接続されており、マルチプレクサユニット２４７にさらに接続されており、マルチプレクサユニット２４７により受信された電流（Ｉｓ）に基づいて、それぞれのスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）により提供されたスキャン駆動信号の１つに対応する指示信号の１つを生成する。該指示信号の１つは、電流（Ｉｐ）の大きさが所定の定格電流値よりも大きいか否かを示している。各スキャン駆動信号においては、マルチプレクサユニット２４７は、接地電圧を出力して、電流（Ｉｐ）の大きさが所定の定格電流値よりも大きいことをスキャン駆動信号に対応する指示信号が示す場合、スキャン駆動信号に対応するスイッチ制御信号とし、そうでなければスキャン駆動信号に対応するスキャン制御信号を出力して、スキャン駆動信号に対応するスイッチ制御信号とする。結果として、各スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）は、電流オーバーフローが発生していることが検出された際に導通しないように強制され、それによって過電流保護が実現される。

したがって、スキャンイネーブル信号（ＳＳ）がアクティブ状態にある場合、少なくとも一部のスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）は、導通および非導通の間に切り替わって、スキャン駆動信号が生成され、そして各スキャン駆動信号は、対応するスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）が導通している場合、対応するスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の第１の端子を接地電圧に付けて、そうでなければ、対応するスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の１つの第１の端子を接地電圧に付けない。スキャンイネーブル信号（ＳＳ）が非アクティブ状態にある場合、スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）はいずれも導通されず、そしてスキャン駆動信号が生成されない。

図６及び図７に示されるように、誤差検出器２２５は、コンフィギュレーションレジスタ２２３に接続されていて該コンフィギュレーションレジスタ２２３から誤差検出制御設定（ＳＥＴ６）を受信し、第１～３のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）の第２の端子とＩ／Ｏインタフェース２２２にさらに接続されている。誤差検出器２２５は、該誤差検出制御設定（ＳＥＴ６）に基づいて、第１の閾値電圧と、第２の閾値電圧と、第３の閾値電圧と、を生成する。第１～３の閾値電圧は、等しい大きさ、または異なる大きさを有することができる。第１のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆）においては、誤差検出器２２５は、第１のチャネルラインの第２の端子における電圧を第１の閾値電圧と比較して、第１のチャネルスイッチの第２の端子における電圧の大きさが第１の閾値電圧よりも大きい場合には論理「１」レベルであり、そうでなければ論理「０」レベルであるそれぞれの第１の比較信号を生成する。第２のチャネルスイッチ（ＳＷｇ₁～ＳＷｇ₁₆）においては、誤差検出器２２５は、第２のチャネルラインの第２の端子における電圧を第２の閾値電圧と比較して、第２のチャネルスイッチの第２の端子における電圧の大きさが第２の閾値電圧よりも大きい場合には論理「１」レベルであり、そうでなければ論理「０」レベルであるそれぞれの第２の比較信号を生成する。第３のチャネルスイッチ（ＳＷｂ₁～ＳＷｂ₁₆）においては、誤差検出器２２５は、第３のチャネルラインの第２の端子における電圧を第３の閾値電圧と比較して、第３のチャネルスイッチの第２の端子における電圧の大きさが第３の閾値電圧よりも大きい場合には論理「１」レベルであり、そうでなければ論理「０」レベルであるそれぞれの第３の比較信号を生成する。誤差検出制御設定（ＳＥＴ６）がＬＥＤオープン回路故障を検出するように設定されている場合、論理「１」レベルは、ＬＥＤオープン回路故障が検出されたことを示しており、そして論理「０」レベルは、ＬＥＤオープン回路故障が検出されなかったことを示している。誤差検出制御設定（ＳＥＴ６）がＬＥＤショート回路故障を検出するように設定されている場合、論理「１」レベルは、ＬＥＤショート回路故障が検出されなかったことを示しており、そして論理「０」レベルは、ＬＥＤショート回路故障が検出されたことを示している。誤差検出器２２５は、Ｉ／Ｏインタフェース２２２により受信されるように、一度に１ビットずつ第１～３の比較信号を出力して、そして、Ｉ／Ｏインタフェース２２２は、中央制御システムまたは前段階の共用駆動回路のＩ／Ｏインターフェース２２２により受信されるように、第１のシリアルＩ／Ｏピン（ＳＩＯ１）において、該誤差検出器２２５から一度に１ビットずつ第１～３の比較信号を出力する。Ｉ／Ｏインタフェース２２２は、もしあれば、第２のシリアルＩ／Ｏピン（ＳＩＯ２）において、次の段階の共用駆動回路のＩ／Ｏインターフェース２２２から一度に１ビットずつ第１～３の比較信号をさらに受信し、そして、中央制御システムまたは前段階の共用駆動回路のＩ／Ｏインターフェース２２２により受信されるように、第１のシリアルＩ／Ｏピン（ＳＩＯ１）において一度に１ビットずつ受信された第１～３の比較信号を出力する。

図２と図５と図６に示されるように、特に、本実施形態の変化例において、各共用駆動回路（２₁～２₃）は、省電力ユニット（図示せず）をさらに含むことができ、コンフィギュレーションレジスタ２２３は、グレースケール閾値を含むグレースケール制御設定をさらに記憶することができ、省電力ユニットは、コンフィギュレーションレジスタ２２３に接続されていて該コンフィギュレーションレジスタ２２３からグレースケール制御設定を受信することができ、記憶素子２２６にさらに接続されていて該記憶素子２２６からそれぞれ所定の１つの行の発光素子３２（図３を参照）のＬＥＤ３２１～３２３（図４を参照）に対応する４８個のグレースケール値を受信することができ、且つチャネルドライバ２３にさらに接続されることができ、すべての受信されたグレースケール値がゼロである場合、省電力ユニットは、すべての電流利得制御器２３１（図７を参照）のアナログ回路、およびすべての電流プロバイダー２３２（図７を参照）のアナログ回路を無効にさせて、消費電力を低減することができ、そして、受信された少なくとも１つのグレースケール値が非ゼロである場合、各第１～３の駆動回路信号においては、省電力ユニットは、駆動電流信号に対応する受信されたグレースケール値の１つがグレースケール閾値よりも小さい場合、駆動電流信号が非導通に切り替わることを提供するための第１～３のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）の１つの後の駆動電流信号に関連する電流利得制御器２３１（図７を参照）と電流プロバイダー２３２（図７を参照）とのアナログ回路の一部を無効にさせて、消費電力を低減することができる。

図２及び図１０に示されるように、本実施形態では、共用駆動回路２₁により受信されたイネーブル制御設定は、第１～９のモードがあり、スキャン駆動出力が第１～３のモードで生成され、チャネル駆動出力が第１、４、７のモードで生成されることを示す。共用駆動回路２₂により受信されたイネーブル制御設定は、第１～９のモードがあり、スキャン駆動出力が第４～６のモードで生成され、チャネル駆動出力が第２、５、８のモードで生成されることを示す。共用駆動回路２₃により受信されたイネーブル制御設定は、第１～９のモードがあり、スキャン駆動出力が第７～９のモードで生成され、チャネル駆動出力が第３、６、９のモードで生成されることを示す。これらのイネーブル制御設定に基づいて、ディスプレイシステムは第１～９のモードで周期的に作動する。

第１のモードでは、共用駆動回路２₁のスキャンイネーブル信号（ＳＳ）およびチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあり、且つ共用駆動回路２₂、２₃のスキャンイネーブル信号（ＳＳ）およびチャネルイネーブル信号（ＳＤ）は、非アクティブ状態にあるので、発光アレイ３_1、1は、共用駆動回路２₁からのスキャン駆動出力とチャネル駆動出力によって駆動されて所定の期間に発光する。

第２のモードでは、共用駆動回路２₁のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₂のチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあり、且つ共用駆動回路２₂、２₃のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₁、２₃のチャネルイネーブル信号（ＳＤ）は、非アクティブ状態にあるので、発光アレイ３_1、2は、共用駆動回路２₁からのスキャン駆動出力と共用駆動回路２₂からのチャネル駆動出力によって駆動されて所定の期間に発光する。

第３のモードでは、共用駆動回路２₁のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₃のチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあり、且つ共用駆動回路２₂、２₃のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₁、２₂のチャネルイネーブル信号（ＳＤ）は、所定の期間に非アクティブ状態にあるので、発光アレイ３_1、3は、共用駆動回路２₁からのスキャン駆動出力と共用駆動回路２₃からのチャネル駆動出力によって駆動されて所定の期間に発光する。

第４のモードでは、共用駆動回路２₂のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₁のチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあり、且つ共用駆動回路２₁、２₃のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₂、２₃のチャネルイネーブル信号（ＳＤ）は、非アクティブ状態にあるので、発光アレイ３_2、1は、共用駆動回路２₂からのスキャン駆動出力と共用駆動回路２₁からのチャネル駆動出力によって駆動されて所定の期間に発光する。

第５のモードでは、共用駆動回路２₂のスキャンイネーブル信号（ＳＳ）およびチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあり、且つ共用駆動回路２₁、２₃のスキャンイネーブル信号（ＳＳ）およびチャネルイネーブル信号（ＳＤ）は、非アクティブ状態にあるので、発光アレイ３_2、2は、共用駆動回路２₂からのスキャン駆動出力とチャネル駆動出力によって駆動されて所定の期間に発光する。

第６のモードでは、共用駆動回路２₂のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₃のチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあり、且つ共用駆動回路２₁、２₃のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₁、２₂のチャネルイネーブル信号（ＳＤ）は、非アクティブ状態にあるので、発光アレイ３_2、3は、共用駆動回路２₂からのスキャン駆動出力と共用駆動回路２₃からのチャネル駆動出力によって駆動されて所定の期間に発光する。

第７のモードでは、共用駆動回路２₃のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₁のチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあり、且つ共用駆動回路２₁、２₂のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₂、２₃のチャネルイネーブル信号（ＳＤ）は、非アクティブ状態にあるので、発光アレイ３_3、1は、共用駆動回路２₃からのスキャン駆動出力と共用駆動回路２₁からのチャネル駆動出力によって駆動されて所定の期間に発光する。

第８のモードでは、共用駆動回路２₃のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₂のチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあり、且つ共用駆動回路２₁、２₂のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₁、２₃のチャネルイネーブル信号（ＳＤ）は、非アクティブ状態にあるので、発光アレイ３_3、2は、共用駆動回路２₃からのスキャン駆動出力と共用駆動回路２₂からのチャネル駆動出力によって駆動されて所定の期間に発光する。

第９のモードでは、共用駆動回路２₃のスキャンイネーブル信号（ＳＳ）およびチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあり、且つ共用駆動回路２₁、２₂のスキャンイネーブル信号（ＳＳ）およびチャネルイネーブル信号（ＳＤ）は、非アクティブ状態にあるので、発光アレイ３_3、3は、共用駆動回路２₃からのスキャン駆動出力とチャネル駆動出力によって駆動されて所定の期間に発光する。

特に、各第１～９のモードでは、共用駆動回路の電流利得制御器２３１（図７を参照）と電流プロバイダー２３２（図７を参照）は、それぞれチャネルイネーブル信号（ＳＤ）と共にモード中に常に非アクティブ状態で無効にされ、消費電力を低減することができる。

特に、本実施形態の変化例において、共用駆動回路２₁により受信されたイネーブル制御設定は、第１～３のモードがあり、スキャン駆動出力が第１のモードで生成され、チャネル駆動出力が第１～３のモードで生成されることを示し得る。共用駆動回路２₂により受信されたイネーブル制御設定は、第１～３のモードがあり、スキャン駆動出力が第２のモードで生成され、チャネル駆動出力が第１～３のモードで生成されることを示し得る。共用駆動回路２₃により受信されたイネーブル制御設定は、第１～３のモードがあり、スキャン駆動出力が第３のモードで生成され、チャネル駆動出力が第１～３のモードで生成されることを示し得る。これらのイネーブル制御設定に基づいて、ディスプレイシステムは第１～３のモードで周期的に作動する。第１のモードでは、共用駆動回路２₁のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₁～２₃のチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあることができ、且つ共用駆動回路２₂、２₃のスキャンイネーブル信号（ＳＳ）は、非アクティブ状態にあることができるので、発光アレイ３_1、1～３_1、3は、共用駆動回路２₁からのスキャン駆動出力およびそれぞれ共用駆動回路２₁～２₃からのチャネル駆動出力により駆動されて所定の期間に発光することができる。第２のモードでは、共用駆動回路２₂のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₁～２₃のチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあることができ、且つ共用駆動回路２₁、２₃のスキャンイネーブル信号（ＳＳ）は、非アクティブ状態にあることができるので、発光アレイ３_2、1～３_2、3は、共用駆動回路２₂からのスキャン駆動出力およびそれぞれ共用駆動回路２₁～２₃からのチャネル駆動出力により駆動されて所定の期間に発光することができる。第３のモードでは、共用駆動回路２₃のスキャンイネーブル信号（ＳＳ）および共用駆動回路２₁～２₃のチャネルイネーブル信号（ＳＤ）は、所定の期間にアクティブ状態にあることができ、且つ共用駆動回路２₁、２₂のスキャンイネーブル信号（ＳＳ）は、非アクティブ状態にあることができるので、発光アレイ３_3、1～３_3、3は、共用駆動回路２₃からのスキャン駆動出力および共用駆動回路２₁～２₃からのチャネル駆動出力により駆動されて所定の期間に発光することができる。

図２と図３と図１１に示されるように、本発明に係るディスプレイシステムの第２の実施形態は、第１の実施形態と共通するが、以下、異なっていることを説明する。

第２の実施形態では、各発光アレイ３_1、1～３_3、3において、各列の発光素子３２においては、発光素子３２の赤色ＬＥＤ３２１のカソードは、発光アレイに対応するチャネルラインユニットのそれぞれの第１のチャネルライン（Ｃｒ₁～Ｃｒ₁₆）に接続されており、発光素子３２の緑色ＬＥＤ３２２のカソードは、発光アレイに対応するチャネルラインユニットのそれぞれの第２のチャネルライン（Ｃｇ₁～Ｃｇ₁₆）に接続されており、発光素子３２の青色ＬＥＤ３２３のカソードは、発光アレイに対応するチャネルラインユニットのそれぞれの第３のチャネルライン（Ｃｂ₁～Ｃｂ₁₆）に接続されており、各行の発光素子３２においては、発光素子３２のＬＥＤ３２１～３２３のアノードは、発光アレイに対応するスキャンラインユニットのそれぞれのスキャンライン（Ｓ₁～Ｓ₃₂）に接続されている。言い換えれば、本実施形態では、各ＬＥＤアレイ３_1、1～３_3、3は、共通アノード構成を有している。

図１２に示されるように、各共用駆動回路２₁～２₃（図２を参照）においては、電流プロバイダー２３２は、第１、２のパワーレール９１、９２に接続されて該第１、２のパワーレール９１、９２から第１、２の電源電圧（ＶＬＥＤｒ、ＶＬＥＤｇｂ）（図７を参照）をそれぞれ受けるのに替わって、第３のパワーレール９３に接続されて該第３のパワーレール９３から接地電圧を受けるよう構成されたものであり、且つ第１～３の駆動電流が第３の電力レール９３に落とされる。

図１３及び図１４に示されるように、各スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）と過電流検出器２４５の検出器スイッチ（ＳＳＷ）は、Ｐ型パワー半導体トランジスタであり、マルチプレクサユニット２４７とスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の第２の端子とは、第３の電力レール９３(図８を参照)に接続されて接地電圧を受けるのに替わって、第４の電力レール９４に接続されて該第４の電力レール９４から大きさが３．２Ｖ～５Ｖの範囲内にある第３の電源電圧（ＶＬＥＤ）を受けるよう構成されたものである。

図１５に示されるように、本発明に係るディスプレイシステムの第３の実施形態は、第１の実施形態と共通するが、以下の点で第１の実施形態と異なっている。即ち、（ａ）チャネルラインユニット５₃(図２を参照)と発光アレイ３_1、3、３_2、3、３_3、3(図２を参照)が省略されており（即ち、Ｎ＝２、Ｒ＝６）、（ｂ）ディスプレイシステムは第１、２、４、５、７、８のモードで周期的に作動する。

図１６に示されるように、本発明に係るディスプレイシステムの第４の実施形態は、第１の実施形態と共通するが、以下の点で第１の実施形態と異なっている。即ち、（ａ）チャネルラインユニット４₃(図２を参照)と発光アレイ３_3、1、３_3、2、３_3、3(図２を参照)が省略されており（即ち、Ｍ＝２、Ｒ＝６）、（ｂ）ディスプレイシステムは第１～６のモードで周期的に作動する。

図１７に示されるように、本発明に係るディスプレイシステムの第５の実施形態は、第１の実施形態と共通するが、以下の点で第１の実施形態と異なっている。即ち、（ａ）発光アレイ３_2、3、３_3、2、３_3、3(図２を参照)が省略されており（即ち、Ｒ＝６、発光アレイ３_1、1、３_1、2、３_1、3、３_2、1、３_2、2、３_3、1は、マトリックスに配置されてない）、（ｂ）ディスプレイシステムは第１～５、７のモードで周期的に作動する。

図２に戻って参照すると、以上のことから、上記各実施形態は、以下の利点を有する。

１．（Ｌ）個の共用駆動回路を使用することで、最大で（Ｌ²）個の発光アレイを駆動することができる。ディスプレイシステムの解像度が増加するにつれる共用駆動回路の数の増加が僅かとなり、結果として従来のディスプレイシステムに比べて、該ディスプレイシステムの消費電力が低い。

２．共用駆動回路の数が少ないので、共用駆動回路をシングルチップ上に製造することによって、ディスプレイシステムの総コストを削減することができる。

３．共用駆動回路の数が少なく、ディスプレイシステムはプリント回路基板上にレイアウトされるトレースの量が少ないので、より層が少ないプリント回路基板が使用されてもディスプレイシステムのトレースを支えることができ、ディスプレイシステムの総コストを削減することができる。

上記の説明では、説明の目的のために、実施形態の完全な理解を提供するために多数の特定の詳細が述べられた。しかしながら、しかしながら、当業者であれば、一またはそれ以上の他の実施形態が具体的な詳細を示さなくとも実施され得ることが明らかである。また、本明細書における「一つの実施形態」「一実施形態」を示す説明において、序数などの表示を伴う説明は全て、特定の態様、構造、特徴を有する本発明の具体的な実施に含まれ得るものであることと理解されたい。更に、本説明において、時には複数の変化例が一つの実施形態、図面、またはこれらの説明に組み込まれているが、これは本説明を合理化させるためのもので、本発明の多面性が理解されることを目的としたものであり、また、一実施形態における一またはそれ以上の特徴あるいは特定の具体例は、適切な場合には、本開示の実施において、他の実施形態における一またはそれ以上の特徴あるいは特定の具体例と共に実施され得る。

以上、本発明の好ましい実施形態および変化例を説明したが、本発明はこれらに限定されるものではなく、最も広い解釈の精神および範囲内に含まれる様々な構成として、全ての修飾および均等な構成を包含するものとする。

Claims (12)

1. いずれも複数のスキャンラインを含む（Ｍ）個のスキャンラインユニット（４₁～４₃）と、
   いずれも複数のチャネルラインを含む（Ｎ）個のチャネルラインユニット（５₁～５₃）と、
   （Ｒ）個の発光アレイ（３_1、1～３_3、3）と、
   （Ｌ）個の共用駆動回路（２₁～２₃）と、を含んでおり、Ｍ≧１、Ｎ≧１、Ｍ＋Ｎ－１≦Ｒ≦Ｍ×Ｎであり、そしてＬは、Ｍ≠Ｎの場合にＭとＮの最大値に等しく、そうでない場合にＭに等しく、
   各前記発光アレイ（３_1、1～３_3、3）は、対応する前記スキャンラインユニット（４₁～４₃）の１つと、対応する前記チャネルラインユニット（５₁～５₃）の１つと、に接続されており、
   各前記共用駆動回路（２₁～２₃）は、
   イネーブル制御出力を受信し、前記イネーブル制御出力に基づいてスキャンイネーブル信号（ＳＳ）とチャネルイネーブル信号（ＳＤ）を生成するための制御回路（２５）と、
   前記制御回路（２５）に接続されていて前記制御回路（２５）から前記スキャンイネーブル信号（ＳＳ）を受信し、前記スキャンイネーブル信号（ＳＳ）に基づいてスキャン駆動出力を生成しもしくは生成しないように作動することができるスキャンドライバ（２４）と、
   前記制御回路（２５）に接続されていて前記制御回路（２５）から前記チャネルイネーブル信号（ＳＤ）を受信し、前記チャネルイネーブル信号（ＳＤ）に基づいてチャネル駆動出力を生成しもしくは生成しないように作動することができるチャネルドライバ（２３）と、を含んでおり、
   （Ｍ）個の前記共用駆動回路（２₁～２₃）のそれぞれの前記スキャンドライバ（２４）は、それぞれの前記スキャンラインユニット（４₁～４₃）にさらに接続されていて前記スキャンラインユニット（４₁～４₃）に前記スキャン駆動出力を提供し、
   （Ｎ）個の前記共用駆動回路（２₁～２₃）のそれぞれの前記チャネルドライバ（２３）は、それぞれの前記チャネルラインユニット（５₁～５₃）にさらに接続されていて前記チャネルラインユニット（５₁～５₃）に前記チャネル駆動出力を提供する、
   ディスプレイシステム。
2. 各前記共用駆動回路（２₁～２₃）は、
   基準クロック信号を受信し、該基準クロック信号に基づいて内部グローバルクロック信号（ＩＧＣＬＫ）を生成するためのクロック生成器（２１）と、
   前記クロック生成器（２１）に接続されていて前記クロック生成器（２１）から前記内部グローバルクロック信号（ＩＧＣＬＫ）を受信し、ディスプレイデータをさらに受信し、前記イネーブル制御出力を提供し、前記内部グローバルクロック信号（ＩＧＣＬＫ）と前記ディスプレイデータに基づいてスキャン制御出力とチャネル制御出力をさらに生成するための信号プロセッサ（２２）と、をさらに含んでおり、
   前記制御回路（２５）は、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記イネーブル制御出力を受信し、
   前記スキャンドライバ（２４）は、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記スキャン制御出力を受信し、前記スキャン制御出力に基づいて前記スキャン駆動出力を生成し、
   前記チャネルドライバ（２３）は、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記チャネル制御出力を受信し、前記チャネル制御出力に基づいて前記チャネル駆動出力を生成する、
   請求項１に記載のディスプレイシステム。
3. 前記クロック生成器（２１）は、遅延ロックループである、
   請求項２に記載のディスプレイシステム。
4. 前記クロック生成器（２１）は、フェーズロックループである、
   請求項２に記載のディスプレイシステム。
5. 各前記共用駆動回路（２₁～２₃）においては、
   前記スキャン駆動出力は、複数のスキャン駆動信号を含んでおり、
   前記スキャン制御出力は、スキャンクロック信号（ＳＣＬＫ）と、スキャン制御設定（ＳＥＴ５）と、を含んでおり、且つ
   前記スキャンドライバ（２４）は、
   前記制御回路（２５）に接続されていて前記制御回路（２５）から前記スキャンイネーブル信号（ＳＳ）を受信し、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記スキャン制御出力を受信し、前記スキャンイネーブル信号（ＳＳ）と前記スキャン制御出力に基づいて、それぞれ前記スキャン駆動出力に対応する複数のスキャン制御信号を生成するためのスキャン制御器（２４１）と、
   それぞれが、それぞれの前記スキャン駆動信号を提供するための第１の端子と、パワーレール（９３／９４）に接続するよう構成された第２の端子と、前記スキャン制御器（２４１）に接続されていて前記スキャン制御器（２４１）から、それぞれの前記スキャン駆動信号に対応する前記スキャン制御信号の１つを受信するための制御端子と、を有している複数のスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）と、を含んでおり、
   前記スキャン駆動信号は、前記スキャン制御器（２４１）により、
   前記スキャンイネーブル信号（ＳＳ）がアクティブ状態である場合、少なくとも一部の前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）が前記スキャンクロック信号（ＳＣＬＫ）と同調して導通および非導通の間に切り替わり、前記少なくとも一部の前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の個数は前記スキャン制御設定（ＳＥＴ５）に関連し、且つ、
   前記スキャンイネーブル信号（ＳＳ）が非アクティブ状態である場合、前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）のいずれも導通しない、ような方法で生成される、
   請求項２～請求項４のいずれか一項に記載のディスプレイシステム。
6. 各前記共用駆動回路（２₁～２₃）においては、
   前記スキャンドライバ（２４）は、
   それぞれが、それぞれの前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の前記第１の端子に接続されており、前記スキャン制御器（２４１）にさらに接続されていて前記スキャン制御器（２４１）から、それぞれの前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）により受信された前記スキャン制御信号の１つを受信し、前記スキャン制御信号の前記１つがそれぞれの前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）を導通しないようにさせる際に、それぞれの前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の前記第１の端子における電圧の大きさを所定の基準電圧値に調整して、導通しないようにするための複数の増幅器（２４８）をさらに含んでいる、
   請求項５に記載のディスプレイシステム。
7. 各前記共用駆動回路（２₁～２₃）においては、
   前記スキャン駆動出力は、複数のスキャン駆動信号を含んでおり、
   前記スキャン制御出力は、スキャンクロック信号（ＳＣＬＫ）と、スキャン制御設定（ＳＥＴ５）と、を含んでおり、且つ
   前記スキャンドライバ（２４）は、
   前記制御回路（２５）に接続されていて前記制御回路（２５）から前記スキャンイネーブル信号（ＳＳ）を受信し、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記スキャン制御出力を受信し、前記スキャンイネーブル信号（ＳＳ）と前記スキャン制御出力に基づいて、それぞれ前記スキャン駆動出力に対応する複数のスキャン制御信号を生成するためのスキャン制御器（２４１）と、
   それぞれが、それぞれの前記スキャン駆動信号を提供するための第１の端子と、パワーレール（９３）に接続するよう構成された第２の端子と、前記スキャン制御器（２４１）に接続されていて前記スキャン制御器（２４１）から、それぞれの前記スキャン駆動信号に対応する前記スキャン制御信号の１つを受信するための制御端子と、を有している複数のスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）と、を含んでおり、
   前記スキャン駆動信号は、前記スキャン制御器（２４１）により、
   前記スキャンイネーブル信号（ＳＳ）がアクティブ状態である場合、少なくとも一部の前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）が前記スキャンクロック信号（ＳＣＬＫ）と同調して導通および非導通の間に切り替わり、前記少なくとも一部の前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の個数は前記スキャン制御設定（ＳＥＴ５）に関連し、且つ、
   前記スキャンイネーブル信号（ＳＳ）が非アクティブ状態である場合、前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）のいずれも導通しない、ような方法で生成されており、
   各前記共用駆動回路（２₁～２₃）においては、
   各前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）は、Ｎ型パワー半導体トランジスタであり、且つ前記パワーレール（９３）から接地電圧を受けるためのものである、
   請求項２～請求項４のいずれか一項に記載のディスプレイシステム。
8. 各前記共用駆動回路（２₁～２₃）においては、
   前記スキャン駆動出力は、複数のスキャン駆動信号を含んでおり、
   前記スキャン制御出力は、スキャンクロック信号（ＳＣＬＫ）と、スキャン制御設定（ＳＥＴ５）と、を含んでおり、且つ
   前記スキャンドライバ（２４）は、
   前記制御回路（２５）に接続されていて前記制御回路（２５）から前記スキャンイネーブル信号（ＳＳ）を受信し、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記スキャン制御出力を受信し、前記スキャンイネーブル信号（ＳＳ）と前記スキャン制御出力に基づいて、それぞれ前記スキャン駆動出力に対応する複数のスキャン制御信号を生成するためのスキャン制御器（２４１）と、
   それぞれが、それぞれの前記スキャン駆動信号を提供するための第１の端子と、パワーレール（９４）に接続するよう構成された第２の端子と、前記スキャン制御器（２４１）に接続されていて前記スキャン制御器（２４１）から、それぞれの前記スキャン駆動信号に対応する前記スキャン制御信号の１つを受信するための制御端子と、を有している複数のスキャンスイッチ（ＳＷ₁～ＳＷ₃₂）と、を含んでおり、
   前記スキャン駆動信号は、前記スキャン制御器（２４１）により、
   前記スキャンイネーブル信号（ＳＳ）がアクティブ状態である場合、少なくとも一部の前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）が前記スキャンクロック信号（ＳＣＬＫ）と同調して導通および非導通の間に切り替わり、前記少なくとも一部の前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）の個数は前記スキャン制御設定（ＳＥＴ５）に関連し、且つ、
   前記スキャンイネーブル信号（ＳＳ）が非アクティブ状態である場合、前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）のいずれも導通しない、ような方法で生成されており、
   各前記共用駆動回路（２₁～２₃）においては、
   各前記スキャンスイッチ（ＳＷ₁～ＳＷ₃₂）は、Ｐ型パワー半導体トランジスタであり、且つ前記パワーレール（９４）から大きさが３．２Ｖ～５Ｖの範囲内にある電源電圧（ＶＬＥＤ）を受けるためのものである、
   請求項２～請求項４のいずれか一項に記載のディスプレイシステム。
9. 各前記共用駆動回路（２₁～２₃）においては、
   前記チャネル駆動出力は、複数の駆動電流信号を含んでおり、
   前記チャネル制御出力は、電流利得制御設定（ＳＥＴ３）と、基準電圧制御設定（ＳＥＴ４）と、それぞれ前記駆動電流信号に対応すると共に、前記ディスプレイデータに関連するパルス幅を有している複数のパルス幅変調（ＰＷＭ）信号（ＰＷＭｒ₁～ＰＷＭｒ_16、ＰＷＭｇ₁～ＰＷＭｇ_16、ＰＷＭｂ₁～ＰＷＭｂ₁₆）と、を含んでおり、
   前記チャネルドライバ（２３）は、
   前記制御回路（２５）に接続されていて前記制御回路（２５）から前記チャネルイネーブル信号（ＳＤ）を受信し、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記ＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ_16、ＰＷＭｇ₁～ＰＷＭｇ_16、ＰＷＭｂ₁～ＰＷＭｂ₁₆）を受信し、前記チャネルイネーブル信号（ＳＤ）と前記ＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ_16、ＰＷＭｇ₁～ＰＷＭｇ_16、ＰＷＭｂ₁～ＰＷＭｂ₁₆）に基づいて、それぞれ前記駆動電流信号に対応する複数のチャネル制御信号（ＣＣｒ₁～ＣＣｒ_16、ＣＣｇ₁～ＣＣｇ_16、ＣＣｂ₁～ＣＣｂ₁₆）を生成するための制御生成器（２３４）と、
   前記信号プロセッサ（２２）に接続されていて前記信号プロセッサ（２２）から前記電流利得制御設定（ＳＥＴ３）を受信し、前記電流利得制御設定（ＳＥＴ３）に基づいて電流利得制御出力を生成するための電流利得制御器（２３１）と、
   前記電流利得制御器（２３１）に接続されていて前記電流利得制御器（２３１）から前記電流利得制御出力を受信し、複数の駆動電流を提供し、前記電流利得制御出力に基づいて前記駆動電流の大きさを調整するための電流プロバイダー（２３２）と、
   それぞれが、前記電流プロバイダー（２３２）に接続されている第１の端子と、それぞれの前記駆動電流信号を提供するための第２の端子と、前記制御生成器（２３４）に接続されていて、それぞれの前記駆動電流信号に対応する前記チャネル制御信号（ＣＣｒ₁～ＣＣｒ_16、ＣＣｇ₁～ＣＣｇ_16、ＣＣｂ₁～ＣＣｂ₁₆）の１つを受信するための制御端子と、を有しており、導通する際にそれぞれの前記駆動電流が流れることを許可するための複数のチャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）と、
   前記チャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）の前記第２の端子に接続されており、前記信号プロセッサ（２２）にさらに接続されていて前記信号プロセッサ（２２）から前記基準電圧制御設定（ＳＥＴ４）を受信し、前記制御生成器（２３４）にさらに接続されていて前記制御生成器（２３４）から前記チャネル制御信号（ＣＣｒ₁～ＣＣｒ_16、ＣＣｇ₁～ＣＣｇ_16、ＣＣｂ₁～ＣＣｂ₁₆）を受信するための増幅器ユニット（２３３）と、を含んでおり、
   各前記チャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）において、前記増幅器ユニット（２３３）は、前記チャネルスイッチによって受信されたチャネル制御信号（ＣＣｒ₁～ＣＣｒ_16、ＣＣｇ₁～ＣＣｇ_16、ＣＣｂ₁～ＣＣｂ₁₆）が前記チャネルスイッチを導通しないようにさせる際に、前記基準電圧制御設定（ＳＥＴ４）に基づいて前記チャネルスイッチの前記第２の端子における電圧の大きさを基準電圧値に調整し、
   各前記駆動電流信号において、前記制御生成器（２３４）は、前記チャネルイネーブル信号（ＳＤ）がアクティブ状態である場合には、前記駆動電流信号に対応する前記ＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ_16、ＰＷＭｇ₁～ＰＷＭｇ_16、ＰＷＭｂ₁～ＰＷＭｂ₁₆）の１つを出力して、前記駆動電流信号に対応する前記チャネル制御信号（ＣＣｒ₁～ＣＣｒ_16、ＣＣｇ₁～ＣＣｇ_16、ＣＣｂ₁～ＣＣｂ₁₆）の１つとし、前記チャネルイネーブル信号（ＳＤ）が非アクティブ状態である場合には、所定の基準電圧を前記チャネルスイッチ（ＳＷｒ₁～ＳＷｒ₁₆、ＳＷｇ₁～ＳＷｇ₁₆、ＳＷｂ₁～ＳＷｂ₁₆）の非導通に対応する大きさで出力して、前記チャネル制御信号の１つとする、
   請求項２～請求項８のいずれか一項に記載のディスプレイシステム。
10. 各前記共用駆動回路（２₁～２₃）においては、
    前記電流プロバイダー（２３２）は、第１のパワーレール（９１）にさらに接続されて前記第１のパワーレール（９１）から２．４Ｖ～４．５Ｖの範囲内にある大きさの第１の電源電圧（ＶＬＥＤｒ）を受け取り、第２のパワーレール（９２）にさらに接続されて前記第２のパワーレール（９２）から３．２Ｖ～４．５Ｖの範囲内にある大きさの第２の電源電圧（ＶＬＥＤｇｂ）を受け取るように構成され、
    前記駆動電流の一部は、前記第１のパワーレール（９１）から供給され、前記駆動電流の残部は、前記第２のパワーレール（９２）から供給される、
    請求項９に記載のディスプレイシステム。
11. 各前記共用駆動回路（２₁～２₃）においては、
    前記信号プロセッサ（２２）は、
    前記クロック生成器（２１）に接続されていて前記クロック生成器（２１）から前記内部グローバルクロック信号（ＩＧＣＬＫ）を受信し、データクロック信号（ＤＣＬＫ）をさらに受信し、前記内部グローバルクロック信号（ＩＧＣＬＫ）と同調してチャンネルクロック信号（ＣＣＬＫ）とスキャンクロック信号（ＳＣＬＫ）とイネーブルクロック信号（ＥＣＬＫ）とを生成し、前記データクロック信号（ＤＣＬＫ）と同調してコンフィギュレーションクロック信号（ＲＣＬＫ）を生成するための制御器（２２１）と、
    前記データクロック信号（ＤＣＬＫ）を受信し、前記データクロック信号（ＤＣＬＫ）と同調して前記ディスプレイデータと複数の制御設定をさらに受信するための入力／出力（Ｉ／Ｏ）インタフェース（２２２）と、
    前記制御器（２２１）に接続されていて前記制御器（２２１）から前記コンフィギュレーションクロック信号（ＲＣＬＫ）を受信し、前記入力／出力インタフェース（２２２）にさらに接続されていて、前記コンフィギュレーションクロック信号（ＲＣＬＫ）と同調して前記入力／出力インタフェース（２２２）から前記制御設定を受信且つ記憶するためのコンフィギュレーションレジスタ（２２３）と、
    前記制御器（２２１）に接続されていて前記制御器（２２１）から前記チャンネルクロック信号（ＣＣＬＫ）を受信し、前記入力／出力インタフェース（２２２）にさらに接続されていて前記入力／出力インタフェース（２２２）から前記ディスプレイデータを受信し、前記チャンネルクロック信号（ＣＣＬＫ）と同調して前記ディスプレイデータに基づいてパルス幅変調（ＰＷＭ）を実施して複数のＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ₁₆、ＰＷＭｇ₁～ＰＷＭｇ₁₆、ＰＷＭｂ₁～ＰＷＭｂ₁₆）を生成するためのパルス幅変調器（２２４）と、を含んでおり、
    前記イネーブル制御出力は、前記制御器（２２１）により生成された前記イネーブルクロック信号（ＥＣＬＫ）と、前記コンフィギュレーションレジスタ（２２３）に記憶された前記制御設定の１つと、を含んでおり、
    前記スキャン制御出力は、前記制御器（２２１）により生成された前記スキャンクロック信号（ＳＣＬＫ）と、前記コンフィギュレーションレジスタ（２２３）に記憶された前記制御設定の他の１つと、を含んでおり、
    前記チャネル制御出力は、前記パルス幅変調器（２２４）により生成されたＰＷＭ信号（ＰＷＭｒ₁～ＰＷＭｒ_16、ＰＷＭｇ₁～ＰＷＭｇ_16、ＰＷＭｂ₁～ＰＷＭｂ₁₆）と、前記コンフィギュレーションレジスタ（２２３）に記憶された前記制御設定のさらに他の１つと、を含んでいる、
    請求項２～請求項１０のいずれか一項に記載のディスプレイシステム。
12. 各前記発光アレイ（３_1、1～３_3、3）は、複数の発光素子（３２）を含んでおり、
    前記発光アレイ（３_1、1～３_3、3）の各前記発光素子（３２）は、赤色発光ダイオード（ＬＥＤ）（３２１）と、緑色ＬＥＤ（３２２）と、青色ＬＥＤ（３２３）と、を含んでいる、
    請求項１～請求項１１のいずれか一項に記載のディスプレイシステム。

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