KR100382328B1

KR100382328B1 - Pll회로및위상록검출회로

Info

Publication number: KR100382328B1
Application number: KR1019970071894A
Authority: KR
Inventors: 마사시 기요세; 히로야 이또
Original assignee: 산요 덴키 가부시키가이샤
Priority date: 1997-01-23
Filing date: 1997-12-22
Publication date: 2003-12-18
Also published as: US6429901B1; EP1406389A1; KR19980070195A; EP0855802A3; EP1406390A1; EP0855802A2

Abstract

본 발명의 제1 목적은 기준 클럭과 발진 클럭의 동기를 확실하게 유지하는 PLL 회로를 제공하는데 있다.

본 발명에 따른 제1 실시 형태의 PLL 회로(10)의 블록도이다. PLL 회로(10)는 아날로그 방식이고, CMOS로 구성되어 있다. PLL 회로(10)는, EXOR 회로(101)와, 3상 버퍼(12)와, 정전류 방식의 차지 펌프 회로(20)와, 저역 통과 필터(LPF ; 30)와, VCO(107) 및 1/4 분주기(108)를 구비한다.

EXOR 회로(101)는, 듀티비 50%인 버스트 클럭(기준 클럭 ; Rc)을 받아들이는 제1 입력 단자와, 1/4분주기(107)에서 출력되는 듀티비 50%인 출력 클럭(Pc)을 받아들이는 제2 입력 단자와, 버스트 클럭(Rc)의 위상과 출력 클럭(Pc)의 위상의 비교 결과를 나타내는 클럭(S1)을 출력하는 출력 단자를 갖는다. NTSC 방식의 칼라텔레비전에 있어서, 버스트 클럭(Rc)은 3.58MHz의 주파수를 갖는다. EXOR 회로(101)는, 출력 클럭(Pc)의 위상이 버스트 클럭(Rc)의 위상보다도 90° 나아가고 있을 때, 버스트 클럭(Rc)의 2배인 주파수를 갖고, 또 50%의 듀티비를 갖는 클럭(S1)을 출력한다.

Description

ＰＬＬ 회로 및 위상 록 검출 회로{PLL CIRCUIT AND PHASE LOCK DETECTING CIRCUIT}

본 발명은 기준 클럭에 동기하는 발진 클럭을 출력하는 PLL(Phase Locked Loop) 회로 및 위상 록 검출 회로에 관한 것으로, 상세하게는 기준 클럭과 발진 클럭의 동기를 확실하게 유지하는 PLL 회로 및 발진 클럭이 기준 클럭에 동기하고 있는 것을 검출하는 검출 회로에 관한 것이다.

텔레비전에서의 콤포지트(composite) 비디오 신호에 포함되는 버스트 클럭에 수반하는 색 신호의 동기 재생에는, PLL 회로가 이용된다. PLL 회로에는, 디지탈 회로 방식과 아날로그 회로 방식이 있다. 디지탈 회로 방식의 PLL 회로는, CMOS 구성으로, 발진 클럭의 발진 시기의 데이타를 저장하는 메모리와, 디지탈 필터, 및 승산기를 포함한다. 따라서, 디지탈 회로 방식의 PLL 회로는, 비교적 큰 회로 면적을 갖는다. 아날로그 회로 방식의 PLL 회로는, CMOS 구성으로, 콘덴서 등의 외장 부품을 포함한다. 아날로그 회로 방식의 PLL 회로는 디지탈 회로 방식의 PLL 회로에 비해 소형화되어 있다.

도 1은 텔레비전 수상기에 사용되는 종래의 아날로그 방식의 PLL 회로(100)의 블록도이다. PLL 회로(100)는, 배타적 논리합(EXOR) 회로(101)와, 3상 버퍼(102)와, CMOS 구성의 차지 펌프 회로(103)와, 저역 통과 필터(LPF ; 106)와, 전압 제어 발진기(VCO ; 107), 및 1/4 분주기(108)를 구비한다.

EXOR 회로(101)는 도 2에 도시하는 바와 같이, 듀티비 50%인 버스트 클럭(기준 클럭 ; Rc)을 받아들이는 제1 입력 단자와, 1/4 분주기(108)에서 출력되는 듀티비 50%인 출력 클럭(Pc)을 받아들이는 제2 입력 단자와, 버스트 클럭(Rc)의 위상과 출력 클럭(Pc)의 위상과의 비교 결과를 나타내는 클럭(S1)을 출력하는 출력 단자를 갖는다. NTSC(National Television System Commitee)방식의 칼라 텔레비전에 있어서, 버스트 클럭(Rc)은 3.58MHz의 주파수를 갖는다. 버스트 클럭(Rc)의 주기와 출력 클럭(Pc)의 주기가 일치하고, 또 클럭(Pc)의 위상이 버스트 클럭(Rc)의 위상보다도 90° 나아가 있을 경우, 버스트 클럭(Rc)의 2배인 주파수를 갖으며, 또 듀티비가 50%인 클럭(S1)이 출력된다(도 2 참조).

3상 버퍼(102)는, 버스트 클럭의 주기에 따라 활성화되는 제어 신호(RE)와 출력 클럭(S1)을 입력한다. 3상 버퍼(102)는 제어 신호(RE)가 “H 레벨”로 활성화되었을 때, 출력 클럭(S1)을 차지 펌프 회로(103)로 공급하고, 제어 신호(RE)가 “L”로 불활성화되었을 때, 출력을 고임피던스 상태로 세트한다.

차지 펌프 회로(103)는, 전원과 접지 사이에 직렬로 접속된 pMOS 트랜지스터(104) 및 nMOS 트랜지스터(105)를 포함한다. pMOS 트랜지스터(104) 및 nMOS 트랜지스터(105)는, 3상 버퍼(102)를 통과한 출력 클럭(S1)에 응답하여 온/오프한다. pMOS 트랜지스터(104)가 온하고 있을 경우, 전류(Ip)가 전원에서 LPF(106)로 흐르고, nMOS 트랜지스터(105)가 온하고 있을 경우, 전류(In)가 LPF(106)에서 접지로 흐른다. LPF(106)는 전류(Ip, In)에 의해 충방전됨으로써 클럭(S1)을 평활화(平滑化)하여 제어 전압(Vt)을 VCO(107)로 출력한다. VCO(107)는 제어 전압(Vt)의 전압값에 따른 주파수를 갖는 발진 클럭(Fv)을 1/4 분주기(108)로 공급한다. 텔레비전일 경우, 발진 클럭(Fv)은 버스트 클럭(Rc)의 4배인 14.31818MHz의 주파수를 갖는다. 1/4 분주기(108)는, 발진 클럭(Fv)의 주파수를 4분의 1로 분주한 클럭(Pc)을 EXOR 회로(101)로 공급한다.

A/D 변환기(109)는 발진 클럭(Fv)을 VCO(107)에서 받아들이고, 그 발진 클럭(Fv)에 따른 콤포지트 비디오 신호(CV)의 샘플링에 의해 아날로그-디지탈 변환을 행하는 디지탈 신호(S2)를 생성한다. 콤포지트 비디오 신호(CV)는, 색차 신호를 포함하고, A/D 변환기(109)에 의해 색차 신호가 추출된다.

VCO(107)에서 출력되는 발진 클럭(Fv)의 주파수는, 온도 변화나 전원 전위의 변동 등 외적 요인에 의해 변동한다. 발진 클럭(Fv)의 주파수 변동을 억제하는, 즉 VCO(107)에서 일정 주파수를 갖는 발진 클럭(Fv)을 얻기 위해서는, 제어 전압(Vt)을 조건에 따라 조절할 필요가 있다. 제어 전압(Vt)을 조절하는 어느 하나의 수단으로서는, EXOR 회로(101)의 출력 클럭(S1)의 듀티비를 변화시키는 것을 생각한다. 이 이유는, 차지 펌프 회로(103)의 출력 클럭(S1)의 듀티비에 따른 동작에 의해 LPF(106)가 충방전됨으로써, 제어 전압(Vt)이 출력되기 때문이다.

예를 들어, 도 3의 b에 도시하는 바와 같이, 듀티비 50%인 이상적인 클럭(S1)이 출력되었을 때, 전원 전위의 1/2인 제어 전압(Vt)이 얻어지는 것으로 한다. 도 3의 a에 도시하는 바와 같이, 제어 전압(Vt)을 전원 전위의 1/2보다도 큰 전압으로 세트하기 위해서는, 50%보다도 큰 듀티비를 갖는 클럭(S1)을 출력할 필요가 있다. 한편, 도 3의 C에 도시하는 바와 같이, 제어 전압(Vt)을 전원 전위의 1/2보다 작은 전압으로 세트하기 위해서는, 50% 미만의 듀티비를 갖는 클럭(S1)을 출력할 필요가 있다. 도 3의 a 및 도 3의 c의 경우에서는, 버스트 클럭(Rc)의 위상과 클럭(Pc)의 위상의 차가 90°가 아니기 때문에, 발진 클럭(Fv)의 위상은 원하는 위상에서 어긋난다. 이와 같이 위상이 어긋난 발진 클럭(Fv)에 따른 비디오 신호의 샘플링은, 색 신호를 정확하게 재생하는 것을 곤란하게 하고, 그 결과 색이 변화한다.

텔레비전 수상기에 있어서는, PLL 회로(100)에서의 발진 클럭(Fv)을 이용해 각종 신호 처리를 실행한다. 기기의 상승이나 채널의 전환시, 발진 클럭(Fv)이 어긋나면, 각종 신호 처리가 바르게 실행되지 않는 일이 있을 수 있다. 그 때문에, 발진 클럭(Fv)이 소정의 위상을 유지하고 있는지의 여부를 검출하는 것이 바람직하다.

본 발명의 제2 목적은, 발진 클럭이 기준 클럭에 동기하고 있는 것을 검출하는 로직 검출 회로를 제공하는데 있다.

본 발명에 따른 기준 클럭의 위상에 대해 일정한 위상차를 유지하는 발진 클럭을 생성하는 PLL 회로는, 제어 전압을 받아들이고, 그 제어 전압에 따른 주파수를 갖는 발진 클럭을 생성하는 전압 제어 발진기와, 기준 클럭과 발진 클럭을 받아들이고, 기준 클럭과 발진 클럭 사이의 위상을 비교하여 비교 결과를 나타내는 클럭을 생성하는 비교 회로와, 상기 비교 회로가 접지 전위 및 전원 전위에 접속되고, 비교 회로로부터 비교 결과를 나타내는 클럭을 받아들이는 차지 펌프에 있어서, 상기 차지 펌프는 비교 결과를 나타내는 클럭에 응답하여 접지 전위 및 전원 전위 중 어느 한쪽을 선택하고, 접지 전위가 선택되었을 때 차지 펌프의 출력 단자에서 접지로 일정한 전류를 인입하고, 전원 전위가 선택되었을 때 전원에서 차지 펌프의 출력 단자로 일정한 전류를 공급함으로써 접지 전위와 전원 전위를 번갈아반복하는 출력을 생성하는 수단과, 상기 차지 펌프 회로와 상기 전압 제어 발진기 사이에 접속되고, 차지 펌프 회로로부터의 출력을 평활화하여 상기 제어 전압을 생성하며, 그 제어 전압을 상기 전압 제어 발진기로 공급하는 저역 통과 필터를 구비하고, 상기 차지 펌프 회로는, 상기 비교 결과를 나타내는 클럭에 응답하여 번갈아 온/오프되는 제1 및 제2 트랜지스터와, 정전류를 공급하기 위한 정전류원과, 상기 제1 트랜지스터와 차지 펌프 회로의 출력 단자 사이에 접속되고, 제1 트랜지스터가 온했을 때, 상기 정전류원의 정전류에 따른 일정한 구동 전류를 흘리는 제1 전류 미러 회로와, 상기 제2 트랜지스터와 차지 펌프 회로의 출력 단자 사이에 접속되고, 제2 트랜지스터가 온했을 때, 상기 정전류원의 정전류에 따른 일정한 구동 전류를 흘리는 제2 전류 미러 회로를 포함하는 것을 특징으로 한다.

본 발명에 따른 위상 록 검출 회로는, PLL 회로에 적용되고, 발진 클럭이 기준 클럭의 위상에 대해 일정한 위상차를 유지하여 록되어 있는지의 여부를 검출하는 록 검출 회로에 있어서, 상기 발진 클럭의 주파수는 기준 클럭의 n배(n은 자연수)인 주파수를 갖는 수단과, 상기 발진 클럭의 주파수를 1/n으로 분주된 제1 클럭 신호가 록 검출 회로로 공급되는 수단과, 상기 록 검출 회로는, 상기 제1 클럭의 위상을 상기 일정한 위상차만큼 시프트시켜 제2 클럭을 생성하는 이송 회로와, 상기 이송 회로에 접속되고, 상기 기준 클럭과 상기 제2 클럭을 받아들이고, 상기 기준 클럭과 상기 제2 클럭의 배타적 논리합을 연산하여, 어떤 듀티비를 갖는 연산 출력 신호를 생성하는 배타적 논리합 회로와, 상기 연산 출력 신호를 받아들이고, 상기 연산 출력 신호를 평활화하여 그 연산 출력 신호의 듀티비에 따른 출력 전압을 생성하는 저역 통과 필터와, 상기 저역 통과 필터에 접속되고, 상기 출력 전압과 소정의 기준 전압을 비교하고, 그 비교 결과에 기초하여 상기 발진 클럭의 록 상태를 판정하는 판정 회로를 구비하는 것을 특징으로 한다.

본 발명의 다른 목적과 잇점은 도면을 참조하여 본 발명의 원리를 실시예의 방식으로 묘사하는 다음의 설명으로부터 명확해질 것이다.

도 1은 종래예의 PLL 회로의 블록 회로도.

도 2는 도 1의 PLL 회로 내의 EXOR 회로의 동작을 도시하는 파형도.

도 3의 a 내지 c는 도 1의 PLL 회로에서 제어 전압을 변화시켰을 때 EXOR 회로에서 출력되는 클럭 신호의 파형도.

도 4는 본 발명의 제1 실시 형태의 PLL 회로의 블록 회로도.

도 5는 도 4의 PLL 회로에서의 차지 펌프 회로에 흐르는 전류와 제어 전압의 관계를 나타내는 그래프.

도 6의 a 내지 c는 도 4의 PLL 회로에서 제어 전압을 변화시켰을 때 EXOR 회로에서 출력되는 클럭 신호의 파형도.

도 7은 본 발명의 제2 실시 형태의 PLL 회로의 블록 회로도.

도 8은 본 발명의 제3 실시 형태의 PLL 회로의 블록 회로도.

도 9는 도 8의 PLL 회로에서의 제1 및 제2 차지 펌프 회로에 흐르는 전류와 제어 전압의 관계를 나타내는 그래프.

도 10은 본 발명의 제4 실시 형태의 PLL 회로의 블록 회로도.

도 11은 차지 펌프 회로에 흐르는 전류와 제어 전압의 관계를 나타내는 그래프.

도 12는 제1 실시 형태의 화상 신호 처리 장치의 블록 회로도.

도 13은 도 12의 화상 신호 처리 장치에서의 록 검출 회로의 동작을 나타내는 파형도.

도 14는 도 12의 화상 신호 처리 장치에서의 록 검출 회로의 동작을 나타내는 파형도.

<도면의 주요 부분에 대한 부호의 설명>

10 : PLL 회로

12 : 3상 버퍼

20 : 차지 펌프 회로

30 : 저역 통과 필터

101 : EXOR 회로

107 : VCO

108 : 1/4 분주기

109 : A/D 변환기

본 발명의 목적과 그 잇점은 다음의 첨부 도면과 함께 이제 언급될 실시예의 다음 설명을 참조함으로써 잘 이해될 수 있다.

도 4는 본 발명에 따른 제1 실시 형태의 PLL 회로(10)의 블록도이다. PLL 회로(10)는 아날로그 방식이고, CMOS로 구성되어 있다. PLL 회로(10)는, EXOR 회로(101)와, 3상 버퍼(12)와, 정전류 방식의 차지 펌프 회로(20)와, 저역 통과 필터(LPF ; 30)와, VCO(107) 및 1/4 분주기(108)를 구비한다.

EXOR 회로(101)는, 듀티비 50%인 버스트 클럭(기준 클럭 ; Rc)을 받아들이는 제1 입력 단자와, 1/4분주기(107)에서 출력되는 듀티비 50%인 출력 클럭(Pc)을 받아들이는 제2 입력 단자와, 버스트 클럭(Rc)의 위상과 출력 클럭(Pc)의 위상의 비교 결과를 나타내는 클럭(S1)을 출력하는 출력 단자를 갖는다. NTSC 방식의 칼라텔레비전에 있어서, 버스트 클럭(Rc)은 3.58MHz의 주파수를 갖는다. EXOR 회로(101)는, 출력 클럭(Pc)의 위상이 버스트 클럭(Rc)의 위상보다도 90°나아가고 있을 때, 버스트 클럭(Rc)의 2배인 주파수를 갖고, 또 50%의 듀티비를 갖는 클럭(S1)을 출력한다.

3상 버퍼(12)는, OR 회로(13)와, 인버터(14) 및 AND 회로(15)를 포함한다. OR 회로(13)는, 콤포지트 비디오 신호에 버스트 클럭(Rc)이 중첩되어 있는 기간을 나타내는 제어 신호(RE)를 받아들이는 제1 입력 단자와, 클럭(S1)을 받아들이는 제2 입력 단자를 갖는다. OR 회로(13)는, L 레벨 제어 신호(RE)가 출력되고 있을 때, 클럭(S1)을 차지 펌프 회로(20)로 공급한다. OR 회로(13)는 한편 H 레벨 제어 신호(RE)가 출력되고 있을 때, H 레벨 신호를 차지 펌프 회로(20)로 공급한다.

AND 회로(15)는 인버터(14)를 매개로 제어 신호(RE)를 받아들이는 제1 입력 단자와, 클럭(S1)을 받아들이는 제2 입력 단자를 갖는다. AND 회로(15)는, 인버터(14)로부터의 H 레벨 출력 신호(L 레벨 제어 신호(RE))를 받아들였을 때, 클럭(S1)을 차지 펌프 회로(20)로 공급한다. AND 회로(15)는 한편 인버터(14)로부터의 L 레벨 출력 신호(H 레벨 제어 신호(RE))를 받아들였을 때 L 레벨 신호를 차지 펌프 회로(20)로 공급한다.

차지 펌프 회로(20)는, 저항(21)과, nMOS 트랜지스터(22, 24, 27, 28) 및 pMOS 트랜지스터(23, 25, 26)를 포함한다. nMOS 트랜지스터(22)는 저항(21)을 매개로 전원에 접속된 드레인과, 접지에 접속된 소오스와, 드레인에 접속된 게이트를 갖는다. 저항(21)과 nMOS 트랜지스터(22)는 정전류원을 형성한다. 저항(21)의 저항값과 nMOS 트랜지스터(22)의 온 저항값에 따라 분압된 전압이 nMOS 트랜지스터(22)의 게이트에 인가되고, 그 게이트 전압에 의해 nMOS 트랜지스터(22)가 온함으로써 항상 일정 전류가 흐른다.

nMOS 트랜지스터(24)는, 접지에 접속된 소오스와, pMOS 트랜지스터(23)에 접속된 드레인과, nMOS 트랜지스터(22)의 게이트 및 드레인에 접속된 게이트를 갖는다. nMOS 트랜지스터(24) 및 nMOS 트랜지스터(22)는 전류 미러 회로를 형성한다. 따라서, nMOS 트랜지스터(24)에는 nMOS 트랜지스터(22)와 실질적으로 같은 크기를 갖는 일정한 전류가 흐른다.

pMOS 트랜지스터(23)는, 전원에 접속된 소오스와, nMOS 트랜지스터(24)에 접속된 드레인과, 그 드레인에 접속된 게이트를 갖는다. pMOS 트랜지스터(23)에는 nMOS 트랜지스터(24)와 실질적으로 같은 전류가 흐르고, 이 전류에 비례하는 전압이 pMOS 트랜지스터(23)의 게이트에 인가된다.

pMOS 트랜지스터(25, 26) 및 nMOS 트랜지스터(27, 28)는 전원과 접지 사이에 직렬로 접속되어 있다. pMOS 트랜지스터(25)는, 전원에 접속된 소오스와, pMOS 트랜지스터(26)에 접속된 드레인과, OR 회로(13)의 출력 단자에 접속된 게이트를 갖는다. nMOS 트랜지스터(28)는, 접지에 접속된 소오스와, nMOS 트랜지스터(27)에 접속된 드레인과, AND 회로(15)의 출력 단자에 접속된 게이트를 갖는다. 제어 신호(RE)가 H 레벨로 활성화되었을 때, 즉 버스트 클럭의 기간이 아닐 때, pMOS 트랜지스터(25)에는 H 레벨 신호가 공급되고, nMOS 트랜지스터(28)에는 L 레벨 신호가 공급된다. 따라서, 두 트랜지스터(25, 28)는 오프한다. 제어 신호(RE)가 L 레벨로 불활성되었을 때, 즉 버스트 클럭 기간일 때, 클럭(S1)에 응답하여 pMOS 트랜지스터 및 nMOS 트랜지스터(25, 28)는 온/오프한다.

pMOS 트랜지스터(26)는, pMOS 트랜지스터(25)의 드레인에 접속된 소오스와, LPF(30)에 접속된 드레인과, pMOS 트랜지스터(23)의 게이트에 접속된 게이트를 갖는다. pMOS 트랜지스터(26)는, pMOS 트랜지스터(25)가 온하고 있을 때, nMOS 트랜지스터(22)에 흐르는 전류와 실질적으로 같은 일정한 전류(Ip1)를 LPF(30)로 공급하기 위해 동작한다. nMOS 트랜지스터(27)는, nMOS 트랜지스터(28)의 드레인에 접속된 소오스와, LPF(30)에 접속된 드레인과, nMOS 트랜지스터(22)의 게이트에 접속된 게이트 를 갖는다. nMOS 트랜지스터(27)는, nMOS 트랜지스터(28)가 온하고 있을 때, nMOS 트랜지스터(22)에 흐르는 전류와 실질적으로 같은 일정한 전류(In1)를 LPF(30)에서 추출하기 위해 동작한다. pMOS 및 nMOS 트랜지스터(26, 27)는, 채널 길이 변조의 발생을 방지하기 위해, 비교적 큰 채널 길이를 갖는다. 따라서, 도 5에 도시하는 바와 같이 접지 전위(VSS)에서 전원 전위(VDD)까지의 범위에 걸쳐 거의 같은 전류(Ip1, In1)가 흐른다. nMOS 트랜지스터(24, 27)는 제1 전류 미러 회로를 형성하고, pMOS 트랜지스터(23, 26)는 제2 전류 미러 회로를 형성한다.

LPF(30)는 저항(31) 및 콘덴서(32, 33)를 포함한다. 콘덴서(32, 33)는 충방전을 행해 클럭(S1)을 평활화하여 제어 전압(Vt)을 생성한다. 콘덴서(32, 33)는, 콘덴서(32, 33)로부터의 누설 전류에 의한 제어 전압(Vt)의 변동이 적게 되도록 비교적 큰 용량을 갖는다. VCO(107)는 LPF(30)로부터 제어 전압(Vt)을 받아들이고, 그 제어 전압(Vt)의 값에 비례하는 주파수를 갖는 발진 클럭(Fv)을 출력한다. NTSC방식의 칼라텔레비전에 있어서, 발진 클럭(Fv)은 버스트 클럭(Rc)의 4배인 14.31818MHz의 주파수를 갖는다. 1/4 분주기(108)는, 발진 클럭(Fv)을 VCO(107)에서 받아들이고, 그 발진 클럭(Fv)의 주파수가 4분의 1로 분주된 클럭(Pc)을 생성한다. 그 클럭(Pc)은 EXOR 회로(101)의 제2 입력 단자로 공급된다.

A/D 변환기(109)는 VCO(107)로부터 발진 클럭(Fv)을 받아들이고, 그 발진 클럭(Fv)에 따른 콤포지트 비디오 신호(CV)의 샘플링에 의해 아날로그-디지탈 변환을 행하는 디지탈 신호(S2)를 생성한다.

제1 실시 형태의 PLL 회로(10)는, 온도 변화 등의 외적 요인에 의한 발진 클럭(Fv)의 주파수의 변동을 억제하여 VCO(107)로부터 일정 주파수를 갖는 발진 클럭(Fv)을 출력하는데 적당하다. 즉, 차지 펌프 회로(20)는, 서로 크기가 같은 전류(Ip1, In1)에 의해 LPF(30)의 충방전을 제어하는 정전류 방식의 차지 펌프이다. 차지 펌프 회로(20)가 50%의 듀티비를 갖는 클럭(S1)에 응답해 동작하여 LPF(30)가 충방전되면, LPF(30)로부터 일정한 제어 전압(Vt)이 출력된다. 50%를 넘는 듀티비를 갖는 클럭(S1)에 응답하여 차지 펌프 회로(20)가 동작하면, LPF(30)로부터 출력되는 제어 전압(Vt)은 상승한다. 50% 미만의 듀티비를 갖는 클럭(S1)에 응답하여 차지 펌프 회로(20)가 동작하면, LPF(30)에서 출력되는 제어 전압(Vt)은 저하한다.

제1 실시 형태에서는, LPF(30)에서 출력되는 제어 전압(Vt)이 제1 전압에서 제2 전압으로 변화한 후, VCO(107)로부터의 발진 주파수가 변동해도 서로 실질적으로 같은 전류(Ip1, In1)에 의해 LPF(30)의 충방전이 제어되기 때문에, 제어 전압(Vt)이 제2 전압으로 유지된다. 따라서, VCO(107)로부터 일정한 발진 주파수가 출력되고, EXOR 회로(101)의 출력 클럭(S1)의 듀티비가 50%로 유지된다. 즉, 도 6의 b에 도시하는 바와 같이, 제어 전압(Vt)이 전원 전위의 1/2로 설정되었을 때, 듀티비 50%인 이상적인 클럭(S1)이 얻어진다. 도 6의 a, 도 6의 c에 도시하는바와 같이, 제어 전압(Vt)이 전원 전위의 1/2보다도 큰 전압 혹은 작은 전압으로 세트되었을 때도 듀티비 50%인 클럭(S1)이 얻어진다. 이와 같이 하여, 발진 클럭(Fv)의 위상이 원하는 위상으로 확실하게 유지된다.

도 7은 본 발명에 따른 제2 실시 형태의 PLL 회로(40)의 블록도이다. 제2 실시 형태의 PLL 회로(40)는 차지 펌프 회로(20)와는 다른 차지 펌프 회로(41)를 갖는다. 차지 펌프 회로(41)는 정전류 방식의 차지 펌프로서, pMOS 트랜지스터(25, 26, 42, 44)와, nMOS 트랜지스터(27, 28, 45) 및 저항(43)을 구비한다. pMOS 트랜지스터(42)는, 전원에 접속된 소오스와, 저항(43)을 매개로 접지에 접속된 드레인과, 드레인에 접속된 게이트를 갖는다. pMOS 트랜지스터(42)의 온 저항값과 저항(43)의 저항값에 의해 분압된 전압이 pMOS 트랜지스터(42)의 게이트로 인가되고, 그 게이트 전압에 의해 pMOS 트랜지스터(42)가 온하여 일정한 전류가 흐른다.

pMOS 트랜지스터(44)는, 전원에 접속된 소오스와, nMOS 트랜지스터(45)에 접속된 드레인과, pMOS 트랜지스터(42)의 게이트에 접속된 게이트를 갖는다. pMOS 트랜지스터(44)는 pMOS 트랜지스터(42)와 함께 전류 미러 회로를 형성한다. 따라서, pMOS 트랜지스터(44)에는 pMOS 트랜지스터(42)와 실질적으로 같은 크기를 갖는 일정한 전류가 흐른다.

nMOS 트랜지스터(45)는, 접지에 접속된 소오스와, pMOS 트랜지스터(44)의 드레인에 접속된 드레인과, 자기의 드레인에 접속된 게이트를 갖는다. nMOS 트랜지스터(45)에는, pMOS 트랜지스터(44)와 실질적으로 같은 전류가 흐르고, 이 전류에비례하는 전압이 nMOS 트랜지스터(45)의 게이트에 인가된다.

pMOS 트랜지스터(25, 26) 및 nMOS 트랜지스터(27, 28)는, 전원 및 접지 사이에 직렬로 접속되어 있다. 이 pMOS 트랜지스터(25, 26) 및 nMOS 트랜지스터(27, 28)는 도 4와 동일하다. pMOS 트랜지스터(44)의 게이트는 pMOS 트랜지스터(26)의 게이트에 접속되고, nMOS 트랜지스터(45)의 게이트는 nMOS 트랜지스터(27)의 게이트에 접속되어 있다.

도 8은, 제3 실시 형태의 PLL 회로(50)의 블록도이다. 제3 실시예의 PLL 회로(50)는, EXOR 회로(101)와, 3상 버퍼(12)와, 제1 및 제2 차지 펌프 회로(51, 52)와, LPF 회로(30)와, 록 검출기(62)와, 제1 및 제2 셀렉터(64, 65)와, VCO(107) 및 1/4 분주기(108)를 구비한다.

록 검출기(62)는 버스트 클럭(Rc)과 1/4 분주기(108)로부터의 클럭(Pc)을 받아들이고, 클럭(Pc)의 위상이 버스트 클럭(Rc)의 위상에 대해 거의 90°의 위상차로 록하고 있는지의 여부를 검출한다. 즉, 록 검출기(62)는 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기하고 있는지의 여부를 검출한다.

선택 회로(63)는 록 검출기(62)의 검출 결과에 따라 제1 및 제2 차지 펌프 회로(51, 52)중 어느 한쪽을 선택한다. 선택 회로(63)는, OR 회로(13)의 출력 단자에 접속된 제1 셀렉터(64)와, AND 회로(15)의 출력 단자에 접속된 제2 셀렉터(65)를 포함한다. 록 검출기(62)에 의해 클럭(Pc)이 록되어 있지 않다고 판정되면, 제1 및 제2 셀렉터(64, 65)는 제2 차지 펌프 회로(52)를 선택하여 OR 회로(13)의 출력 클럭 및 AND 회로(15)의 출력 클럭을 제2 차지 펌프 회로(52)로공급한다. 록 검출기(62)에 의해 클럭(Pc)이 록되어 있다고 판정되면, 제1 및 제2 셀렉터(64, 65)는 제1 차지 펌프 회로(51)를 선택하여 OR 회로(13)의 출력 클럭 및 AND 회로(15)의 출력 클럭을 제1 차지 펌프 회로(51)로 공급한다.

제1 차지 펌프 회로(51)는 차지 펌프 회로(20)와 동일한 정전류 방식의 차지 펌프이다. 차지 펌프 회로(51)의 pMOS 트랜지스터(25)의 제1 셀렉터(64)의 제1 단자에 접속되고, nMOS 트랜지스터(28)의 게이트는 제2 셀렉터(65)의 제1 단자에 접속되어 있다.

제2 차지 펌프 회로(52)는 제1 차지 펌프 회로(51)보다도 높은 전류 구동 능력을 갖는 정전류 방식의 차지 펌프 회로이다. 제2 차지 펌프 회로(52)는, 저항(53)과, nMOS 트랜지스터(54, 56, 59, 60) 및 pMOS 트랜지스터(55, 57, 58)를 포함한다. pMOS 트랜지스터(58)는, 전류를 흘리는 능력을 향상하기 위해 짧은 채널 길이를 갖고, 채널 길이 변조를 다소 허용하도록 설계되어 있다. 따라서, 도 9에 도시하는 바와 같이 pMOS 트랜지스터(58)를 흐르는 전류(Ip2)는 제어 전압(Vt)의 증가에 따라 감소한다. nMOS 트랜지스터(59)는 전류를 흘리는 능력을 향상하기 위해 짧은 채널 길이를 갖고, 채널 길이 변조를 다소 허용하도록 설계되어 있다. 따라서, 도 9에 도시하는 바와 같이 nMOS 트랜지스터(59)를 흐르는 전류(In2)는 제어 전압(Vt)의 증가에 따라 증가한다.

어느 채널의 콤포지트 비디오 신호(CV)에서의 버스트 클럭(Rc)에 대해 발진 클럭(Fv)이 동기하고 있음으로써, 록 검출기(62)가 클럭(Pc)의 록을 검출하면, 제1 및 제2 셀렉터(64, 65)는 제1 차지 펌프 회로(51)를 선택한다. 그러면, OR회로(13)의 출력 클럭이 pMOS 트랜지스터(25)로 공급되고, AND 회로(15)의 출력 클럭이 nMOS 트랜지스터(28)로 공급된다. pMOS 트랜지스터(25) 및 nMOS 트랜지스터(28)는, EXOR 회로(101)로부터의 50%의 듀티비를 갖는 출력 클럭(S1)에 응답하여 번갈아 온/오프된다. pMOS 트랜지스터(25)가 온하고 있을 때, LPF(30)는 pMOS 트랜지스터(26)를 흐르는 전류(Ip1)에 의해 충전된다. nMOS 트랜지스터(28)가 온하고 있을 때, LPF(30)는 nMOS 트랜지스터(27)를 흐르는 전류(In1=Ip1)에 의해 방전된다. 그 결과, LPF(30)로부터 소정의 값을 갖는 제어 전압(Vt)이 안정하여 출력된다.

다음에, 수신 채널의 전환에 의해 PLL 회로(50)로의 버스트 클럭(Rc)의 공급이 일시적으로 정지되면, H 레벨의 제어 신호(RE)에 의해 pMOS 트랜지스터(25) 및 nMOS 트랜지스터(28)는 함께 오프하고, LPF(30)의 충방전이 행해지지 않게 된다. 그러면, LPF(30)로부터의 누설에 의해 제어 전압(Vt)이 저하하고, 발진 클럭(Fv)의 주파수가 저하한다. 그에 따라 1/4 분주기(108)에서 출력되는 클럭(Pc)의 주파수도 저하한다.

일정한 시간이 경과하여, 다시 버스트 클럭(Rc)이 공급되면, 록 검출기(62)에 의해 클럭(Pc)이 언록 상태로 있다고 판정된다. 그러면, 제1 및 제2 셀렉터(64, 65)는 제2 차지 펌프 회로(52)를 선택하여 OR 회로(13)의 출력 클럭이 pMOS 트랜지스터(57)로 공급되고, AND 회로(15)의 출력 클럭이 nMOS 트랜지스터(60)로 공급된다. pMOS 트랜지스터(57) 및 nMOS 트랜지스터(60)는 EXOR 회로(101)에서 출력 클럭(S1)에 응답하여 번갈아 온/오프된다. pMOS트랜지스터(57)가 온하고 있을 때, LPF(30)는 pMOS 트랜지스터(58)를 흐르는 전류(Ip2)에 의해 충전된다. nMOS 트랜지스터가 온하고 있을 때, LPF(30)는 nMOS 트랜지스터(59)를 흐르는 전류(In2=Ip2)에 의해 방전된다. 그 결과, LPF(30)에서 출력되는 제어 전압(Vt)은 소정의 값으로 고속에 가깝다. 따라서, 버스트 클럭(Rc)에 동기한 발진 클럭(Fv)이 고속으로 할 수 있다.

제어 전압(Vt)이 원하는 값에 가깝게 됨에 따라서, 발진 클럭(Fv)의 주파수가 목표 주파수에 가깝다. 동시에, 1/4 분주기(108)에서 출력되는 클럭(Pc)의 주파수도 목표 주파수에 가깝다. 클럭(Pc)의 주파수가 목표 주파수에 도달하여 록 검출기(62)에 의해 클럭(Pc)의 록 상태가 검출되면, 제1 및 제2 셀렉터(64, 65)는 제2 차지 펌프 회로(52) 대신 제1 차지 펌프 회로(51)를 선택한다. 이와 같이 하여 OR 회로(13)의 출력 클럭이 pMOS 트랜지스터(25)로 공급되고, AND 회로(15)의 출력 클럭이 nMOS 트랜지스터(28)로 공급된다. 그 결과, LPF(30)로부터 소정의 값을 갖는 제어 전압(Vt)이 링깅(ringing)이 억제된 채 안정하게 출력된다.

도 10은, 본 발명에 따른 제4 실시 형태의 PLL 회로(70)의 블록도이다. 제4 실시 형태의 PLL 회로(70)에는, 제1 실시 형태의 PLL 회로(10)에 스위치(71)와 록 검출기(72)가 부가되어 있다. 록 검출기(72)는, 1/4 분주기(108)에서 출력되는 클럭(Pc)의 위상이 버스트 클럭(Rc)의 위상에 대해 90°의 위상차로 록하고 있지 않은 시간이 소정 시간 이상인지의 여부를 검출한다. 즉, 록 검출기(72)는, 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기하고 있지 않은 시간이 소정 시간 이상인지의 여부를 검출한다. 록 검출기(72)는, 클럭(Pc)의 언록 상태를 검출하면, 언록 검출신호(S10)를 단발(ONE SHOT) 출력한다.

스위치(71)는 LPF(30)와 접지 사이에 설치되고, 록 검출기(72)로부터의 언록 검출 신호(S10)에 응답하여 온되고, LPF(30)의 출력이 접지된다. 이로써, 제어 전압(Vt)이 강제적으로 접지 전위(VSS)로 떨어져 PLL 회로(70)가 리셋된다. 스위치(71)는 언록 검출 신호(S10)가 불활성화되면 오프하여 LPF(30)의 출력을 접지로부터 분리한다.

도 11에 도시하는 바와 같이, 정전류 방식의 차지 펌프 회로(20)에 있어서, 접지 전위(VSS)로부터 전원 전위(VDD)의 범위에서는, pMOS 트랜지스터(26)의 전류 특성과 nMOS 트랜지스터(27)의 전류 특성은 엄밀하게는 대칭적이지 않다. 즉, pMOS 트랜지스터(26)의 전류(Ip1)는 nMOS 트랜지스터(27)의 전류(In1)보다도 약간 크게 된다. 이와 같은 경우, 수신 채널의 전환과 같은 단계 응답에 있어서 입력 주파수 변화에 대해 클럭(Pc)을 록하지 않을 가능성이 있다. 즉, LPF(30)의 용량이 커 포착 범위(CAPTURE RANGE)가 좁은 것에 기인하여 LPF(30)에서의 제어 전압(Vt)이 Ip1=In1으로 되는 전압값(Vp)으로 트랩(TRAP)되고, 제어 전압(Vt)의 전압값(V1)은 록점(V1)에 도달하지 않게 된다.

제4 실시 형태에서는 단계 응답에 있어서, 클럭(Pc)의 언록 상태가 소정 시간 이상 단속되면, 스위치(71)가 록 검출기(72)로부터의 언록 검출 신호(S10)에 응답하여 온하여, 제어 전압(Vt)을 강제적으로 접지 전위(VSS)로 강하시킨다. 그러면, 발진 클럭(Fv)의 주파수가 저하하여 1/4 분주기(108)에서 출력되는 클럭(Pc)의 주파수도 저하한다. pMOS 트랜지스터(25) 및 nMOS 트랜지스터(28)는, EXOR회로(101)의 출력 클럭(S1)에 응답하여 번갈아 온/오프하고, LPF(30)는 전류 Ip1에 의해 충전되며, 전류 Ip2에 의해 방전된다. 그 결과, 제어 전압(Vt)은 접지 전위(VSS)에서 상승하고, 전압(V1)에 도달하여 클럭(Pc)이 록되어, 발진 클럭(Fv)이 버스트 클럭(Rc)에 확실하게 동기된다.

제4 실시 형태에 있어서, 스위치(71)는 LPF(30)의 입력 단자와 록 검출 회로(72) 사이에 설치되도 된다. 이 경우에서도, 스위치(71)의 동작에 의해 LPF(30)가 선택적으로 리셋된다.

제4 실시 형태에 있어서, 제2 실시 형태(도 7)의 PLL 회로(40)에 스위치(71) 및 록 검출기(72)가 부가된 PLL 회로(70)에서 구체화 되어도 된다. 이 경우, 차지 펌프 회로(41)에 있어서, 접지 전위(VSS)에서 전원 전위(VDD)까지의 범위에 있어서 nMOS 트랜지스터(27)의 전류(In1)가 pMOS 트랜지스터(26)의 전류(Ip1)보다도 약간 크게 된다. 그 때문에, 스위치(71)는 전원(VDD)와 LPF(30) 사이에 설치하는 것이 바람직하다. 즉, 스위치(71)는, 클럭(Pc)의 언록 상태가 소정 시간 이상 단속되었을 때, 단발인 언록 검출 신호(S10)에 응답해 온하여 제어 전압(Vt)을 강제적으로 전원 전위(VDD)로 상승시킨다. 그 후, 제어 전압(Vt)이 전원 전위(VDD)에서 하강하여 소정의 전압에서 클럭(Pc)이 록함으로써, 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기한다.

도 12는 본 발명에 따른 텔레비전 수상기에서의 화상 신호 처리 장치를 도시하는 블록도이다. 화상 신호 처리 장치는, 동기 분리 회로(211)와, 수평 동기 회로(212)와, 버스트 추출 회로(213)와, 90° PLL 회로(214)와, 1/4 분주 회로(215)와, 록 검출 회로(216)와, Y/C 분리 회로(217)와, 색 재생 회로(218), 휘도 재생 회로(219) 및 재록업 회로(220)를 구비한다.

동기 분리 회로(211)는, 콤포지트 비디오 신호(CV)에서 동기 성분과 그 외의 신호 성분의 진폭의 차를 이용해 동기 성분을 추출하고, 주파수의 차를 이용하여 동기 성분을 수평 동기 성분과 수직 동기 성분으로 분리한다. 수평 동기 회로(212)는 동기 분리 회로(211)에서 수평 동기 성분을 받아들이고, 그 수평 동기 성분에 따라 수평 동기 클럭을 생성함과 동시에, 버스트 클럭(Rc)의 기간에 대응하는 제어 신호(RE)를 생성한다.

버스트 추출 회로(213)는, 콤포지트 비디오 신호(CV)에서 색 성분의 위상을 동기시키기 위한 버스트 클럭(Rc)을 선택적으로 뽑아낸다. 버스트 클럭(Rc)은, 소정의 주파수(예를 들어, 3.58MHz) 및 진폭을 갖는 고정 패턴의 클럭이다. 버스트 클럭(Rc)은, 콤포지트 비디오 신호(CV)의 소정의 위치, 예를 들어 각 수평 주사 기간 개시의 기산에 중첩되어 있다. 이 때문에, 버스트 클럭(Rc)은, 콤포지트 비디오 신호(CV)의 각 수평 주사 기간의 개시 기간에서 선택적으로 추출된다.

90° PLL회로(214)는, 버스트 추출 회로(213)에서 버스트 클럭(Rc)을 받아들이고, 수평 동기 회로(212)에서의 제어 신호(RE)에 따라 색 신호에 대한 샘플링 클럭에 사용되는 발진 클럭(Fv)을 생성한다. 이 발진 클럭(Fv)은, 버스트 클럭(Rc)에 동기한다. 예를 들어, NYSC 방식에서는, 발진 클럭(Fv)을 4분주한 클럭이 버스트 클럭(Rc)에 동기하도록 90° PLL 회로(214)가 구성되어 있다. 즉, 3.58MHz의 버스트 클럭(Rc)에 대해 14.32MHz의 발진 클럭(Fv)이 생성된다. 1/4 분주회로(215)는, 발진 클럭(Fv)의 주파수를 4분의 1로 분주한 클럭(Pf)을 생성하고, 그 클럭(Pf)을 록 검출 회로(216)로 공급한다.

록 검출 회로(216)는, 클럭(Pf)의 위상이 90° 지연된 시프트 클럭(Pf1)을 생성하고, 버스트 클럭(Rc)의 위상과 시프트 클럭(Pf1)의 위상을 비교한다. 록 검출 회로(216)는 그 비교 결과에 기초하여 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기하고 있는지를 판정한다. 록 검출 회로(216)는, 90°이송 회로(221)와, EXOR 회로(222)와, 3상 버퍼(223)와, 저역 통과 필터(LPF ; 224)와, 기준 전위 생성 회로(225)와, 비교기(228) 및 판정 회로(229)를 포함한다.

90°이송 회로(221)는, 1/4 분주 회로(215)에서 출력 클럭(Pf)를 받아들이고, 그 출력 클럭(Pf)의 위상을 90°지연시킨 시프트 클럭(Pf1)을 생성한다. EXOR 회로(222)는, 버스트 클럭(기준 클럭 ; Rc)과 시프트 클럭(Pf1)을 받아들이고, 버스트 클럭(Rc)의 위상과 시프트 클럭(Pf1)의 위상을 비교하여 그 비교 결과를 나타내는 클럭(S3)을 출력한다.

3상 버퍼(223)는, 수평 동기 회로(212)에서의 제어 신호(RE)가 활성화되고 있을 때 EXOR 회로(222)에서의 출력 클럭(S3)을 LPF(224)로 공급하고, 제어 신호(RE)가 불활성화되어 있을 때 출력을 고임피던스 상태로 세트한다. LPF(224)는, EXOR 회로(222)의 출력 클럭(S3)에 의해 충방전되고, 전압(V1)을 비교기(228)로 공급한다. 기준 전압 생성 회로(225)는 전원 및 접지 사이에 직렬로 접속된 한쌍의 저항(226, 227)을 포함한다. 기준 전압 생성 회로(225)는 접지 전위(VSS)에서 전원 전위(VDD) 사이의 전압을 저항(226, 227)의 저항비에 따라 분압하고,저항(226, 227) 사이의 노드로부터 기준 전압(VR)을 출력한다.

비교기(228)는, LPF(224)에서의 출력 전압(V1)을 입력하는 +측(비반전) 입력 단자와, 기준 전압(VR)을 입력하는 -측(반전) 입력 단자를 갖는다. 비교기(228)는, 전압(V1)과 기준 전압(VR)을 비교하여, 비교 신호(S4)를 판정 회로(229)로 공급한다. 전압(V1)이 기준 전압(VR) 이하일 때, L 레벨의 비교 신호(S4)가 출력되고, 전압(V1)이 기준 전압(VR)보다도 클 때, H 레벨의 비교 신호(S4)가 출력된다.

판정 회로(229)는, 비교 신호(S4)에 따라 발진 클럭(Fv)이 버스트 클럭(Rc)에 대해 90°의 위상차를 유지하고 있는지(동기하고 있는지)의 여부를 판정한다. 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기하고 있지 않을 경우, 판정 신호(S5)를 활성화한다. 본 실시 형태에서는, L 레벨 비교 신호(S4)가 출력되고 있을 때, 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기하고 있다고 판정되고, H 레벨 비교 신호(S4)가 출력되고 있을 때, 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기하고 있지 않다고 판정된다.

재록업 회로(220)는 판정 회로(229)에서 판정 신호(S5)를 받아들이고, 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기하고 있지 않을 때, 재록 트리거 신호(S6)를 활성화시킨다. 90° PLL 회로(214)는, 활성화된 재록 트리거 신호(S6)에 응답하여 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기하도록 동작한다.

Y/C 분리 회로(217)는, 휘도 성분 및 색 성분을 포함하는 콤포지트 비디오 신호(CV)를 받아들이고, 색성분의 위상차를 이용하여 콤포지트 비디오 신호(CV)를 휘도 성분 및 색 성분으로 분리하여 색 신호(c) 및 휘도 신호(y)를 생성한다. 예를 들어, NTSC 방식일 경우, 휘도 성분은 콤포지트 비디오 신호(CV)를 1수평 주사 기간만 어긋나게 하여 콤포지트 비디오 신호(CV)와 시프트된 콤포지트 비디오 신호를 서로 가산함으로써 추출된다. 색 성분은, 콤포지트 비디오 신호(CV)와 시프트된 콤포지트 비디오 신호의 차에서 추출된다.

색 재생 회로(218)는, 판정 신호(S5)가 불활성화되어 있을 때, 색 신호(c)를 증폭하여 소정의 진폭을 갖는 색 신호를 생성한다. 색 재생 회로(218)는, 다시 발진 클럭(Fv)을 샘플링 클럭으로서 이용함으로써 색 신호를 양자화하여 색 데이타(C0)를 재생한다. 색 재생 회로(218)는, 판정 신호(S5)가 활성화되고 있을 때, 색 데이타(C0)의 재생을 중단하고, 고정값(예를 들어, 「0」)을 출력한다.

휘도 재생 회로(219)는, 비디오 대역의 고주파 앰프를 포함하고, 휘도 신호(y)를 증폭하여 소정의 진폭을 갖는 휘도 신호(y)를 생성한다. 휘도 재생 회로(219)는, 다시 휘도 신호(y)를 소정의 샘플링 클럭에 따라 양자화하여 휘도 데이타(Y0)를 재생한다.

도 13에 도시하는 바와 같이, 클럭(Pf)의 위상이 버스트 클럭(Rc)의 위상에 대해 거의 90°나아가 있을 경우, 90°이송 회로(221)는 버스트 클럭(Rc)과 동일 위상을 갖는 시프트 클럭(Pf1)을 출력한다. 그를 위해, EXOR 회로(222)는, 거의 L레벨인 출력 클럭(S3)이 출력된다. 엄밀하게는, H 레벨 기간이 대단히 짧은 출력 클럭(S3)이 출력된다. 그 결과, LPF(224)는, L 레벨인 전압(V1)을 출력하고, 비교기(228)는 L 레벨인 비교 신호(S4)를 출력한다. 이와 같이 하여, 판정 회로(229)는, 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기하고 있는 것을 검출한다.

도 14에 도시하는 바와 같이, 클럭(Pf)의 위상과 버스트 클럭(Rc)의 위상의 차가 90°가 아닐 때, 90°이송 회로(221)는, 버스트 클럭(Rc)과 동일 위상을 갖는 시프트 클럭(Pf1)을 출력하지 않는다. 그 때문에, EXOR 회로(222)는 버스트 클럭(Rc) 및 시프트 클럭(Pf1)의 한쪽이 H 레벨이고 다른쪽이 L 레벨인 기간 펄스가 발생하는 출력 클럭(S3)을 출력한다. LPF(224)의 전압(V1)은 출력 클럭(S3)의 듀티비에 비례하기 때문에, LPF(224)에서 출력되는 전압(V1)은 상승한다. 전압(V1)이 기준 전압(VR)보다도 크게 되면, 비교기(228)는 H 레벨인 비교 신호(S4)를 출력한다. 이와 같이 하여, 판정 회로(229)는 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기하고 있지 않은 것을 검출한다.

콤포지트 비디오 신호(CV)에 포함되는 버스트 클럭(Rc)을 기준 클럭으로 하고, 버스트 클럭(Rc)에 기초하여 생성되는 발진 클럭(Fv)이 버스트 클럭(Rc)에 동기하고 있는지의 여부를 검출하는 록 검출 회로에서 구체화 했지만, 이에 한정되는 것은 아니고, 기준 클럭으로서 버스트 클럭(Rc) 이외의 임의의 클럭에 기초하여 생성되는 발진 클럭이 동기하고 있는지의 여부를 검출하도록 해도 된다.

본원 발명은 본 발명의 사상과 관점을 벗어나지 않는 범위에서 여러가지 다른 실시 형태로 실시될 수 있다는 것이 당업자에게 명확하게 될 것이다. 예를 들어, 본 발명은 버스트 클럭 이외의 기준 클럭에 동기하는 발진 클럭을 출력하는 PLL 회로에 적용해도 된다. 한편, 본 발명은 버스트 클럭 이외의 기준 클럭에 발진 클럭이 동기하고 있는지의 여부를 검출하는 록 검출 회로에 적용해도 된다. 그러므로, 본 실시예들은 제한적이지 않고 묘사적으로 이해될 수 있고, 본 발명은 그 안에 주어진 상세한 설명에 한정되지 않고 첨부된 청구 범위의 관점과 같은 범위 내에서 여러가지로 변형될 수 있다.

Claims

기준 클럭의 위상에 대해 일정한 위상차를 유지하는 발진 클럭을 생성하는 PLL 회로에 있어서,

제어 전압을 받아들이고, 그 제어 전압에 따른 주파수를 갖는 발진 클럭을 생성하는 전압 제어 발진기와;

기준 클럭과 발진 클럭을 받아들이고, 기준 클럭과 발진 클럭의 위상을 비교하여 비교 결과를 나타내는 클럭을 생성하는 비교 회로와;

상기 비교 회로, 접지 전위 및 전원 전위에 접속되고, 비교 회로로부터의 비교 결과를 나타내는 클럭을 받아들이는 차지 펌프와 - 상기 차지 펌프는 비교 결과를 나타내는 클럭에 응답하여 접지 전위 및 전원 전위 중 어느 한쪽을 선택하고, 접지 전위가 선택되었을 때 차지 펌프의 출력 단자로부터 접지로 일정한 전류를 인입하고, 전원 전위가 선택되었을 때 전원에서 차지 펌프의 출력 단자로 일정한 전류를 공급함으로써 접지 전위와 전원 전위를 번갈아 반복하는 출력을 생성하는 것임-;

상기 차지 펌프와 상기 전압 제어 발진기 사이에 접속되고, 차지 펌프로부터의 출력을 평활화하여 상기 제어 전압을 생성하며, 그 제어 전압을 상기 전압 제어 발진기로 공급하는 저역 통과 필터(LPF)

를 포함하고,

상기 차지 펌프는, 전원 전위에 접속되고 상기 비교 회로의 출력 클럭에 응답하여 동작하는 제1 트랜지스터와, 접지 전위에 접속되고 상기 비교 회로의 출력 클럭에 응답하여 동작하는 제2 트랜지스터와, 상기 제1 및 제2 트랜지스터의 사이에 직렬로 접속되어 흐르는 전류를 제어하는 제3 및 제4 트랜지스터를 포함하고, 상기 제3 및 제4 트랜지스터의 접속점으로부터 출력을 얻는 것

을 특징으로 하는 PLL 회로.
제1항에 있어서, 상기 기준 클럭은 콤포지트 비디오 신호에서의 버스트 클럭을 포함하는 것을 특징으로 하는 PLL 회로.
기준 클럭의 위상에 대해 일정한 위상차를 유지하는 발진 클럭을 생성하는 PLL 회로에 있어서,

제어 전압을 받아들이고, 그 제어 전압에 따른 주파수를 갖는 발진 클럭을 생성하는 전압 제어 발진기와;

기준 클럭과 발진 클럭을 받아들이고, 기준 클럭과 발진 클럭의 위상을 비교하여 비교 결과를 나타내는 클럭을 생성하는 비교 회로와;

상기 비교 회로, 접지 전위 및 전원 전위에 접속되고, 비교 회로로부터 비교 결과를 나타내는 클럭을 받아들이는 제1 차지 펌프- 상기 제1 차지 펌프는 비교 결과를 나타내는 클럭에 응답하여 접지 전위 및 전원 전위 중 어느 한쪽을 선택하며, 접지 전위가 선택되었을 때 제1 차지 펌프의 출력 단자에서 접지로 일정한 전류를 인입하고, 전원 전위가 선택되었을 때 전원에서 제1 차지 펌프의 출력 단자로 일정한 전류를 공급함으로써 접지 전위와 전원 전위를 번갈아 반복하는 제1 출력을 생성하는 것임-;

상기 비교 회로, 접지 전위 및 전원 전위에 접속되고, 비교 회로로부터 비교 결과를 나타내는 클럭을 받아들이는 제2 차지 펌프- 상기 제2 차지 펌프는 제1 차지 펌프보다도 출력 부하가 높은 구동 능력을 갖고 있고, 비교 결과를 나타내는 클럭에 응답하여 접지 전위 및 전원 전위 중 어느 한쪽을 선택하여, 접지 전위가 선택되었을 때 제2 차지 펌프의 출력 단자에서 접지로 일정한 전류를 인입하고, 전원 전위가 선택되었을 때 전원에서 제2 차지 펌프의 출력 단자로 일정한 전류를 공급함으로써 접지 전위와 전원 전위를 번갈아 반복하는 제2 출력을 생성하는 것임-;

상기 제1 및 제2 차지 펌프와 상기 전압 제어 발진기에 접속되고, 상기 제1 및 제2 차지 펌프로부터의 제1 및 제2 출력 중 어느 하나를 평활화하여 상기 제어 전압을 생성하고, 그 제어 전압을 상기 전압 제어 발진기로 공급하는 저역 통과 필터와;

기준 클럭과 발진 클럭을 받아들이고, 상기 발진 클럭이 상기 기준 클럭의 위상에 대해 일정한 위상차를 유지하고 있는지의 여부를 검출하여, 검출 결과를 나타내는 신호를 생성하는 록 검출 회로와;

상기 제1 및 제2 차지 펌프에 접속되고, 상기 검출 결과를 나타내는 신호에 응답적인 선택 회로- 상기 선택 회로는 상기 발진 클럭이 상기 기준 클럭에 대해 일정한 위상차를 유지하고 있을 때 상기 제1 차지 펌프를 동작시키고, 상기 발진 클럭이 상기 기준 클럭에 대해 일정한 위상차를 유지하고 있지 않을 때, 상기 제2차지 펌프를 동작시키는 것임-

를 포함하고,

상기 차지 펌프는, 전원 전위에 접속되고 상기 비교 회로의 출력 클럭에 응답하여 동작하는 제1 트랜지스터와, 접지 전위에 접속되고 상기 비교 회로의 출력 클럭에 응답하여 동작하는 제2 트랜지스터와, 상기 제1 및 제2 트랜지스터의 사이에 직렬로 접속되어 흐르는 전류를 제어하는 제3 및 제4 트랜지스터를 포함하고, 상기 제3 및 제4 트랜지스터의 접속점으로부터 출력을 얻는 것

을 특징으로 하는 PLL 회로.
제3항에 있어서, 상기 기준 클럭은 콤포지트 비디오 신호에서의 버스트 클럭을 포함하는 것을 특징으로 하는 PLL 회로.
기준 클럭의 위상에 대해 일정한 위상을 유지하는 발진 클럭을 생성하는 PLL 회로에 있어서,

제어 전압을 받아들이고, 그 제어 전압에 따른 주파수를 갖는 발진 클럭을 생성하는 전압 제어 발진기와;

기준 클럭과 발진 클럭을 받아들이고, 기준 클럭과 발진 클럭의 위상을 비교하여 비교 결과를 나타내는 클럭을 생성하는 비교 회로와;

상기 비교 회로, 접지 전위 및 전원 전위에 접속되고, 비교 회로로부터 비교 결과를 나타내는 클럭을 받아들이는 차지 펌프- 상기 차지 펌프는, 비교 결과를 나타내는 클럭에 응답하여 접지 전위 및 전원 전위 중 어느 한쪽을 선택하고, 접지 전위가 선택되었을 때 차지 펌프의 출력 단자에서 접지로 일정한 전류를 인입하고, 전원 전위가 선택되었을 때 전원에서 차지 펌프의 출력 단자로 일정한 전류를 공급함으로써 접지 전위와 전원 전위를 번갈아 반복하는 출력을 생성하는 것임-와;

상기 차지 펌프와 상기 전압 제어 발진기 사이에 접속되고, 차지 펌프로부터의 출력을 평활화하여 상기 제어 전압을 생성하고, 그 제어 전압을 상기 전압 제어 발진기로 공급하는 저역 통과 필터와;

기준 클럭과 발진 클럭을 받아들이고, 상기 발진 클럭이 상기 기준 클럭의 위상에 대해 일정한 위상차를 유지하고 있는지의 여부를 검출하고, 검출 결과를 나타내는 신호를 생성하는 록 검출 회로와;

상기 저역 통과 필터의 입력 및 출력 중 어느 하나에 접속되고, 상기 록 검출 회로로부터의 상기 검출 결과를 나타내는 신호에 응답적인 스위치- 상기 스위치는 상기 발진 클럭이 상기 기준 클럭에 대해 일정한 전위차를 소정 시간 이상 유지하고 있지 않을 때, 상기 저역 통과 필터의 입력 및 출력중 어느 하나에 접지 전위 또는 전원 전위를 공급하기 위해 동작하는 것임-

를 포함하는 것을 특징으로 하는 PLL 회로.
제5항에 있어서, 상기 기준 클럭은 콤포지트 비디오 신호에서의 버스트 클럭을 포함하는 것을 특징으로 하는 PLL 회로.
PLL 회로에 적용되고, 발진 클럭이 기준 클럭의 위상에 대해 일정한 위상차를 유지하여 록되어 있는지의 여부를 검출하는 록 검출 회로에 있어서,

상기 발진 클럭의 주파수는 기준 클럭의 n배(n은 자연수)인 주파수를 갖는 것이고, 상기 발진 클럭의 주파수를 1/n으로 분주한 제1 클럭 신호가 록 검출 회로로 공급되는 것이며,

상기 록 검출 회로는,

상기 제1 클럭의 위상을 상기 일정한 위상차만큼 시프트시켜 제2 클럭을 생성하는 이송 회로와,

상기 이송 회로에 접속되고, 상기 기준 클럭과 상기 제2 클럭을 받아들이고, 상기 기준 클럭과 상기 제2 클럭과의 배타적 논리합을 연산하여, 어떤 듀티비를 갖는 연산 출력 신호를 생성하는 배타적 논리합 회로와,

상기 연산 출력 신호를 받아들이고, 상기 연산 출력 신호를 평활화하여 그 연산 출력 신호의 듀티비에 따른 출력 전압을 생성하는 저역 통과 필터와,

상기 저역 통과 필터에 접속되고, 상기 출력 전압과 소정의 기준 전압을 비교하고, 그 비교 결과에 기초하여 상기 발진 클럭의 록 상태를 판정하는 판정 회로

를 포함하는 것을 특징으로 하는 록 검출 회로.
제7항에 있어서, 상기 판정 회로에 접속되고, 접지 전위에서 전원 전위 사이의 전압을 분압하여 상기 기준 전압을 생성하는 기준 전압 발생 회로를 구비하는 것을 특징으로 하는 록 검출 회로.
동기 성분, 휘도 성분 및 색 성분을 포함하는 콤포지트 비디오 신호로부터 색 정보 및 휘도 정보를 생성하는 영상 신호 처리 장치에 있어서,

상기 콤포지트 비디오 신호에 포함되는 동기 성분에서 수평 주사 타이밍을 지정하는 수평 동기 클럭을 추출하는 동기 분리 회로와;

상기 콤포지트 비디오 신호에서 색 성분의 위상을 지정하는 버스트 클럭을 추출하는 버스트 추출 회로와;

상기 콤포지트 비디오 신호에서 휘도 성분 및 색 성분을 각각 분리하는 Y/C 분리 회로와;

상기 버스트 추출 회로에 접속되고, 상기 버스트 클럭을 기준 클럭으로서 받아들이고, 상기 버스트 클럭의 주파수에 대해 n배(n은 자연수)의 주파수를 갖고, 또 상기 버스트 클럭의 위상에 대해 일정한 위상차를 유지하는 발진 클럭을 생성하는 위상 록 루프 회로와;

상기 Y/C 분리 회로 및 상기 위상 록 루프 회로에 접속되고, 상기 휘도 성분 및 상기 색 성분을 상기 발진 클럭에 따라서 취득하고, 상기 휘도 정보 및 상기 색 정보를 재생하는 재생 회로와;

상기 위상 록 루프 회로에 접속되고, 상기 발진 클럭을 1/n으로 분주하여 분주 클럭을 생성하는 분주 회로와;

상기 분주 회로 및 상기 버스트 추출 회로에 접속되고, 상기 버스트 클럭과 상기 분주 클럭을 받아들이고, 상기 버스트 클럭과 상기 분주 클럭의 위상차에 기초하여 상기 위상 록 루프 회로의 록 상태를 검출하는 록 검출 회로

를 포함하고,

상기 록 검출 회로는,

상기 분주 클럭의 위상을 상기 일정한 위상차만큼 시프트시켜 이송 클럭을 생성하는 이송 회로와,

상기 이송 회로에 접속되고, 상기 기준 클럭과 상기 이송 클럭을 받아들이고, 상기 기준 클럭과 상기 이송 클럭과의 배타적 논리합을 연산하여, 어떤 듀티비를 갖는 연산 출력 신호를 생성하는 배타적 논리합 회로와,

상기 연산 출력 신호를 받아들이고, 상기 연산 출력 신호를 평활화하여 그 연산 출력 신호의 듀티비에 따른 출력 전압을 생성하는 저역 통과 필터와,

상기 저역 통과 필터에 접속되고, 상기 출력 전압과 소정의 기준 전압을 비교하여, 그 출력 전압이 상기 소정의 기준 전압을 초과했을 때, 상기 위상 록 루프 회로에 리셋을 지시하는 신호를 공급하는 판정 회로

를 포함하는 것을 특징으로 하는 영상 신호 처리 장치.