JP3291944B2 - Ｐｌｌ回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、主に映像表示装置など
に使用されるＰＬＬ回路に関するものである。
に使用されるＰＬＬ回路に関するものである。
【０００２】
【従来の技術】近年、テレビ受像機などの映像表示装置
はデジタル化が進み、そのデジタル回路のシステムクロ
ックは水平同期信号を基準信号とするＰＬＬ回路により
生成している。以下に従来のＰＬＬ回路について図５を
参照しながらその構成を説明する。
はデジタル化が進み、そのデジタル回路のシステムクロ
ックは水平同期信号を基準信号とするＰＬＬ回路により
生成している。以下に従来のＰＬＬ回路について図５を
参照しながらその構成を説明する。
【０００３】図において１はＶＣＯで、電圧制御信号に
より出力クロックの発振周波数を変化させるものであ
る。２は分周回路で、ＶＣＯ１の出力クロックを分周し
比較信号を出力するものである。３はＰＦＤで、外部よ
り入力される水平同期信号（基準信号）と分周回路２か
らの比較信号とのエッジを検出しその周波数，位相の差
信号を内蔵のチャージポンプ回路を介して出力するもの
である。１０はＬＰＦで、抵抗Ｒ１，Ｒ２及びコンデン
サＣ１による積分回路により構成されＰＦＤ３からの差
信号の高周波成分を除去しＶＣＯ１への電圧制御信号を
出力するものである。
より出力クロックの発振周波数を変化させるものであ
る。２は分周回路で、ＶＣＯ１の出力クロックを分周し
比較信号を出力するものである。３はＰＦＤで、外部よ
り入力される水平同期信号（基準信号）と分周回路２か
らの比較信号とのエッジを検出しその周波数，位相の差
信号を内蔵のチャージポンプ回路を介して出力するもの
である。１０はＬＰＦで、抵抗Ｒ１，Ｒ２及びコンデン
サＣ１による積分回路により構成されＰＦＤ３からの差
信号の高周波成分を除去しＶＣＯ１への電圧制御信号を
出力するものである。
【０００４】次に上記のように構成されたＰＬＬ回路に
ついて図５，図６を参照しながらその動作を説明する。
ついて図５，図６を参照しながらその動作を説明する。
【０００５】図６Ａ部のように水平同期信号の位相が比
較信号よりも進んでいる場合にはＰＦＤ３からの差信号
出力はＨＩレベルとなりＰＦＤ３からＬＰＦ１０のＣ１
へ充電電流が流れＣ１を充電し、ＶＣＯ１への電圧制御
信号のレベルが上がって出力クロックの周波数は上昇す
る。またＢ部のように水平同期信号の位相が比較信号よ
りも遅れている場合にはＰＦＤ３からの差信号出力はＬ
ＯＷレベルとなりＬＰＦ１０のＣ１からＰＦＤ３へ放電
電流が流れＶＣＯ１への電圧制御信号のレベルが下がっ
て出力クロックの周波数は下がる。さらにＣ部のように
水平同期信号と比較信号の位相が一致している場合には
ＰＦＤ３からの差信号出力はハイインピーダンス状態
（フローティング）となりＣ１はホールド状態となって
出力クロックの周波数はロックされるのである。
較信号よりも進んでいる場合にはＰＦＤ３からの差信号
出力はＨＩレベルとなりＰＦＤ３からＬＰＦ１０のＣ１
へ充電電流が流れＣ１を充電し、ＶＣＯ１への電圧制御
信号のレベルが上がって出力クロックの周波数は上昇す
る。またＢ部のように水平同期信号の位相が比較信号よ
りも遅れている場合にはＰＦＤ３からの差信号出力はＬ
ＯＷレベルとなりＬＰＦ１０のＣ１からＰＦＤ３へ放電
電流が流れＶＣＯ１への電圧制御信号のレベルが下がっ
て出力クロックの周波数は下がる。さらにＣ部のように
水平同期信号と比較信号の位相が一致している場合には
ＰＦＤ３からの差信号出力はハイインピーダンス状態
（フローティング）となりＣ１はホールド状態となって
出力クロックの周波数はロックされるのである。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
のＰＬＬ回路では画面のジッタとトップカールの両方の
性能を同時に満足することができないという課題があっ
た。以下にこの課題について図７，図８を参照しながら
説明する。
のＰＬＬ回路では画面のジッタとトップカールの両方の
性能を同時に満足することができないという課題があっ
た。以下にこの課題について図７，図８を参照しながら
説明する。
【０００７】まずジッタとは、弱電界などによる水平同
期信号の周波数や位相の小さな乱れに対してＬＰＦ１０
の応答特性が良く（ゲインが大きく）、図７のようにＰ
ＦＤ３の差信号出力パルスの極性変動が繰り返されるた
めに同図Ｐのように水平走査線期間毎に出力クロック周
波数が大きく変化することによって発生する画面上の縦
線の細かいうねり現象であり、逆にトップカールとは垂
直帰線消去期間の等化パルス，切込みパルス等による水
平同期信号の周波数や位相の乱れに対してＬＰＦ１０の
応答特性が悪く（ゲインが小さく）、図８のＱ部のよう
に出力クロック周波数の変動が垂直帰線消去期間内にお
さまらないために発生する画面上部での縦線の曲がり現
象である。上記のようにジッタとトップカールはＬＰＦ
１０の性能に対して相反関係にあり通常ＬＰＦ１０の定
数は両者の性能の妥協点に設定され両者の性能を同時に
満足することはできなかった。
期信号の周波数や位相の小さな乱れに対してＬＰＦ１０
の応答特性が良く（ゲインが大きく）、図７のようにＰ
ＦＤ３の差信号出力パルスの極性変動が繰り返されるた
めに同図Ｐのように水平走査線期間毎に出力クロック周
波数が大きく変化することによって発生する画面上の縦
線の細かいうねり現象であり、逆にトップカールとは垂
直帰線消去期間の等化パルス，切込みパルス等による水
平同期信号の周波数や位相の乱れに対してＬＰＦ１０の
応答特性が悪く（ゲインが小さく）、図８のＱ部のよう
に出力クロック周波数の変動が垂直帰線消去期間内にお
さまらないために発生する画面上部での縦線の曲がり現
象である。上記のようにジッタとトップカールはＬＰＦ
１０の性能に対して相反関係にあり通常ＬＰＦ１０の定
数は両者の性能の妥協点に設定され両者の性能を同時に
満足することはできなかった。
【０００８】本発明は上記従来の課題を解決するもので
ジッタとトップカールの両方の性能を同時に満足するＰ
ＬＬ回路を提供するものである。
ジッタとトップカールの両方の性能を同時に満足するＰ
ＬＬ回路を提供するものである。
【０００９】
【課題を解決するための手段】本発明のＰＬＬ回路は、
電圧制御信号により出力クロックの発振周波数を変化さ
せるＶＣＯと、前記ＶＣＯの出力クロックを分周し比較
信号を出力する分周回路と、前記分周回路からの比較信
号と外部より入力される基準信号とのエッジを検出しそ
の周波数，位相の差信号を内蔵するチャージポンプ回路
を介して出力するＰＦＤと、抵抗とコンデンサからなる
積分回路により構成され前記ＰＦＤからの差信号を入力
しその高周波成分を除去し前記ＶＣＯへの電圧制御信号
を出力するＬＰＦと、抵抗により構成され前記ＰＦＤの
チャージポンプ回路とは独立に前記ＬＰＦのコンデンサ
に対してその電荷をＧＮＤ部へディスチャージするため
のディスチャージ回路とを備え、前記ＬＰＦのゲインを
トップカールが発生しないように大きく設定するととも
に、前記ディスチャージ回路の抵抗により前記ＰＦＤの
差信号出力をプルダウンして前記ＶＣＯに供給する電圧
制御信号のレベルを低下させ、前記水平同期信号と前記
比較信号の位相が一致している場合においても一定の位
相オフセットが発生するように構成し、位相の小さい乱
れに対して前記ＰＲＤからの差信号パルスの極性が常に
正極性になるようにしたしたことを特徴とするものであ
る。
電圧制御信号により出力クロックの発振周波数を変化さ
せるＶＣＯと、前記ＶＣＯの出力クロックを分周し比較
信号を出力する分周回路と、前記分周回路からの比較信
号と外部より入力される基準信号とのエッジを検出しそ
の周波数，位相の差信号を内蔵するチャージポンプ回路
を介して出力するＰＦＤと、抵抗とコンデンサからなる
積分回路により構成され前記ＰＦＤからの差信号を入力
しその高周波成分を除去し前記ＶＣＯへの電圧制御信号
を出力するＬＰＦと、抵抗により構成され前記ＰＦＤの
チャージポンプ回路とは独立に前記ＬＰＦのコンデンサ
に対してその電荷をＧＮＤ部へディスチャージするため
のディスチャージ回路とを備え、前記ＬＰＦのゲインを
トップカールが発生しないように大きく設定するととも
に、前記ディスチャージ回路の抵抗により前記ＰＦＤの
差信号出力をプルダウンして前記ＶＣＯに供給する電圧
制御信号のレベルを低下させ、前記水平同期信号と前記
比較信号の位相が一致している場合においても一定の位
相オフセットが発生するように構成し、位相の小さい乱
れに対して前記ＰＲＤからの差信号パルスの極性が常に
正極性になるようにしたしたことを特徴とするものであ
る。
【００１０】さらに本発明のＰＬＬ回路は、電圧制御信
号により出力クロックの発振周波数を変化させるＶＣＯ
と、前記ＶＣＯの出力クロックを分周し比較信号を出力
する分周回路と、前記分周回路からの比較信号と外部よ
り入力される基準信号とのエッジを検出しその周波数，
位相の差信号を内蔵するチャージポンプ回路を介して出
力するＰＦＤと、抵抗とコンデンサからなる積分回路に
より構成され前記ＰＦＤからの差信号を入力しその高周
波成分を除去し前記ＶＣＯへの電圧制御信号を出力する
ＬＰＦと、抵抗により構成され前記ＰＦＤのチャージポ
ンプ回路とは独立に電源部から前記ＬＰＦのコンデンサ
に対して電荷をチャージするためのチャージ回路とを備
え、前記ＬＰＦのゲインをトップカールが発生しないよ
うに大きく設定するとともに、前記チャージ回路の抵抗
により前記ＰＦＤの差信号出力をプルアップして前記Ｖ
ＣＯに供給する電圧制御信号のレベルを上昇させ、前記
水平同期信号と前記比較信号の位相が一致している場合
においても一定の位相オフセットが発生するように構成
し、位相の小さい乱れに対して前記ＰＲＤからの差信号
パルスの極性が常に負極性になるようにしたことを特徴
とするものである。
号により出力クロックの発振周波数を変化させるＶＣＯ
と、前記ＶＣＯの出力クロックを分周し比較信号を出力
する分周回路と、前記分周回路からの比較信号と外部よ
り入力される基準信号とのエッジを検出しその周波数，
位相の差信号を内蔵するチャージポンプ回路を介して出
力するＰＦＤと、抵抗とコンデンサからなる積分回路に
より構成され前記ＰＦＤからの差信号を入力しその高周
波成分を除去し前記ＶＣＯへの電圧制御信号を出力する
ＬＰＦと、抵抗により構成され前記ＰＦＤのチャージポ
ンプ回路とは独立に電源部から前記ＬＰＦのコンデンサ
に対して電荷をチャージするためのチャージ回路とを備
え、前記ＬＰＦのゲインをトップカールが発生しないよ
うに大きく設定するとともに、前記チャージ回路の抵抗
により前記ＰＦＤの差信号出力をプルアップして前記Ｖ
ＣＯに供給する電圧制御信号のレベルを上昇させ、前記
水平同期信号と前記比較信号の位相が一致している場合
においても一定の位相オフセットが発生するように構成
し、位相の小さい乱れに対して前記ＰＲＤからの差信号
パルスの極性が常に負極性になるようにしたことを特徴
とするものである。
【００１１】
【作用】本発明のＰＬＬ回路によれば、ディスチャージ
回路の抵抗によりＰＦＤ出力がプルダウンされ、かつＰ
ＦＤのフローティング期間にはＬＰＦのコンデンサがこ
の抵抗を介して放電されるため電圧制御信号のＤＣレベ
ルは低下する。従って弱電界などによる水平同期信号の
周波数や位相の小さな乱れに対するＰＦＤからの差信号
出力は常に正極性パルスとなりトップカール対策のため
にＬＰＦのゲインを大きくしても水平走査線期間毎の平
均的な出力クロック周波数の変動を小さくできジッタを
小さくできるのである。
回路の抵抗によりＰＦＤ出力がプルダウンされ、かつＰ
ＦＤのフローティング期間にはＬＰＦのコンデンサがこ
の抵抗を介して放電されるため電圧制御信号のＤＣレベ
ルは低下する。従って弱電界などによる水平同期信号の
周波数や位相の小さな乱れに対するＰＦＤからの差信号
出力は常に正極性パルスとなりトップカール対策のため
にＬＰＦのゲインを大きくしても水平走査線期間毎の平
均的な出力クロック周波数の変動を小さくできジッタを
小さくできるのである。
【００１２】さらに本発明のＰＬＬ回路によれば、チャ
ージ回路の抵抗によりＰＦＤ出力がプルアップされ、か
つＰＦＤのフローティング期間にはＬＰＦのコンデンサ
がこの抵抗により充電されるため電圧制御信号のＤＣレ
ベルは上昇する。従って弱電界などによる水平同期信号
の周波数や位相の小さな乱れに対するＰＦＤからの差信
号出力は常に負極性パルスとなりトップカール対策のた
めにＬＰＦのゲインを大きくしても水平走査線期間毎の
平均的な出力クロック周波数の変動を小さくできジッタ
を小さくできるのである。
ージ回路の抵抗によりＰＦＤ出力がプルアップされ、か
つＰＦＤのフローティング期間にはＬＰＦのコンデンサ
がこの抵抗により充電されるため電圧制御信号のＤＣレ
ベルは上昇する。従って弱電界などによる水平同期信号
の周波数や位相の小さな乱れに対するＰＦＤからの差信
号出力は常に負極性パルスとなりトップカール対策のた
めにＬＰＦのゲインを大きくしても水平走査線期間毎の
平均的な出力クロック周波数の変動を小さくできジッタ
を小さくできるのである。
【００１３】
（実施例１）以下に、本発明の第１の実施例について図
１，図２を用いて説明する。尚、従来例と同様のものは
同一番号を付与して説明を省略する。図において、４は
ＬＰＦで、抵抗Ｒ１，Ｒ２及びコンデンサＣ１による積
分回路により構成されＰＦＤ３からの差信号の高周波成
分を除去しＶＣＯ１への電圧制御信号を出力するもので
ある。５はディスチャージ回路で、抵抗Ｒ３により構成
されＬＰＦ４のコンデンサＣ１の放電経路を形成するも
のである。
１，図２を用いて説明する。尚、従来例と同様のものは
同一番号を付与して説明を省略する。図において、４は
ＬＰＦで、抵抗Ｒ１，Ｒ２及びコンデンサＣ１による積
分回路により構成されＰＦＤ３からの差信号の高周波成
分を除去しＶＣＯ１への電圧制御信号を出力するもので
ある。５はディスチャージ回路で、抵抗Ｒ３により構成
されＬＰＦ４のコンデンサＣ１の放電経路を形成するも
のである。
【００１４】次に上記のように構成されたＰＬＬ回路に
ついて図１，図２を参照しながらその動作を説明する。
尚、説明を簡単にするため図２においては従来のＰＬＬ
回路の波形も合わせて記した。またＬＰＦ４の各定数は
トップカールが発生しないようゲインを大きく設定して
いる。この状態においてジッタが軽減される理由を説明
する。
ついて図１，図２を参照しながらその動作を説明する。
尚、説明を簡単にするため図２においては従来のＰＬＬ
回路の波形も合わせて記した。またＬＰＦ４の各定数は
トップカールが発生しないようゲインを大きく設定して
いる。この状態においてジッタが軽減される理由を説明
する。
【００１５】本発明では、ディスチャージ回路５の抵抗
Ｒ３によりＰＦＤ３の差信号出力がプルダウンされてい
るため電圧制御信号のレベルは従来と比べ低下し、水平
同期信号と比較信号の位相が一致している場合において
も本発明のＰＬＬ回路では一定の位相オフセットＤが発
生するのである。従って従来水平同期信号の位相が比較
信号に対して進んでいたＥ部においては正極性差信号パ
ルスの幅が太くなりＬＰＦ４のコンデンサＣ１がＰＦＤ
３のチャージポンプにより充電され出力クロックの周波
数を上昇させる動作を行う。そしてチャージポンプの動
作がＯＦＦするＦ部においてはディスチャージ回路５の
抵抗Ｒ３を介してＬＰＦ４のコンデンサＣ１の電荷が放
電され出力クロックの周波数は徐々に下がるのである。
そして逆に従来水平同期信号の位相が比較信号に対して
遅れていたＧ部においても上述のオフセットＤにより差
信号パルスは正極性の幅の狭いパルスとなりやはり出力
クロック周波数を上げる動作を行うのである。
Ｒ３によりＰＦＤ３の差信号出力がプルダウンされてい
るため電圧制御信号のレベルは従来と比べ低下し、水平
同期信号と比較信号の位相が一致している場合において
も本発明のＰＬＬ回路では一定の位相オフセットＤが発
生するのである。従って従来水平同期信号の位相が比較
信号に対して進んでいたＥ部においては正極性差信号パ
ルスの幅が太くなりＬＰＦ４のコンデンサＣ１がＰＦＤ
３のチャージポンプにより充電され出力クロックの周波
数を上昇させる動作を行う。そしてチャージポンプの動
作がＯＦＦするＦ部においてはディスチャージ回路５の
抵抗Ｒ３を介してＬＰＦ４のコンデンサＣ１の電荷が放
電され出力クロックの周波数は徐々に下がるのである。
そして逆に従来水平同期信号の位相が比較信号に対して
遅れていたＧ部においても上述のオフセットＤにより差
信号パルスは正極性の幅の狭いパルスとなりやはり出力
クロック周波数を上げる動作を行うのである。
【００１６】このようにＰＦＤ３の差信号出力パルスは
通常動作時及び水平同期信号の周波数，位相の小さい乱
れに対しては常に正極性パルスが発生し出力クロック周
波数が上昇するように動作するのである。このため従来
のように差信号パルスの極性が変動することによる出力
クロック周波数の大きな変動ＨはＩのように抑制されジ
ッタが軽減されるのである。
通常動作時及び水平同期信号の周波数，位相の小さい乱
れに対しては常に正極性パルスが発生し出力クロック周
波数が上昇するように動作するのである。このため従来
のように差信号パルスの極性が変動することによる出力
クロック周波数の大きな変動ＨはＩのように抑制されジ
ッタが軽減されるのである。
【００１７】（実施例２）次に、本発明の第２の実施例
について図３，図４を用いて説明する。尚、従来例及び
第１の実施例と同様のものは同一番号を付与して説明を
省略する。図において、４はＬＰＦで、抵抗Ｒ１，Ｒ２
及びコンデンサＣ１による積分回路により構成されＰＦ
Ｄ３からの差信号の高周波成分を除去しＶＣＯ１への電
圧制御信号を出力するものである。６はチャージ回路
で、抵抗Ｒ３により構成されＬＰＦ４のコンデンサＣ１
の充電経路を形成するものである。
について図３，図４を用いて説明する。尚、従来例及び
第１の実施例と同様のものは同一番号を付与して説明を
省略する。図において、４はＬＰＦで、抵抗Ｒ１，Ｒ２
及びコンデンサＣ１による積分回路により構成されＰＦ
Ｄ３からの差信号の高周波成分を除去しＶＣＯ１への電
圧制御信号を出力するものである。６はチャージ回路
で、抵抗Ｒ３により構成されＬＰＦ４のコンデンサＣ１
の充電経路を形成するものである。
【００１８】次に上記のように構成されたＰＬＬ回路に
ついて図３，図４を参照しながらその動作を説明する。
尚、説明を簡単にするため図４においては従来のＰＬＬ
回路の波形も合わせて記した。またＬＰＦ４の各定数は
トップカールが発生しないようゲインを大きく設定して
いる。この状態においてジッタが軽減される理由を説明
する。
ついて図３，図４を参照しながらその動作を説明する。
尚、説明を簡単にするため図４においては従来のＰＬＬ
回路の波形も合わせて記した。またＬＰＦ４の各定数は
トップカールが発生しないようゲインを大きく設定して
いる。この状態においてジッタが軽減される理由を説明
する。
【００１９】本発明では、チャージ回路６の抵抗Ｒ３に
よりＰＦＤ３の差信号出力がプルアップされているため
電圧制御信号のレベルは従来と比べ上昇し、水平同期信
号と比較信号の位相が一致している場合においても本発
明のＰＬＬ回路では一定の位相オフセットＪが発生する
のである。従って従来水平同期信号の位相が比較信号に
対して進んでいたＫ部においては差信号パルスは負極性
パルスとなりＬＰＦ４のコンデンサＣ１がＰＦＤ３のチ
ャージポンプにより放電され出力クロックの周波数を下
げる動作を行う。そしてチャージポンプの動作がＯＦＦ
するＬ部においてはチャージ回路６の抵抗Ｒ３を介して
ＬＰＦ４のコンデンサＣ１が充電され出力クロックの周
波数は徐々に上昇するのである。
よりＰＦＤ３の差信号出力がプルアップされているため
電圧制御信号のレベルは従来と比べ上昇し、水平同期信
号と比較信号の位相が一致している場合においても本発
明のＰＬＬ回路では一定の位相オフセットＪが発生する
のである。従って従来水平同期信号の位相が比較信号に
対して進んでいたＫ部においては差信号パルスは負極性
パルスとなりＬＰＦ４のコンデンサＣ１がＰＦＤ３のチ
ャージポンプにより放電され出力クロックの周波数を下
げる動作を行う。そしてチャージポンプの動作がＯＦＦ
するＬ部においてはチャージ回路６の抵抗Ｒ３を介して
ＬＰＦ４のコンデンサＣ１が充電され出力クロックの周
波数は徐々に上昇するのである。
【００２０】そして逆に従来水平同期信号の位相が比較
信号に対して遅れていたＭ部においても上述のオフセッ
トＪにより差信号パルスは負極性の幅の広いパルスとな
りやはり出力クロック周波数を下げる動作を行うのであ
る。
信号に対して遅れていたＭ部においても上述のオフセッ
トＪにより差信号パルスは負極性の幅の広いパルスとな
りやはり出力クロック周波数を下げる動作を行うのであ
る。
【００２１】このようにＰＦＤ３の差信号出力パルスは
通常動作時及び水平同期信号の周波数，位相の小さい乱
れに対しては常に負極性パルスが発生し出力クロック周
波数が下がるように動作するのである。このため従来の
ように差信号パルスの極性が変動することによる出力ク
ロック周波数の大きな変動ＮはＯのように抑制されジッ
タが軽減されるのである。
通常動作時及び水平同期信号の周波数，位相の小さい乱
れに対しては常に負極性パルスが発生し出力クロック周
波数が下がるように動作するのである。このため従来の
ように差信号パルスの極性が変動することによる出力ク
ロック周波数の大きな変動ＮはＯのように抑制されジッ
タが軽減されるのである。
【００２２】
【発明の効果】以上のように、本発明のＰＬＬ回路によ
れば、トップカール対策のためＬＰＦのゲインを大きく
設定してもディスチャージ回路を設けているためその放
電作用によりジッタ性能を落とすことなく両者の性能を
同時に満足するという効果を有する。
れば、トップカール対策のためＬＰＦのゲインを大きく
設定してもディスチャージ回路を設けているためその放
電作用によりジッタ性能を落とすことなく両者の性能を
同時に満足するという効果を有する。
【００２３】また本発明のＰＬＬ回路は、トップカール
対策のためＬＰＦのゲインを大きく設定してもチャージ
回路を設けているためその充電作用のためジッタ性能を
落とすことなく両者の性能を同時に満足するという効果
を有する。
対策のためＬＰＦのゲインを大きく設定してもチャージ
回路を設けているためその充電作用のためジッタ性能を
落とすことなく両者の性能を同時に満足するという効果
を有する。
【図１】本発明の第１の実施例であるＰＬＬ回路のブロ
ック図
ック図
【図２】同ＰＬＬ回路の波形図
【図３】本発明の第２の実施例であるＰＬＬ回路のブロ
ック図
ック図
【図４】同ＰＬＬ回路の波形図
【図５】従来の一例であるＰＬＬ回路のブロック図
【図６】従来の一例であるＰＬＬ回路の波形図
【図７】従来の一例であるＰＬＬ回路によるジッタ説明
図
図
【図８】従来の一例であるＰＬＬ回路によるトップカー
ル説明図
ル説明図
１ 電圧制御発振回路（ＶＣＯ） ２ 分周回路 ３ 位相比較回路（ＰＦＤ） ４ ローパスフィルタ回路（ＬＰＦ） ５ ディスチャージ回路 ６ チャージ回路
Claims (2)
- 【請求項１】 電圧制御信号により出力クロックの発振
周波数を変化させる電圧制御発振回路（以下ＶＣＯと記
す）と、前記ＶＣＯの出力クロックを分周し比較信号を
出力する分周回路と、前記分周回路からの比較信号と外
部より入力される基準信号とのエッジを検出しその周波
数，位相の差信号を内蔵するチャージポンプ回路を介し
て出力する位相比較回路（以下ＰＦＤと記す）と、抵抗
とコンデンサからなる積分回路により構成され前記ＰＦ
Ｄからの差信号を入力しその高周波成分を除去し前記Ｖ
ＣＯへの電圧制御信号を出力するローパスフィルタ回路
（以下ＬＰＦと記す）と、抵抗により構成され前記ＰＦ
Ｄのチャージポンプ回路とは独立に前記ＬＰＦのコンデ
ンサに対してその電荷をＧＮＤ部へディスチャージする
ためのディスチャージ回路とを備え、前記ＬＰＦのゲイ
ンをトップカールが発生しないように大きく設定すると
ともに、前記ディスチャージ回路の抵抗により前記ＰＦ
Ｄの差信号出力をプルダウンして前記ＶＣＯに供給する
電圧制御信号のレベルを低下させ、前記水平同期信号と
前記比較信号の位相が一致している場合においても一定
の位相オフセットが発生するように構成し、位相の小さ
い乱れに対して前記ＰＲＤからの差信号パルスの極性が
常に正極性になるようにしたしたことを特徴とするＰＬ
Ｌ回路。 - 【請求項２】 電圧制御信号により出力クロックの発振
周波数を変化させるＶＣＯと、前記ＶＣＯの出力クロッ
クを分周し比較信号を出力する分周回路と、前記分周回
路からの比較信号と外部より入力される基準信号とのエ
ッジを検出しその周波数，位相の差信号を内蔵するチャ
ージポンプ回路を介して出力するＰＦＤと、抵抗とコン
デンサからなる積分回路により構成され前記ＰＦＤから
の差信号を入力しその高周波成分を除去し前記ＶＣＯへ
の電圧制御信号を出力するＬＰＦと、抵抗により構成さ
れ前記ＰＦＤのチャージポンプ回路とは独立に電源部か
ら前記ＬＰＦのコンデンサに対して電荷をチャージする
ためのチャージ回路とを備え、前記ＬＰＦのゲインをト
ップカールが発生しないように大きく設定するととも
に、前記チャージ回路の抵抗により前記ＰＦＤの差信号
出力をプルアップして前記ＶＣＯに供給する電圧制御信
号のレベルを上昇させ、前記水平同期信号と前記比較信
号の位相が一致している場合においても一定の位相オフ
セットが発生す るように構成し、位相の小さい乱れに対
して前記ＰＲＤからの差信号パルスの極性が常に負極性
になるようにしたことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27366394A JP3291944B2 (ja) | 1994-11-08 | 1994-11-08 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27366394A JP3291944B2 (ja) | 1994-11-08 | 1994-11-08 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08139964A JPH08139964A (ja) | 1996-05-31 |
| JP3291944B2 true JP3291944B2 (ja) | 2002-06-17 |
Family
ID=17530820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27366394A Expired - Fee Related JP3291944B2 (ja) | 1994-11-08 | 1994-11-08 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3291944B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4758805B2 (ja) * | 2006-04-14 | 2011-08-31 | パナソニック株式会社 | 車載用テレビジョンシステムの位相差補正回路 |
-
1994
- 1994-11-08 JP JP27366394A patent/JP3291944B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08139964A (ja) | 1996-05-31 |
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