JPS63215170A - 水平同期ｐｌｌ回路 - Google Patents
水平同期ｐｌｌ回路Info
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- JPS63215170A JPS63215170A JP62048270A JP4827087A JPS63215170A JP S63215170 A JPS63215170 A JP S63215170A JP 62048270 A JP62048270 A JP 62048270A JP 4827087 A JP4827087 A JP 4827087A JP S63215170 A JPS63215170 A JP S63215170A
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- 239000002131 composite material Substances 0.000 claims abstract description 24
- 238000000926 separation method Methods 0.000 claims description 16
- 230000001360 synchronised effect Effects 0.000 claims description 11
- 230000010355 oscillation Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 2
- 241000102542 Kara Species 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
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- 238000001514 detection method Methods 0.000 description 1
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- 238000001914 filtration Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Landscapes
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテレビ画像機器等で使用される水平開基り Ｌ
Ｌ回路に関する。
Ｌ回路に関する。
携帯型のテレビが普及するにつれて、画像同期の安定化
を確保するために、さまざまな水平同期ＰＬＬ回路に関
しての技術に開示されている。
を確保するために、さまざまな水平同期ＰＬＬ回路に関
しての技術に開示されている。
その中で位相比較器については次のようなものがある。
すなわち、水平同期信号周波数（以下ｒ、１と略す。ｒ
ｎ ＝ １５７５０ ＩＩ ｚ ）のＮ倍で発振する
電圧制御発振器の発振信号を１／Ｎに分周して、ＰＬＬ
のロック状態では「■と同じ周波数の分周信号Ａを発生
ずる分周器を有し、同分周信号Ａの通過を複合同期分離
信号Ｉ３にてゲーティングするゲート回路を位相比較器
とするものである。
ｎ ＝ １５７５０ ＩＩ ｚ ）のＮ倍で発振する
電圧制御発振器の発振信号を１／Ｎに分周して、ＰＬＬ
のロック状態では「■と同じ周波数の分周信号Ａを発生
ずる分周器を有し、同分周信号Ａの通過を複合同期分離
信号Ｉ３にてゲーティングするゲート回路を位相比較器
とするものである。
同ゲート回路の例としてはｍ２図（ａ）と第２図（ｂ）
のものが考えられる。第２図（ａ）では、２０１のＣ−
ＭＯＳ・Ｉ” Ｅ Ｔ構成のアナログスイッチにより、
複合同期分離信号Ｂで分周信号へをゲティングする。第
２図（ｂ）では、２ｏ２のＮＡ Ｎ ｌ）、ＮＯＲゲー
トにより、複合同期信号Ｂで分周信号Ａをゲーティング
し、２ｏ３のＣＭＯ３−ＦＥＴの対を０Ｎ１０ Ｆ Ｆ
する。いずれのゲート回路においても複合同期信号が「
１」の時に、出力Ｃに分周信号Δ論理レベルが現われ、
「０」の時にはハイ、イ／ビーダ／ス伏態となる。
のものが考えられる。第２図（ａ）では、２０１のＣ−
ＭＯＳ・Ｉ” Ｅ Ｔ構成のアナログスイッチにより、
複合同期分離信号Ｂで分周信号へをゲティングする。第
２図（ｂ）では、２ｏ２のＮＡ Ｎ ｌ）、ＮＯＲゲー
トにより、複合同期信号Ｂで分周信号Ａをゲーティング
し、２ｏ３のＣＭＯ３−ＦＥＴの対を０Ｎ１０ Ｆ Ｆ
する。いずれのゲート回路においても複合同期信号が「
１」の時に、出力Ｃに分周信号Δ論理レベルが現われ、
「０」の時にはハイ、イ／ビーダ／ス伏態となる。
特開昭Ｇ１−８７４７５では第２図（ａ）、７ナログス
イツチ使用のゲート回路型位相比較器について開示し、
そのｑ用性を説いている。すなわち従来の例えば携帯型
テレビでの同期ｆ’ＬＬ回路は、製品の小型化、低消費
電力化への要求から、回路はモノリシック化、しかもＣ
＠ＭＯ３ｆ／ｉ成が図られ、そこに使用される位相比較
器としては実開昭６１−！１３７２３５に開示されてい
るごときディジタル式位相比較器（複数のＲＳラッチよ
りなる）が一般的である。しかし、同位相比較器は信号
のエツジに応答するため、耐ノイズ特性が極めて悪−い
。これに対してゲート回路型位相比較器では信号のエツ
ジには応答せず、信号パルス幅を位相比較情報として取
りこむために、６１ノイズ特性は比較的よい。
イツチ使用のゲート回路型位相比較器について開示し、
そのｑ用性を説いている。すなわち従来の例えば携帯型
テレビでの同期ｆ’ＬＬ回路は、製品の小型化、低消費
電力化への要求から、回路はモノリシック化、しかもＣ
＠ＭＯ３ｆ／ｉ成が図られ、そこに使用される位相比較
器としては実開昭６１−！１３７２３５に開示されてい
るごときディジタル式位相比較器（複数のＲＳラッチよ
りなる）が一般的である。しかし、同位相比較器は信号
のエツジに応答するため、耐ノイズ特性が極めて悪−い
。これに対してゲート回路型位相比較器では信号のエツ
ジには応答せず、信号パルス幅を位相比較情報として取
りこむために、６１ノイズ特性は比較的よい。
しかしながら、従来技術のゲート回路型位相比較器では
以下のような問題があった。第３図をもとに説明する。
以下のような問題があった。第３図をもとに説明する。
第３図にお゛いてＢは複合同期分離信号、Ａは分周器か
らの分周信号でそのデユーティは５０％となっている。
らの分周信号でそのデユーティは５０％となっている。
Ｃはゲート回路型位相比較器の出力信号で、図で１言実
線で示す。ＤはＣを低減フィルタでフィルタリングした
信号で、図では破線で示す。電圧制御発振器としては、
例えば第１図の１０１に示すものが考えられる。低域フ
ィルタ１０４で低域に制限され直流化された位相比較信
号がバリキュツブダイオードＣＶに印加され、電圧制御
発振器１０１の発振周波数をｔＡ整する。印加電圧が上
がるとバリキュツブダイオードＣＶの容量は減少するた
め、後述するように発振周波数は」−昇する。したがっ
て、Ｉ’ＬＬ安定状態では、位相比較器において、複合
同期分離信号１３は分周信号への立ち千゛がリトリガを
ゲーティングするような位相関係にある。第３図におい
て、通常の（画像がｍ畳された期間での水平同期信号期
間では、複合同期信号１３のパルス幅は安定であり、そ
れによりゲーティングされる分周信号Ａの位相比較器出
力Ｃでの「１」と「０」との割合も一定であって、よっ
て低域フィルタ出力りも３０２に示ずように安定である
。しかし、垂直パルス間開では複合量信号Ｂパルス幅は
通常時よりも広（なるため、位相比較器出力Ｃでは「１
」、「０」の割合が乱される。この例では「０」が優勢
しなるため、低域フィルタ出力りは３０３のように通常
時より低い電圧レベルとなり、したがって分周信号Δは
本来あるべき信号（破線で示す）より位相遅れをきたす
。これにより、さらに低域フィルタ出力りは変動するこ
とになる。この傾向は垂直パルスが終わった後の等価パ
ルス期間でも回復せず、画像の開始期間にまで及ぶ場合
がある。そうすると画像の表示では、画面の上部が曲が
るといった画像乱れとなり、正常な画像を提供できない
。
線で示す。ＤはＣを低減フィルタでフィルタリングした
信号で、図では破線で示す。電圧制御発振器としては、
例えば第１図の１０１に示すものが考えられる。低域フ
ィルタ１０４で低域に制限され直流化された位相比較信
号がバリキュツブダイオードＣＶに印加され、電圧制御
発振器１０１の発振周波数をｔＡ整する。印加電圧が上
がるとバリキュツブダイオードＣＶの容量は減少するた
め、後述するように発振周波数は」−昇する。したがっ
て、Ｉ’ＬＬ安定状態では、位相比較器において、複合
同期分離信号１３は分周信号への立ち千゛がリトリガを
ゲーティングするような位相関係にある。第３図におい
て、通常の（画像がｍ畳された期間での水平同期信号期
間では、複合同期信号１３のパルス幅は安定であり、そ
れによりゲーティングされる分周信号Ａの位相比較器出
力Ｃでの「１」と「０」との割合も一定であって、よっ
て低域フィルタ出力りも３０２に示ずように安定である
。しかし、垂直パルス間開では複合量信号Ｂパルス幅は
通常時よりも広（なるため、位相比較器出力Ｃでは「１
」、「０」の割合が乱される。この例では「０」が優勢
しなるため、低域フィルタ出力りは３０３のように通常
時より低い電圧レベルとなり、したがって分周信号Δは
本来あるべき信号（破線で示す）より位相遅れをきたす
。これにより、さらに低域フィルタ出力りは変動するこ
とになる。この傾向は垂直パルスが終わった後の等価パ
ルス期間でも回復せず、画像の開始期間にまで及ぶ場合
がある。そうすると画像の表示では、画面の上部が曲が
るといった画像乱れとなり、正常な画像を提供できない
。
また、通常の小平日間信号期間でも、３０１のように、
破線で示した本来あるべき同期パルスよリモ広いパルス
幅のパルスが、！？！ｆｆとして混入した場合にも、そ
の信号によりゲーティングされて位相比較器から出力さ
れる信号Ｃでの「０」、「１」の割合が乱されるため、
低域フィルタ出力りは３０５のように変動し、結果とし
て分周信号Ａは位相遅れをきたすこととなる。（本来は
破線の位置）この場合、画像では該当する部分で画像乱
れが生ずる。
破線で示した本来あるべき同期パルスよリモ広いパルス
幅のパルスが、！？！ｆｆとして混入した場合にも、そ
の信号によりゲーティングされて位相比較器から出力さ
れる信号Ｃでの「０」、「１」の割合が乱されるため、
低域フィルタ出力りは３０５のように変動し、結果とし
て分周信号Ａは位相遅れをきたすこととなる。（本来は
破線の位置）この場合、画像では該当する部分で画像乱
れが生ずる。
本発明は０「述のような従来技術の問題点に鑑みてなさ
れたもので、その目的とするところは、ゲート回路型位
相比較器を用いての水平同期ＰＬＬ回路において、垂直
パルス時、あるいは幅の広いパルスの混入時の位相比較
器出力の不安定さによる画像の乱れを抑圧Ｉ′ｉＩ能な
水平同期Ｐ Ｌ Ｌ回路を提供することにある。
れたもので、その目的とするところは、ゲート回路型位
相比較器を用いての水平同期ＰＬＬ回路において、垂直
パルス時、あるいは幅の広いパルスの混入時の位相比較
器出力の不安定さによる画像の乱れを抑圧Ｉ′ｉＩ能な
水平同期Ｐ Ｌ Ｌ回路を提供することにある。
（問題点を解決するための手段〕
前述の目的を達成するために、本発明では、（１） ａ
）水平同期信号周波数のＮ倍で発振する電圧制御発振
器と ｂ）前記電圧制御発振器の発振信号を１／Ｎに分周し、
分周信号へを発生ずる分周器とＣ）複合同期分離信号Ｂ
により、１１；ｆ記分周信号への通過をゲーティングす
るゲート回路よりなる位相比較器と ｄ）前記位相比較器の出力を直流化する低域フィルタよ
りなる水平同期１） Ｌ Ｌ回路において ｅ）前記複合同期信号口は ■パルス幅が一定期間より短い場合は同信号を通過させ ■パルス幅が一定期間より長い場合は同信号を微分した
信号を発生ずる 信号選択回路を経由して、前記位相比較器に供給される
ことを特徴とするテレビの水平同期Ｐ Ｌ Ｌ回路を（
１が成する。
）水平同期信号周波数のＮ倍で発振する電圧制御発振
器と ｂ）前記電圧制御発振器の発振信号を１／Ｎに分周し、
分周信号へを発生ずる分周器とＣ）複合同期分離信号Ｂ
により、１１；ｆ記分周信号への通過をゲーティングす
るゲート回路よりなる位相比較器と ｄ）前記位相比較器の出力を直流化する低域フィルタよ
りなる水平同期１） Ｌ Ｌ回路において ｅ）前記複合同期信号口は ■パルス幅が一定期間より短い場合は同信号を通過させ ■パルス幅が一定期間より長い場合は同信号を微分した
信号を発生ずる 信号選択回路を経由して、前記位相比較器に供給される
ことを特徴とするテレビの水平同期Ｐ Ｌ Ｌ回路を（
１が成する。
以下に本発明の一実施例を図面に基づき説明する。
第１図は本発明による水平同期［’ Ｌ Ｌ−回路の構
成図である。１０１は電圧制御発振器であって、帰還用
高抵抗Ｒ１、イ／バータ１１０．インダクタンスＬ１コ
／デンサＣ＋ 、Ｃｓ 、Ｃｓ 、及びバリキャブダイ
オードＣｖから１１１Ｎ成される。発振器はコルピッツ
型であって、その発振周波数ｆｖｃＣ＝１／ （１／Ｃ
，＋１／−Ｃ，＋ｌ／Ｃ。
成図である。１０１は電圧制御発振器であって、帰還用
高抵抗Ｒ１、イ／バータ１１０．インダクタンスＬ１コ
／デンサＣ＋ 、Ｃｓ 、Ｃｓ 、及びバリキャブダイ
オードＣｖから１１１Ｎ成される。発振器はコルピッツ
型であって、その発振周波数ｆｖｃＣ＝１／ （１／Ｃ
，＋１／−Ｃ，＋ｌ／Ｃ。
＋１／Ｃｖ）
で与えられる。バリキャップダイオードＣｖには、高抵
抗Ｒ、を介して、】０４の低域フィルタで直流化された
位相比較電圧りが与えられている。与えられた電圧が増
すとＣｖは減少し、したがって発振周波数ｒｖｃｏは高
くなる。
抗Ｒ、を介して、】０４の低域フィルタで直流化された
位相比較電圧りが与えられている。与えられた電圧が増
すとＣｖは減少し、したがって発振周波数ｒｖｃｏは高
くなる。
１０２は分周器である。１０Ｇは１０１の電圧制御発振
器の発振信号ｒｖｃｏを計数する８ビツト構成のカウン
タである。１０８はデ＝１−ダであって、カウンタ１０
６でｒ１６０Ｊのコードを検出する。１０９はＳ Ｒラ
ッチであって、デコーダ１０８でｒｌＧＯＪの：１−ド
を検出すると、ｒｖゎ。で決められた幅のリセットパル
スを発生し、カウンタ１０Ｇのリセットする。ずなわち
カウンタｌＯ６は１６０進カウンタである。＋０７はト
グルＦ／Ｉ”（Ｆ／Ｆ＝フリブプ７０ツブ）であって、
ＳＲラッヂ１０９から発生ずるリセット信号を１／２分
周してデユーティ５０％の分周信号Ａを作る。したがっ
てＰ Ｌ Ｌがロック状態にある時は、分周信号への周
波数ｒＡは「□と一致するので、 ｒｖ ｃ ｏ ＝ １６０Ｘ２Ｘ １１＝ ３２０ Ｘ
ｒ ｕ ＝３２０ｘ１５７５０ ＝５．０４ （Ｍ旧） となる。
器の発振信号ｒｖｃｏを計数する８ビツト構成のカウン
タである。１０８はデ＝１−ダであって、カウンタ１０
６でｒ１６０Ｊのコードを検出する。１０９はＳ Ｒラ
ッチであって、デコーダ１０８でｒｌＧＯＪの：１−ド
を検出すると、ｒｖゎ。で決められた幅のリセットパル
スを発生し、カウンタ１０Ｇのリセットする。ずなわち
カウンタｌＯ６は１６０進カウンタである。＋０７はト
グルＦ／Ｉ”（Ｆ／Ｆ＝フリブプ７０ツブ）であって、
ＳＲラッヂ１０９から発生ずるリセット信号を１／２分
周してデユーティ５０％の分周信号Ａを作る。したがっ
てＰ Ｌ Ｌがロック状態にある時は、分周信号への周
波数ｒＡは「□と一致するので、 ｒｖ ｃ ｏ ＝ １６０Ｘ２Ｘ １１＝ ３２０ Ｘ
ｒ ｕ ＝３２０ｘ１５７５０ ＝５．０４ （Ｍ旧） となる。
１０３はゲート回路型の位相比較器であって、分周器１
０２からの分周信号Ａと後述する信号選択回路にて信号
選択された複合同期分離信号Ｂ己を位相比較し、位相比
較信号Ｃを発生する。位相比較器１０３の構成は第２図
に示した型の６のを用いればよい。
０２からの分周信号Ａと後述する信号選択回路にて信号
選択された複合同期分離信号Ｂ己を位相比較し、位相比
較信号Ｃを発生する。位相比較器１０３の構成は第２図
に示した型の６のを用いればよい。
１０４は低域フィルタであって、位相比較信号Ｃを直流
化し、電圧制御発振器１０１の発振周波数を制御する位
相比較電圧りを発生ずる。
化し、電圧制御発振器１０１の発振周波数を制御する位
相比較電圧りを発生ずる。
１０５は信号選択回路であって、複合同期分離信号が人
力され、同信号°のパルス幅が一定期間より短い場合は
そのままの信号を、一定期間より長い場合はその微分信
号を出力して信号■３とするつ信号選択回路１０５の具
体的（？４構成を第４図に示す。第５図にそのタイムチ
ャートを示す。４０１は５ビツトの力・クンタで、電圧
制御発振器１０１の発振信号ｒｖｃｏを計数する。カウ
ンタ４０１はインバータ４０２により、複合同期分離信
号が「０」時はリセットされている。４０３はＡＮｌ）
ゲートで、カウンタ４０１の上位３ビツトの出力Ｑ ！
Ｎ Ｑ ｓ １Ｑ ａ ＋ｔｓｇ理積をとる。ずなわ
ち、カラ／り４０１がコードｒ２８」となった時に「１
」を出力する。４０４はデータＦ ／ Ｆであって、そ
のデータ入力端子は正電源と接続され、クロブク入力端
子には複合同期分離信号が入力され、リセット端子には
ＡＮＤ４０３からの信号が人力されている。４０５はＡ
Ｎ Ｉ）ゲートであり、データＦ ／ Ｉ？ ４０４
のＱ出力と複合同期分離信号口との論理種をとって、信
号Ｉ３を出力する。
力され、同信号°のパルス幅が一定期間より短い場合は
そのままの信号を、一定期間より長い場合はその微分信
号を出力して信号■３とするつ信号選択回路１０５の具
体的（？４構成を第４図に示す。第５図にそのタイムチ
ャートを示す。４０１は５ビツトの力・クンタで、電圧
制御発振器１０１の発振信号ｒｖｃｏを計数する。カウ
ンタ４０１はインバータ４０２により、複合同期分離信
号が「０」時はリセットされている。４０３はＡＮｌ）
ゲートで、カウンタ４０１の上位３ビツトの出力Ｑ ！
Ｎ Ｑ ｓ １Ｑ ａ ＋ｔｓｇ理積をとる。ずなわ
ち、カラ／り４０１がコードｒ２８」となった時に「１
」を出力する。４０４はデータＦ ／ Ｆであって、そ
のデータ入力端子は正電源と接続され、クロブク入力端
子には複合同期分離信号が入力され、リセット端子には
ＡＮＤ４０３からの信号が人力されている。４０５はＡ
Ｎ Ｉ）ゲートであり、データＦ ／ Ｉ？ ４０４
のＱ出力と複合同期分離信号口との論理種をとって、信
号Ｉ３を出力する。
ここで４０１は複合同期分離信号のパルス幅を検出する
カラ／りである。第５図５０１のように通常の水平同期
信号のパルス幅は約４．７０μＳΣ２４ＸＩ／ｆｖｃｏ
であるので、パル幅検出の閾値をｒｖｃｏの２８個分と
した。（１／ ｒ ｖ ｃｏ ＝１１５．０４ＸｌＯ＠
！２００ｎｓ）ｍ５図の５０１のように通常の水平同明
信号では、そのパルス幅は２８ Ｘ １ ／ ｒ ｖ
ｃ ｏより短かいので、ＡＮＤ４０３には出力は現われ
ない。
カラ／りである。第５図５０１のように通常の水平同期
信号のパルス幅は約４．７０μＳΣ２４ＸＩ／ｆｖｃｏ
であるので、パル幅検出の閾値をｒｖｃｏの２８個分と
した。（１／ ｒ ｖ ｃｏ ＝１１５．０４ＸｌＯ＠
！２００ｎｓ）ｍ５図の５０１のように通常の水平同明
信号では、そのパルス幅は２８ Ｘ １ ／ ｒ ｖ
ｃ ｏより短かいので、ＡＮＤ４０３には出力は現われ
ない。
データＦ／ Ｉ” ４０４のＱは複合同期分離信号の立
ち上がりエツジで「１」となっているので、ＡＮｌ）
４０５の出力Ｂには複合量！υ１分隙信号がそのまま現
われる。
ち上がりエツジで「１」となっているので、ＡＮｌ）
４０５の出力Ｂには複合量！υ１分隙信号がそのまま現
われる。
次に複合同期分離信号のパルス幅が広い５０２の場合に
は、４０１の万事１ンタでｒＶｃｏを２８個、！１数し
て、ＡＮＤ４０３にｒｌＪパルスが現われ、データＦ
／ Ｆ ４０４をリセットする−よってＡ Ｎ Ｉ）
４０５の出力１３は５０２のパルス幅に比べて狭いパル
ス幅の信号として得られる。
は、４０１の万事１ンタでｒＶｃｏを２８個、！１数し
て、ＡＮＤ４０３にｒｌＪパルスが現われ、データＦ
／ Ｆ ４０４をリセットする−よってＡ Ｎ Ｉ）
４０５の出力１３は５０２のパルス幅に比べて狭いパル
ス幅の信号として得られる。
こうして得られた信号選択回路１０５からの出力信号が
位相比較器１０３へ供給される。
位相比較器１０３へ供給される。
第６図は第１図の各部の波形を示すタイムチャートであ
る。複合同期分離信号は前述の信号選択回路１０５の動
作によって、垂直パルス期間や雑音による幅の広いパル
ス−６０１Ｕ人の場合にもパルス幅の小さい信号に置換
された信号Ｂとなる。信号１３により、位相比較器１０
３で分周信号Ａをゲーティングした出力信号Ｃについて
は、垂直パルス期間でもｒｌＪ、ｒＯＪの割合は安定し
ており、したがって低域フィルタ１０４の出力りも変動
が少ない。また、幅の広いパルス００１の混入に対して
は、６０２のように低域フィルタ１０４の出力１）は変
動するものの、位相比較器１０３へ入力されるゲーティ
ング川の信号口は６０１を微分したものであるので、前
述の第３図の場合よりも変動は少なく、画像の乱れが少
ないことは明らかである。
る。複合同期分離信号は前述の信号選択回路１０５の動
作によって、垂直パルス期間や雑音による幅の広いパル
ス−６０１Ｕ人の場合にもパルス幅の小さい信号に置換
された信号Ｂとなる。信号１３により、位相比較器１０
３で分周信号Ａをゲーティングした出力信号Ｃについて
は、垂直パルス期間でもｒｌＪ、ｒＯＪの割合は安定し
ており、したがって低域フィルタ１０４の出力りも変動
が少ない。また、幅の広いパルス００１の混入に対して
は、６０２のように低域フィルタ１０４の出力１）は変
動するものの、位相比較器１０３へ入力されるゲーティ
ング川の信号口は６０１を微分したものであるので、前
述の第３図の場合よりも変動は少なく、画像の乱れが少
ないことは明らかである。
以上のように本発明によれば、ゲート回路型位相比較器
を用いた水平同期Ｐ Ｌ Ｌ回路において、ゲーティン
グするだめの複合同期分離信号を■パルス幅が一定期間
より短い場合は同信号を通過させ ■パルス幅が一定期間より長い場合は同信号を微分した
信号を発生ずる 信号選択回路を通過させることで、特に垂直同期期間や
パルス幅の広い複合同期分離信号の混入時のＰ Ｉ、
Ｌ回路の変動による画像乱れを軽減でき、効果は大きい
。
を用いた水平同期Ｐ Ｌ Ｌ回路において、ゲーティン
グするだめの複合同期分離信号を■パルス幅が一定期間
より短い場合は同信号を通過させ ■パルス幅が一定期間より長い場合は同信号を微分した
信号を発生ずる 信号選択回路を通過させることで、特に垂直同期期間や
パルス幅の広い複合同期分離信号の混入時のＰ Ｉ、
Ｌ回路の変動による画像乱れを軽減でき、効果は大きい
。
第１図は、本発明による水平同期１’ Ｌ Ｌ回路の（
ＩＩη成図 第２図（ａ）、（ｂ）は、ゲート回路型位相比較器の回
路図 第３図は、従来の水平同期１） Ｌ Ｌ回路でのタイム
チャート図 第４図は、信号選択回路の構成図 第５図は、第４図各部のタイムチャート図第６図は、第
１図各部のタイムチャート図１０１は電圧制御発振器、
１０２は分周器、１０３は位相比較器、１０４は低域フ
ィルタ、１０５は信号選択回路である。 以 上 出ｒ１人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名Ｂ ｈＳ 、′５０２ ５図
ＩＩη成図 第２図（ａ）、（ｂ）は、ゲート回路型位相比較器の回
路図 第３図は、従来の水平同期１） Ｌ Ｌ回路でのタイム
チャート図 第４図は、信号選択回路の構成図 第５図は、第４図各部のタイムチャート図第６図は、第
１図各部のタイムチャート図１０１は電圧制御発振器、
１０２は分周器、１０３は位相比較器、１０４は低域フ
ィルタ、１０５は信号選択回路である。 以 上 出ｒ１人 セイコーエプソン株式会社 代理人 弁理士 最 上 務 他１名Ｂ ｈＳ 、′５０２ ５図
Claims (2)
- （１）ａ）水平同期信号周波数のＮ倍で発振する電圧制
御発振器と ｂ）前記電圧制御発振器の発振信号を１／Ｎに分周し、
分周信号Ａを発生する分周器と ｃ）複合同期分離信号Ｂにより、前記分周信号Ａの通過
をゲーティングするゲート回路よりなる位相比較器と ｄ）前記位相比較器の出力を直流化する低域フィルタよ
りなる水平同期ＰＬＬ回路において ｅ）前記複合同期信号Ｂは （１）パルス幅が一定期間より短い場合は同信号を通過
させ - （２）パルス幅が一定期間より長い場合は同信号を微分
した信号を発生する 信号選択回路を経由して、前記位相比較器に供給される
ことを特徴とするテレビの水平同期ＰＬＬ回路
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048270A JPS63215170A (ja) | 1987-03-03 | 1987-03-03 | 水平同期ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62048270A JPS63215170A (ja) | 1987-03-03 | 1987-03-03 | 水平同期ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63215170A true JPS63215170A (ja) | 1988-09-07 |
Family
ID=12798748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62048270A Pending JPS63215170A (ja) | 1987-03-03 | 1987-03-03 | 水平同期ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63215170A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2831756A1 (fr) * | 2001-10-26 | 2003-05-02 | St Microelectronics Sa | Procede et dispositif de synchronisation d'un signal de reference sur un signal video |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594275A (ja) * | 1982-06-09 | 1984-01-11 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | ライン同期回路 |
| JPS6187475A (ja) * | 1984-09-17 | 1986-05-02 | Seiko Epson Corp | 水平同期回路 |
-
1987
- 1987-03-03 JP JP62048270A patent/JPS63215170A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS594275A (ja) * | 1982-06-09 | 1984-01-11 | エヌ・ベ−・フイリツプス・フル−イランペンフアブリケン | ライン同期回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| FR2831756A1 (fr) * | 2001-10-26 | 2003-05-02 | St Microelectronics Sa | Procede et dispositif de synchronisation d'un signal de reference sur un signal video |
| EP1309184A1 (fr) * | 2001-10-26 | 2003-05-07 | STMicroelectronics S.A. | Procédé et dispositif de synchronisation d'un signal de référence sur un signal vidéo |
| US7050111B2 (en) | 2001-10-26 | 2006-05-23 | Stmicroelectronics Sa | Process and device for synchronizing a reference signal with respect to a video signal |
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