JP3263571B2 - 映像信号処理回路 - Google Patents
映像信号処理回路Info
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- Japan
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- circuit
- signal
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Description
【０００１】
【産業上の利用分野】この発明は映像信号処理回路に関
し、特にたとえば、クランプパルスによって映像信号を
クランプし、クランプした映像信号から所望の情報を検
出する、映像信号処理回路に関する。
し、特にたとえば、クランプパルスによって映像信号を
クランプし、クランプした映像信号から所望の情報を検
出する、映像信号処理回路に関する。
【０００２】
【従来の技術】従来のＡ／Ｄ変換器では、映像信号をク
ランプした後、その映像信号のレベルを複数のレベルに
切り換え、そしてレベルが切り換えられたそれぞれの映
像信号と基準レベルとをＣＭＯＳコンパレータで比較
し、これによってＡ／Ｄ変換データを得ていた。
ランプした後、その映像信号のレベルを複数のレベルに
切り換え、そしてレベルが切り換えられたそれぞれの映
像信号と基準レベルとをＣＭＯＳコンパレータで比較
し、これによってＡ／Ｄ変換データを得ていた。
【０００３】
【発明が解決しようとする課題】しかし、このような従
来技術では、ＣＭＯＳコンパレータの周波数特性が悪い
という問題があった。それゆえに、この発明の主たる目
的は、周波数特性のよい、映像信号処理回路を提供する
ことである。
来技術では、ＣＭＯＳコンパレータの周波数特性が悪い
という問題があった。それゆえに、この発明の主たる目
的は、周波数特性のよい、映像信号処理回路を提供する
ことである。
【０００４】
【課題を解決するための手段】この発明は、第１インバ
ータの第１閾値に対応する定電圧を出力する定電圧出力
手段、入力映像信号をクランプするクランプ手段、クラ
ンプ手段によってクランプされた映像信号に定電圧によ
って規定される複数の電圧を付加して互いに異なるレベ
ルを持つ複数の映像信号を出力する付加手段、および付
加手段から出力される複数の映像信号を第２閾値で個別
にスライスする複数の第２インバータを備えることを特
徴とする、映像信号処理回路である。
ータの第１閾値に対応する定電圧を出力する定電圧出力
手段、入力映像信号をクランプするクランプ手段、クラ
ンプ手段によってクランプされた映像信号に定電圧によ
って規定される複数の電圧を付加して互いに異なるレベ
ルを持つ複数の映像信号を出力する付加手段、および付
加手段から出力される複数の映像信号を第２閾値で個別
にスライスする複数の第２インバータを備えることを特
徴とする、映像信号処理回路である。
【０００５】
【作用】映像信号はまずクランプ手段によってクランプ
され、次にクランプされた映像信号のレベルがレベル切
換手段によって複数のレベルに切り換えられる。このよ
うにレベルが切り換えられたそれぞれの映像信号は、対
応するＣＭＯＳインバータに与えられ、所定レベルでス
ライスされる。したがって、それぞれの映像信号は、ペ
デスタルレベルから見て互いに異なるレベルでスライス
され、それぞれのＣＭＯＳインバータからたとえばハイ
レベルまたはローレベル信号が出力される。
され、次にクランプされた映像信号のレベルがレベル切
換手段によって複数のレベルに切り換えられる。このよ
うにレベルが切り換えられたそれぞれの映像信号は、対
応するＣＭＯＳインバータに与えられ、所定レベルでス
ライスされる。したがって、それぞれの映像信号は、ペ
デスタルレベルから見て互いに異なるレベルでスライス
され、それぞれのＣＭＯＳインバータからたとえばハイ
レベルまたはローレベル信号が出力される。
【０００６】
【発明の効果】この発明によれば、映像信号をＣＭＯＳ
インバータでスライスするようにしたため、周波数特性
をよくすることができる。この発明の上述の目的，その
他の目的，特徴および利点は、図面を参照して行う以下
の実施例の詳細な説明から一層明らかとなろう。
インバータでスライスするようにしたため、周波数特性
をよくすることができる。この発明の上述の目的，その
他の目的，特徴および利点は、図面を参照して行う以下
の実施例の詳細な説明から一層明らかとなろう。
【０００７】
【実施例】図１を参照して、この実施例の映像判別回路
１０は集積回路（ＩＣ）１２を含む。ＩＣ１２の４１番
ピンからは水平同期信号（Ｈパルス）が入力され、この
Ｈパルスが水平同期回路１４に含まれる位相比較回路１
６に与えられる。水平同期回路１４の構成を図２に示
す。位相比較回路１６にはＨパルスのほかＨカウンタ１
８から出力された同期パルスが与えられる。位相比較回
路１６は両者の位相を比較し、その位相差に応じたアッ
プ信号またはダウン信号をスイッチ２０または２２に与
える。すなわち、同期パルスの立ち上がりがＨパルスの
立ち上がりに対して遅れたとき、遅れた期間だけアップ
信号がハイレベルとなりアナログスイッチ２０がオンさ
れる。一方、同期パルスの立ち上がりがＨパルスよりも
早いときは、Ｈパルスが立ち上がるまでの期間ダウン信
号がハイレベルとなり、その期間アナログスイッチ２２
がオンされる。なお、２６番ピンには図３（Ａ）に示す
かつ出力電圧がＶ1 の定電圧回路２４が接続される。し
たがって、アナログスイッチ２０がオンされたときはラ
グ・リード型フィルタ２６に含まれるコンデンサＣ 1 の
端子電圧は０Ｖとなり、アナログスイッチ２２がオンさ
れたときはコンデンサＣ1 の端子電圧はＶ1 となる。
１０は集積回路（ＩＣ）１２を含む。ＩＣ１２の４１番
ピンからは水平同期信号（Ｈパルス）が入力され、この
Ｈパルスが水平同期回路１４に含まれる位相比較回路１
６に与えられる。水平同期回路１４の構成を図２に示
す。位相比較回路１６にはＨパルスのほかＨカウンタ１
８から出力された同期パルスが与えられる。位相比較回
路１６は両者の位相を比較し、その位相差に応じたアッ
プ信号またはダウン信号をスイッチ２０または２２に与
える。すなわち、同期パルスの立ち上がりがＨパルスの
立ち上がりに対して遅れたとき、遅れた期間だけアップ
信号がハイレベルとなりアナログスイッチ２０がオンさ
れる。一方、同期パルスの立ち上がりがＨパルスよりも
早いときは、Ｈパルスが立ち上がるまでの期間ダウン信
号がハイレベルとなり、その期間アナログスイッチ２２
がオンされる。なお、２６番ピンには図３（Ａ）に示す
かつ出力電圧がＶ1 の定電圧回路２４が接続される。し
たがって、アナログスイッチ２０がオンされたときはラ
グ・リード型フィルタ２６に含まれるコンデンサＣ 1 の
端子電圧は０Ｖとなり、アナログスイッチ２２がオンさ
れたときはコンデンサＣ1 の端子電圧はＶ1 となる。
【０００８】ＣＭＯＳインバータ２８にはコンデンサＣ
1 によって平滑された平滑電圧が印加される。ＣＭＯＳ
インバータ２８はこの平滑電圧が閾値ＶT を超えたとき
ローレベル信号を出力し、平滑電圧が閾値ＶT を超えな
いときハイレベル信号を出力する。この信号のレベルに
よって可変容量コンデンサＶＣ1 の端子電圧が変化し、
その端子電圧によってＶＣＯ(Voltage Controlled Osci
llator) ３０が制御される。すなわち、ＶＣＯ３０は可
変容量コンデンサＶＣ1 の端子電圧に応じて発振周波数
（クロック周波数）を８．２ＭＨｚ（５２０ｆH ）を中
心として上下させ、そのクロックをＨカウンタ１８に与
える。Ｈカウンタ１８は入力されたクロックを５２０分
周し、これによって得られた同期パルスを位相比較回路
１６に与える。これによって同期パルスがＨパルスに同
期される。
1 によって平滑された平滑電圧が印加される。ＣＭＯＳ
インバータ２８はこの平滑電圧が閾値ＶT を超えたとき
ローレベル信号を出力し、平滑電圧が閾値ＶT を超えな
いときハイレベル信号を出力する。この信号のレベルに
よって可変容量コンデンサＶＣ1 の端子電圧が変化し、
その端子電圧によってＶＣＯ(Voltage Controlled Osci
llator) ３０が制御される。すなわち、ＶＣＯ３０は可
変容量コンデンサＶＣ1 の端子電圧に応じて発振周波数
（クロック周波数）を８．２ＭＨｚ（５２０ｆH ）を中
心として上下させ、そのクロックをＨカウンタ１８に与
える。Ｈカウンタ１８は入力されたクロックを５２０分
周し、これによって得られた同期パルスを位相比較回路
１６に与える。これによって同期パルスがＨパルスに同
期される。
【０００９】図３を参照して、定電圧回路２４はＣＭＯ
Ｓインバータ３２を含み、これに抵抗Ｒ1 が並列接続さ
れ、ＣＭＯＳインバータ３２の入力とアースとの間に抵
抗Ｒ 2 が介挿される。この定電圧回路２４は図３（Ｂ）
に示す等価回路２４′に置き換えることができるため、
この等価回路２４′を用いてその特性を説明する。オペ
アンプ３２′の利得をＡとおくと、出力電圧Ｖ1 は数１
で表される。
Ｓインバータ３２を含み、これに抵抗Ｒ1 が並列接続さ
れ、ＣＭＯＳインバータ３２の入力とアースとの間に抵
抗Ｒ 2 が介挿される。この定電圧回路２４は図３（Ｂ）
に示す等価回路２４′に置き換えることができるため、
この等価回路２４′を用いてその特性を説明する。オペ
アンプ３２′の利得をＡとおくと、出力電圧Ｖ1 は数１
で表される。
【００１０】
【数１】
【００１１】したがって、ＣＭＯＳインバータ３２の閾
値ＶT は数２で表され、利得Ａ→∞のとき出力電圧Ｖ1
は数３で表される。
値ＶT は数２で表され、利得Ａ→∞のとき出力電圧Ｖ1
は数３で表される。
【００１２】
【数２】
【００１３】
【数３】
【００１４】数３より、出力電圧Ｖ1 はＣＭＯＳインバ
ータ３２の閾値ＶT に比例していることがわかる。この
ような定電圧回路２４を２６番ピンに接続することによ
って、ＣＭＯＳインバータ２８の特性のばらつきを同一
ＩＣ１２内で構成されたＣＭＯＳインバータ３２で補償
することができる。これによって、製造時にＣＭＯＳイ
ンバータ２８の閾値がばらついたときでも感度が悪くな
ることはなく、またＨカウンタ１８も所望のタイミング
で動作する。すなわち、２６番ピンに固定電圧が与えら
れる場合にＣＭＯＳインバータ２８の閾値がデバイス毎
に所望の値よりもずれたときは、ＣＭＯＳインバータ２
８の入力電圧が閾値を超えるのに時間がかかり感度が悪
くなることがある。また、位相ロックされるまでの間、
ＶＣＯ３０はＨパルスを基準として発振しないため、ク
ロックをカウントするＨカウンタ１８のタイミングがず
れ、処理に悪影響が生じる。これに対して、この実施例
のようにＣＭＯＳインバータ３２を含む定電圧回路２４
を接続すれば、ＣＭＯＳインバータ２８の閾値がずれた
とき、その分だけＣＭＯＳインバータ３２の閾値もずれ
るため、感度が悪くなるのを防止できるとともに、Ｈカ
ウンタ１８を所望のタイミングで動作させることができ
る。
ータ３２の閾値ＶT に比例していることがわかる。この
ような定電圧回路２４を２６番ピンに接続することによ
って、ＣＭＯＳインバータ２８の特性のばらつきを同一
ＩＣ１２内で構成されたＣＭＯＳインバータ３２で補償
することができる。これによって、製造時にＣＭＯＳイ
ンバータ２８の閾値がばらついたときでも感度が悪くな
ることはなく、またＨカウンタ１８も所望のタイミング
で動作する。すなわち、２６番ピンに固定電圧が与えら
れる場合にＣＭＯＳインバータ２８の閾値がデバイス毎
に所望の値よりもずれたときは、ＣＭＯＳインバータ２
８の入力電圧が閾値を超えるのに時間がかかり感度が悪
くなることがある。また、位相ロックされるまでの間、
ＶＣＯ３０はＨパルスを基準として発振しないため、ク
ロックをカウントするＨカウンタ１８のタイミングがず
れ、処理に悪影響が生じる。これに対して、この実施例
のようにＣＭＯＳインバータ３２を含む定電圧回路２４
を接続すれば、ＣＭＯＳインバータ２８の閾値がずれた
とき、その分だけＣＭＯＳインバータ３２の閾値もずれ
るため、感度が悪くなるのを防止できるとともに、Ｈカ
ウンタ１８を所望のタイミングで動作させることができ
る。
【００１５】ラグ・リード型フィルタ２６の構成を図４
（Ｂ）に示す。ＣＭＯＳインバータ２８の入力と出力に
は直列接続された抵抗Ｒ3 および電解コンデンサＣ2 が
並列接続され、またＣＭＯＳインバータ２８入力とアー
スとの間にはコンデンサＣ1が介挿される。このような
ラグ・リード型フィルタ２６のヒステリシス特性を図５
に示す。なお、実線が入力電圧を０Ｖから５Ｖへ変化さ
せたときの出力電圧特性であり、点線が入力電圧を５Ｖ
から０Ｖへ変化させたときの出力電圧特性である。一
方、図４（Ｂ）に示す従来のラグ・リード型フィルタ２
６′のヒステリシス特性は図６のように表せる。これよ
り、従来のラグ・リード型フィルタ２６′に比べてこの
実施例のラグ・リード型フィルタ２６の方が優れたヒス
テリシス特性を有するのがわかる。
（Ｂ）に示す。ＣＭＯＳインバータ２８の入力と出力に
は直列接続された抵抗Ｒ3 および電解コンデンサＣ2 が
並列接続され、またＣＭＯＳインバータ２８入力とアー
スとの間にはコンデンサＣ1が介挿される。このような
ラグ・リード型フィルタ２６のヒステリシス特性を図５
に示す。なお、実線が入力電圧を０Ｖから５Ｖへ変化さ
せたときの出力電圧特性であり、点線が入力電圧を５Ｖ
から０Ｖへ変化させたときの出力電圧特性である。一
方、図４（Ｂ）に示す従来のラグ・リード型フィルタ２
６′のヒステリシス特性は図６のように表せる。これよ
り、従来のラグ・リード型フィルタ２６′に比べてこの
実施例のラグ・リード型フィルタ２６の方が優れたヒス
テリシス特性を有するのがわかる。
【００１６】ＶＣＯ３０の構成を図７（Ａ）に示す。Ｃ
ＭＯＳインバータ３３の入出力間には直列接続された抵
抗Ｒ4およびインダクタンスＬ1が並列接続され、ＣＭＯ
Ｓインバータ３３の入力とアースとの間にコンデンサＣ
3が介挿され、抵抗Ｒ4およびインダクタンスＬ1の接続
点とアースとの間にはコンデンサＣ4が介挿される。こ
のＶＣＯ３０は図７（Ｂ）に示す等価回路３０´に置き
換えられる。この等価回路３０´より、ＣＭＯＳインバ
ータ３３の出力電圧Ｖoから入力電圧Ｖiへの伝達関数Ｖ
i／Ｖoは数４に従って求めることができる。
ＭＯＳインバータ３３の入出力間には直列接続された抵
抗Ｒ4およびインダクタンスＬ1が並列接続され、ＣＭＯ
Ｓインバータ３３の入力とアースとの間にコンデンサＣ
3が介挿され、抵抗Ｒ4およびインダクタンスＬ1の接続
点とアースとの間にはコンデンサＣ4が介挿される。こ
のＶＣＯ３０は図７（Ｂ）に示す等価回路３０´に置き
換えられる。この等価回路３０´より、ＣＭＯＳインバ
ータ３３の出力電圧Ｖoから入力電圧Ｖiへの伝達関数Ｖ
i／Ｖoは数４に従って求めることができる。
【００１７】
【数４】
【００１８】ここで、位相が１８０°回る（正帰還とな
る）には虚数部が０であればよいため、伝達関数Ｖi ／
Ｖo の分母については数５が成立する。
る）には虚数部が０であればよいため、伝達関数Ｖi ／
Ｖo の分母については数５が成立する。
【００１９】
【数５】
【００２０】これより、ωは数６で表され、ＶＣＯ３０
の発振周波数（クロック周波数）ｆは数７で表される。
の発振周波数（クロック周波数）ｆは数７で表される。
【００２１】
【数６】
【００２２】
【数７】
【００２３】図１に戻ってクランプパルス発生回路１９
は、Ｈカウンタ１８からのカウント値とＣＭＯＳインバ
ータ回路４０から与えられる同期分離信号とに基づいて
端子Ｓ1から与えられる輝度信号Ｙのペデスタル期間に
クランプパルス（ペデスタルクランプパルス）を発生
し、映像スライス回路３４に含まれるアナログスイッチ
３６をオンする。なお、カウンタ１８のカウント値に加
えて同期分離信号もモニタするのは、種々の事情によっ
てＨパルスのパルス幅が変化したりした場合に、そのパ
ルス期間にクランプパルスを出力しないようにするため
である。
は、Ｈカウンタ１８からのカウント値とＣＭＯＳインバ
ータ回路４０から与えられる同期分離信号とに基づいて
端子Ｓ1から与えられる輝度信号Ｙのペデスタル期間に
クランプパルス（ペデスタルクランプパルス）を発生
し、映像スライス回路３４に含まれるアナログスイッチ
３６をオンする。なお、カウンタ１８のカウント値に加
えて同期分離信号もモニタするのは、種々の事情によっ
てＨパルスのパルス幅が変化したりした場合に、そのパ
ルス期間にクランプパルスを出力しないようにするため
である。
【００２４】図８を参照して、アナログスイッチ３６が
オンすることによってＣＭＯＳインバータ回路３８の出
力がコンデンサＣ5に与えられＢ点の電位が上昇する
と、トランジスタＴ1のエミッタ電位も上昇し、ひいて
はＡ点の電位も上昇する。これによってＣＭＯＳインバ
ータ回路３８の出力つまりＢ点の電位が下がり、Ａ点の
電位も下がる。このようにして端子Ｓ1から与えられる
輝度信号Ｙにクランプがかけられる。ＣＭＯＳインバー
タ回路３８は３段に構成されたＣＭＯＳインバータ３８
ａ〜３８ｃを含み、ＣＭＯＳインバータ３８ｃに抵抗Ｒ
5が並列接続され、ＣＭＯＳインバータ３８ｂとＣＭＯ
Ｓインバータ３８ｃとの間に抵抗Ｒ6が介挿される。こ
のうちＣＭＯＳインバータ３８ｃと抵抗Ｒ5およびＲ6と
によってＣＭＯＳインバータ回路３８の利得が調整され
る。すなわち、ＣＭＯＳインバータ３８ｂの入力電圧を
Ｖiとし、ＣＭＯＳインバータ３８ｃの入力電圧をＶi´
とし、ＣＭＯＳインバータ３８ｃの出力電圧をＶoと
し、そしてＣＭＯＳインバータ３８ｃのオープン利得を
Ａとすると、それぞれの電圧の関係は数８で表される。
オンすることによってＣＭＯＳインバータ回路３８の出
力がコンデンサＣ5に与えられＢ点の電位が上昇する
と、トランジスタＴ1のエミッタ電位も上昇し、ひいて
はＡ点の電位も上昇する。これによってＣＭＯＳインバ
ータ回路３８の出力つまりＢ点の電位が下がり、Ａ点の
電位も下がる。このようにして端子Ｓ1から与えられる
輝度信号Ｙにクランプがかけられる。ＣＭＯＳインバー
タ回路３８は３段に構成されたＣＭＯＳインバータ３８
ａ〜３８ｃを含み、ＣＭＯＳインバータ３８ｃに抵抗Ｒ
5が並列接続され、ＣＭＯＳインバータ３８ｂとＣＭＯ
Ｓインバータ３８ｃとの間に抵抗Ｒ6が介挿される。こ
のうちＣＭＯＳインバータ３８ｃと抵抗Ｒ5およびＲ6と
によってＣＭＯＳインバータ回路３８の利得が調整され
る。すなわち、ＣＭＯＳインバータ３８ｂの入力電圧を
Ｖiとし、ＣＭＯＳインバータ３８ｃの入力電圧をＶi´
とし、ＣＭＯＳインバータ３８ｃの出力電圧をＶoと
し、そしてＣＭＯＳインバータ３８ｃのオープン利得を
Ａとすると、それぞれの電圧の関係は数８で表される。
【００２５】
【数８】
【００２６】数８よりＶi ′を消去すると、伝達関数Ｖ
o ／Ｖi は数９で表される。
o ／Ｖi は数９で表される。
【００２７】
【数９】
【００２８】これより、抵抗Ｒ5 およびＲ6 によってＣ
ＭＯＳインバータ回路３８の利得を調整できることがわ
かる。このようにしてクランプがかけられた輝度信号Ｙ
は抵抗Ｒ7 〜Ｒ12によってレベル調整され、ＣＭＯＳイ
ンバータ回路３８〜４６に与えられる。抵抗Ｒ7 〜Ｒ 12
は、Ａ点に印加される輝度信号Ｙのペデスタルレベルが
ＣＭＯＳインバータ３８ａ〜３８ｂの閾値ＶT とほぼ等
しくなるように設定されている。また、ＣＭＯＳインバ
ータ回路３８〜４６に含まれるＣＭＯＳインバータ３８
ａ〜４６ｂはそれぞれ同一の閾値ＶT を有している。し
たがって、Ａ点に印加される輝度信号Ｙとの相対関係で
ＣＭＯＳインバータ回路４０〜４６の閾値ＶT を考える
と、それぞれの閾値ＶT は図９に示すレベルとなり、こ
のレベルで輝度信号Ｙがスライスされる。なお、図９に
おいて“ＶT ”に隣接する番号はそれぞれのＣＭＯＳイ
ンバータ回路の参照番号である。これによって、ＣＭＯ
Ｓインバータ回路４０〜４６からそれぞれのレベルでス
ライスされた一定のハイレベルまたはローレベル信号が
出力される。このうち、ＣＭＯＳインバータ回路４０の
出力信号が画面情報である同期分離信号となり、ＣＭＯ
Ｓインバータ回路４２からの出力信号が画面情報として
画面判別および画面中央判定に供され、ＣＭＯＳインバ
ータ回路４４からの出力信号が画面情報としてＥＤＴＶ
２フォーマットの判定に供され、そしてＣＭＯＳインバ
ータ回路４６からの出力信号が画面情報として字幕の判
定に供される。
ＭＯＳインバータ回路３８の利得を調整できることがわ
かる。このようにしてクランプがかけられた輝度信号Ｙ
は抵抗Ｒ7 〜Ｒ12によってレベル調整され、ＣＭＯＳイ
ンバータ回路３８〜４６に与えられる。抵抗Ｒ7 〜Ｒ 12
は、Ａ点に印加される輝度信号Ｙのペデスタルレベルが
ＣＭＯＳインバータ３８ａ〜３８ｂの閾値ＶT とほぼ等
しくなるように設定されている。また、ＣＭＯＳインバ
ータ回路３８〜４６に含まれるＣＭＯＳインバータ３８
ａ〜４６ｂはそれぞれ同一の閾値ＶT を有している。し
たがって、Ａ点に印加される輝度信号Ｙとの相対関係で
ＣＭＯＳインバータ回路４０〜４６の閾値ＶT を考える
と、それぞれの閾値ＶT は図９に示すレベルとなり、こ
のレベルで輝度信号Ｙがスライスされる。なお、図９に
おいて“ＶT ”に隣接する番号はそれぞれのＣＭＯＳイ
ンバータ回路の参照番号である。これによって、ＣＭＯ
Ｓインバータ回路４０〜４６からそれぞれのレベルでス
ライスされた一定のハイレベルまたはローレベル信号が
出力される。このうち、ＣＭＯＳインバータ回路４０の
出力信号が画面情報である同期分離信号となり、ＣＭＯ
Ｓインバータ回路４２からの出力信号が画面情報として
画面判別および画面中央判定に供され、ＣＭＯＳインバ
ータ回路４４からの出力信号が画面情報としてＥＤＴＶ
２フォーマットの判定に供され、そしてＣＭＯＳインバ
ータ回路４６からの出力信号が画面情報として字幕の判
定に供される。
【００２９】なお、レベル調整用の抵抗Ｒ7 〜Ｒ12に定
電圧回路２４が接続されているのは、上述と同様にＣＭ
ＯＳインバータ回路３８〜４６の特性のばらつきをＣＭ
ＯＳインバータ３２によって補償するためである。図１
に戻って、画面判別回路４８にはＣＭＯＳインバータ回
路４２の出力信号とＨカウンタ１８およびＶカウンタ５
０からの画面判別ゲートパルスとが与えられる。画面判
別回路４８は、画面判別ゲートパルスに従って図１０に
示すモニタ画面４９の領域ｘおよびｙから画面を判別す
る。より詳しく説明すると、画面判別回路４８は、Ｈカ
ウンタ１８のカウント値が“１０４”〜“４８８”でＶ
カウンタ５０のカウント値が“３２”〜“７６”の領域
をｘとし、Ｈカウンタ１８のカウント値が“１０４”〜
“４８８”でＶカウンタ５０のカウント値が“１８２”
〜“２４４”の領域をｙとする。そしてこの領域におい
て各ライン毎にＣＭＯＳインバータ回路４２の出力信号
をモニタし、１ビットでも出力信号がハイレベルとなる
ラインがあれば、そのラインは“映像あり”と判定す
る。ただし、出力信号が常にローレベルであればそのラ
インは“映像なし”と判定する。画面判別回路４８は、
領域ｘにおいて“映像あり”のラインを検出したとき、
信号線５２ａを通してタイミング信号をＶカウンタ５０
に与え、領域ｙにおいて“映像なし”のラインを検出し
たとき、その次のラインにおいて信号線５２ｂを通して
タイミング信号をＶカウンタ５０に与える。
電圧回路２４が接続されているのは、上述と同様にＣＭ
ＯＳインバータ回路３８〜４６の特性のばらつきをＣＭ
ＯＳインバータ３２によって補償するためである。図１
に戻って、画面判別回路４８にはＣＭＯＳインバータ回
路４２の出力信号とＨカウンタ１８およびＶカウンタ５
０からの画面判別ゲートパルスとが与えられる。画面判
別回路４８は、画面判別ゲートパルスに従って図１０に
示すモニタ画面４９の領域ｘおよびｙから画面を判別す
る。より詳しく説明すると、画面判別回路４８は、Ｈカ
ウンタ１８のカウント値が“１０４”〜“４８８”でＶ
カウンタ５０のカウント値が“３２”〜“７６”の領域
をｘとし、Ｈカウンタ１８のカウント値が“１０４”〜
“４８８”でＶカウンタ５０のカウント値が“１８２”
〜“２４４”の領域をｙとする。そしてこの領域におい
て各ライン毎にＣＭＯＳインバータ回路４２の出力信号
をモニタし、１ビットでも出力信号がハイレベルとなる
ラインがあれば、そのラインは“映像あり”と判定す
る。ただし、出力信号が常にローレベルであればそのラ
インは“映像なし”と判定する。画面判別回路４８は、
領域ｘにおいて“映像あり”のラインを検出したとき、
信号線５２ａを通してタイミング信号をＶカウンタ５０
に与え、領域ｙにおいて“映像なし”のラインを検出し
たとき、その次のラインにおいて信号線５２ｂを通して
タイミング信号をＶカウンタ５０に与える。
【００３０】Ｖカウンタ５０は３２ライン〜７６ライン
において最初に信号線５２ａからタイミング信号を受け
たとき、そのときのラインを映像開始ラインとして、そ
のライン数を信号線５４ａを介してＣＰＵインタフェー
ス回路６２に与える。ただし、７６ラインまでにタイミ
ング信号を受けなかったときは、ライン数“７６”をＣ
ＰＵインタフェース回路６２に与える。一方、１８２ラ
イン〜２４４ラインにおいては、最初にタイミング信号
を受けたときのライン数をひとまずラッチする。そして
その次のラインから２４４ラインまでの間にタイミング
信号を受けたときは、そのラッチをクリアし、再びタイ
ミング信号を受けたときのライン数をラッチする。その
後、カウント値が“２４４”となった時点で、ラッチし
たライン数を信号線５４ｂを介してＣＰＵインタフェー
ス回路６２に与える。ただし、最後までタイミング信号
を受けなかったときは、Ｖカウンタ５０はライン数“２
４４”をＣＰＵインタフェース回路６２に与える。
において最初に信号線５２ａからタイミング信号を受け
たとき、そのときのラインを映像開始ラインとして、そ
のライン数を信号線５４ａを介してＣＰＵインタフェー
ス回路６２に与える。ただし、７６ラインまでにタイミ
ング信号を受けなかったときは、ライン数“７６”をＣ
ＰＵインタフェース回路６２に与える。一方、１８２ラ
イン〜２４４ラインにおいては、最初にタイミング信号
を受けたときのライン数をひとまずラッチする。そして
その次のラインから２４４ラインまでの間にタイミング
信号を受けたときは、そのラッチをクリアし、再びタイ
ミング信号を受けたときのライン数をラッチする。その
後、カウント値が“２４４”となった時点で、ラッチし
たライン数を信号線５４ｂを介してＣＰＵインタフェー
ス回路６２に与える。ただし、最後までタイミング信号
を受けなかったときは、Ｖカウンタ５０はライン数“２
４４”をＣＰＵインタフェース回路６２に与える。
【００３１】画面判別回路４８はまた、画面下部におい
て映像ありと判別された期間ハイレベルとなるパルスを
字幕検出ゲートパルスとして字幕判定回路５６に与え
る。字幕判定回路５６にはまた、ＣＭＯＳインバータ回
路４６からの出力信号が与えられる。字幕判定回路５６
はこの出力信号が字幕検出ゲートパルス期間においてハ
イレベルであるときは字幕ありと判断し、ローレベルで
あるときは字幕なしと判断する。そして、この判定結果
をＣＰＵインタフェース回路６２に与える。
て映像ありと判別された期間ハイレベルとなるパルスを
字幕検出ゲートパルスとして字幕判定回路５６に与え
る。字幕判定回路５６にはまた、ＣＭＯＳインバータ回
路４６からの出力信号が与えられる。字幕判定回路５６
はこの出力信号が字幕検出ゲートパルス期間においてハ
イレベルであるときは字幕ありと判断し、ローレベルで
あるときは字幕なしと判断する。そして、この判定結果
をＣＰＵインタフェース回路６２に与える。
【００３２】画面中央判定回路５８はＣＭＯＳインバー
タ回路４２の出力信号とＨカウンタ１８およびＶカウン
タ５０からの画面中央判定ゲートパルスとを受け、図１
０に示すモニタ画面４９の領域ａ〜ｄから画面中央に映
像があるか否かを判定する。すなわち、画面中央判定回
路５８は、Ｈカウンタ１８のカウント値が“１０４”〜
“１２０”でＶカウンタ５０のカウント値が“７９”〜
“１０９”の領域をａとし、Ｈカウンタ１８のカウント
値が“４８２”〜“４８８”でＶカウンタ５０のカウン
ト値が“７９”〜“１０９”の領域をｂとし、Ｈカウン
タ１８のカウント値が“１０４”〜“１２０”でＶカウ
ンタ５０のカウント値が“１４２”〜“１８０”の領域
をｃとし、そしてＨカウンタ１８のカウント値が“４８
２”〜“４８８”でＶカウンタ５０のカウント値が“１
４８”〜“１８０”の領域をｄとする。そして、領域ａ
およびｂの少なくとも一方においてＣＭＯＳインバータ
回路４２の出力信号が１ビットでもハイレベルであり、
かつ領域ｃおよびｄの少なくとも一方においてＣＭＯＳ
インバータ回路４２の出力信号が１ビットでもハイレベ
ルであれば、画面中央部を“映像あり”と判定し、その
判定結果をＣＰＵインタフェース回路６２に与える。
タ回路４２の出力信号とＨカウンタ１８およびＶカウン
タ５０からの画面中央判定ゲートパルスとを受け、図１
０に示すモニタ画面４９の領域ａ〜ｄから画面中央に映
像があるか否かを判定する。すなわち、画面中央判定回
路５８は、Ｈカウンタ１８のカウント値が“１０４”〜
“１２０”でＶカウンタ５０のカウント値が“７９”〜
“１０９”の領域をａとし、Ｈカウンタ１８のカウント
値が“４８２”〜“４８８”でＶカウンタ５０のカウン
ト値が“７９”〜“１０９”の領域をｂとし、Ｈカウン
タ１８のカウント値が“１０４”〜“１２０”でＶカウ
ンタ５０のカウント値が“１４２”〜“１８０”の領域
をｃとし、そしてＨカウンタ１８のカウント値が“４８
２”〜“４８８”でＶカウンタ５０のカウント値が“１
４８”〜“１８０”の領域をｄとする。そして、領域ａ
およびｂの少なくとも一方においてＣＭＯＳインバータ
回路４２の出力信号が１ビットでもハイレベルであり、
かつ領域ｃおよびｄの少なくとも一方においてＣＭＯＳ
インバータ回路４２の出力信号が１ビットでもハイレベ
ルであれば、画面中央部を“映像あり”と判定し、その
判定結果をＣＰＵインタフェース回路６２に与える。
【００３３】ＥＤＴＶ２判定回路６０には、Ｖカウンタ
５０のカウント値が“２２”および“２８５”のときハ
イレベルとなるパルスとＨカウンタ１８のカウント値が
“４９”〜“２１０”のときハイレベルとなるパルスと
が、ＥＤＴＶ２判定ゲートパルスとして与えられる。Ｅ
ＤＴＶ２判定回路６０にはまた、ＣＭＯＳインバータ回
路４４からの出力信号が与えられる。ＥＤＴＶ２判定回
路６０はＥＤＴＶ２判定ゲートパルスがハイレベルの期
間に与えられるＣＭＯＳインバータ回路４４の出力信号
にＥＤＴＶ２識別信号が含まれているかどうか判定し、
その判定結果をＣＰＵインタフェース回路６２に与え
る。
５０のカウント値が“２２”および“２８５”のときハ
イレベルとなるパルスとＨカウンタ１８のカウント値が
“４９”〜“２１０”のときハイレベルとなるパルスと
が、ＥＤＴＶ２判定ゲートパルスとして与えられる。Ｅ
ＤＴＶ２判定回路６０にはまた、ＣＭＯＳインバータ回
路４４からの出力信号が与えられる。ＥＤＴＶ２判定回
路６０はＥＤＴＶ２判定ゲートパルスがハイレベルの期
間に与えられるＣＭＯＳインバータ回路４４の出力信号
にＥＤＴＶ２識別信号が含まれているかどうか判定し、
その判定結果をＣＰＵインタフェース回路６２に与え
る。
【００３４】なお、Ｖカウンタ５０は、ＶＣＯ３０から
のクロック（５２０ｆH ）を２６０分周したクロック
（２ｆH ）をＨカウンタ１８から受け、カウント値をイ
ンクリメントさせるとともに、４２ピンから垂直同期信
号（Ｖパルス）を受けカウント値をリセットさせる。こ
れによって、Ｖカウンタ５０は“５１２”を１周期とし
てカウントを繰り返す。
のクロック（５２０ｆH ）を２６０分周したクロック
（２ｆH ）をＨカウンタ１８から受け、カウント値をイ
ンクリメントさせるとともに、４２ピンから垂直同期信
号（Ｖパルス）を受けカウント値をリセットさせる。こ
れによって、Ｖカウンタ５０は“５１２”を１周期とし
てカウントを繰り返す。
【００３５】Ｈブランキングパルス発生回路６４Ｈは、
カウンタ１８のカウント値と４５番ピンから与えられる
モード信号とに従ってＨブランキングパルスを作成し、
これを３９番ピンから出力する。なお、モード信号は、
表示モードがノーマルモードのときハイレベルとなりワ
イドモードのときローレベルとなる。また、Ｖブランキ
ングパルス発生回路６６はＣＰＵインタフェース回路６
２からブランキングデータを受け、これに基づいて作成
したＶブランキングパルスを４０番ピンから出力する。
カウンタ１８のカウント値と４５番ピンから与えられる
モード信号とに従ってＨブランキングパルスを作成し、
これを３９番ピンから出力する。なお、モード信号は、
表示モードがノーマルモードのときハイレベルとなりワ
イドモードのときローレベルとなる。また、Ｖブランキ
ングパルス発生回路６６はＣＰＵインタフェース回路６
２からブランキングデータを受け、これに基づいて作成
したＶブランキングパルスを４０番ピンから出力する。
【００３６】ＣＰＵインタフェース回路６２は３線式シ
リアルインタフェースとして構成されており、２２番ピ
ンから与えられるシリアルクロックに従って２１番ピン
を通してデータを送信するとともに、２０番ピンを通し
てデータを受信する。水平同期回路１４はＣＭＯＳイン
バータ３２を含む定電圧回路２４から電圧を受けてＶＣ
Ｏ３０を制御する。これによってＶＣＯ３０はＨパルス
を基準とするクロックをＨカウンタ１８に与える。クラ
ンプパルス発生回路１９は、Ｈカウンタ１８のカウント
値およびＣＭＯＳインバータ回路４０から出力される同
期分離信号に従ってペデスタル期間にクランプパルスを
出力し、映像スライス回路３４に含まれるアナログスイ
ッチ３６をオンする。これによって、端子Ｓ1から入力
された輝度信号Ｙにクランプがかけられる。クランプが
かけられた輝度信号Ｙはその後レベル調整されてＣＭＯ
Ｓインバータ回路４０〜４６に与えられ、それぞれの閾
値でスライスされる。
リアルインタフェースとして構成されており、２２番ピ
ンから与えられるシリアルクロックに従って２１番ピン
を通してデータを送信するとともに、２０番ピンを通し
てデータを受信する。水平同期回路１４はＣＭＯＳイン
バータ３２を含む定電圧回路２４から電圧を受けてＶＣ
Ｏ３０を制御する。これによってＶＣＯ３０はＨパルス
を基準とするクロックをＨカウンタ１８に与える。クラ
ンプパルス発生回路１９は、Ｈカウンタ１８のカウント
値およびＣＭＯＳインバータ回路４０から出力される同
期分離信号に従ってペデスタル期間にクランプパルスを
出力し、映像スライス回路３４に含まれるアナログスイ
ッチ３６をオンする。これによって、端子Ｓ1から入力
された輝度信号Ｙにクランプがかけられる。クランプが
かけられた輝度信号Ｙはその後レベル調整されてＣＭＯ
Ｓインバータ回路４０〜４６に与えられ、それぞれの閾
値でスライスされる。
【００３７】このうち、ＣＭＯＳインバータ回路４２か
らの出力信号は、画面判別回路４８および画面中央判定
回路５８に与えられ、この出力信号と画面判別ゲートパ
ルスまたは画面中央判定ゲートパルスとに基づいて所定
の領域に映像があるかどうかが判定される。また、画面
判別回路４８からの字幕判定ゲートパルスとＣＭＯＳイ
ンバータ回路４６からの出力信号に基づいて、字幕判定
回路５６が映像に字幕が含まれるかどうか判定する。さ
らにまた、ＥＤＴＶ２判定回路６０はＥＤＴＶ２検出ゲ
ートパルスとＣＭＯＳインバータ回路４６からの出力信
号とに基づいて輝度信号ＹがＥＤＴＶ２フォーマットに
よるものであるかどうか判定する。そして、ＣＰＵイン
タフェース回路６２が画面判別回路４８，画面中央判定
回路５８，字幕判定回路５６およびＥＤＴＶ２判定回路
６０からの判定結果、すなわち映像信号の種類の情報を
受け、シリアルデータとして２１番ピンから出力する。
らの出力信号は、画面判別回路４８および画面中央判定
回路５８に与えられ、この出力信号と画面判別ゲートパ
ルスまたは画面中央判定ゲートパルスとに基づいて所定
の領域に映像があるかどうかが判定される。また、画面
判別回路４８からの字幕判定ゲートパルスとＣＭＯＳイ
ンバータ回路４６からの出力信号に基づいて、字幕判定
回路５６が映像に字幕が含まれるかどうか判定する。さ
らにまた、ＥＤＴＶ２判定回路６０はＥＤＴＶ２検出ゲ
ートパルスとＣＭＯＳインバータ回路４６からの出力信
号とに基づいて輝度信号ＹがＥＤＴＶ２フォーマットに
よるものであるかどうか判定する。そして、ＣＰＵイン
タフェース回路６２が画面判別回路４８，画面中央判定
回路５８，字幕判定回路５６およびＥＤＴＶ２判定回路
６０からの判定結果、すなわち映像信号の種類の情報を
受け、シリアルデータとして２１番ピンから出力する。
【００３８】この実施例によれば、水平同期回路１４に
はＣＭＯＳインバータ３２を含む定電圧回路２４が接続
されるため、ＣＭＯＳインバータ２８の特性のばらつき
をＣＭＯＳインバータ３２によって補償することがで
き、水平同期回路１４の感度をよくすることができる。
また、クランプパルス発生回路１９は水平同期回路１４
に含まれるＶＣＯ３０からのクロックに基づいてインク
リメントされるＨカウンタ１８のカウント値だけでなく
ＣＭＯＳインバータ回路４０から出力される同期分離信
号も検出してクランプパルスを発生させるため、確実に
ペデスタル期間にのみクランプパルスを発生させること
ができる。
はＣＭＯＳインバータ３２を含む定電圧回路２４が接続
されるため、ＣＭＯＳインバータ２８の特性のばらつき
をＣＭＯＳインバータ３２によって補償することがで
き、水平同期回路１４の感度をよくすることができる。
また、クランプパルス発生回路１９は水平同期回路１４
に含まれるＶＣＯ３０からのクロックに基づいてインク
リメントされるＨカウンタ１８のカウント値だけでなく
ＣＭＯＳインバータ回路４０から出力される同期分離信
号も検出してクランプパルスを発生させるため、確実に
ペデスタル期間にのみクランプパルスを発生させること
ができる。
【００３９】さらに、映像スライス回路３４には定電圧
回路２４が接続されるため、ＣＭＯＳインバータ回路３
８〜４６の特性のばらつきをＣＭＯＳインバータ３２で
補償することができ、クランプをかけるときの精度を向
上させることができるとともに、ＣＭＯＳインバータ回
路４０〜４６の閾値ＶTを最適値に設定することができ
る。また、輝度信号ＹをＣＭＯＳインバータ回路３８〜
４６でスライスするようにしたため、周波数特性をよく
することができる。
回路２４が接続されるため、ＣＭＯＳインバータ回路３
８〜４６の特性のばらつきをＣＭＯＳインバータ３２で
補償することができ、クランプをかけるときの精度を向
上させることができるとともに、ＣＭＯＳインバータ回
路４０〜４６の閾値ＶTを最適値に設定することができ
る。また、輝度信号ＹをＣＭＯＳインバータ回路３８〜
４６でスライスするようにしたため、周波数特性をよく
することができる。
【図１】この発明の一実施例を示すブロック図である。
【図２】図１実施例の一部を示すブロック図である。
【図３】（Ａ）は定電圧回路を示す回路図であり、
（Ｂ）は（Ａ）の定電圧回路の等価回路図である。
（Ｂ）は（Ａ）の定電圧回路の等価回路図である。
【図４】（Ａ）はこの実施例のラグ・リード型フィルタ
を示す回路図であり、（Ｂ）は従来のラグ・リード型フ
ィルタを示す回路図である。
を示す回路図であり、（Ｂ）は従来のラグ・リード型フ
ィルタを示す回路図である。
【図５】図４（Ａ）に示すラグ・リード型フィルタのヒ
ステリシス特性を示すグラフである。
ステリシス特性を示すグラフである。
【図６】図４（Ｂ）に示すラグ・リード型フィルタのヒ
ステリシス特性を示すグラフである。
ステリシス特性を示すグラフである。
【図７】（Ａ）はＶＣＯを示す回路図であり、（Ｂ）は
（Ａ）に示すＶＣＯの等価回路図である。
（Ａ）に示すＶＣＯの等価回路図である。
【図８】映像スライス回路を示す図解図である。
【図９】輝度信号Ｙおよびそのスライスレベルを示す図
解図である。
解図である。
【図１０】図１実施例の動作の一部を示す図解図であ
る。
る。
【図１１】図１実施例の動作の一部を示す図解図であ
る。
る。
１０ …映像判別回路 １２ …ＩＣ １４ …水平同期回路 １８ …Ｈカウンタおよびクランプパルス発生回路 ２４ …定電圧回路 ４８ …画面判別回路 ５６ …字幕判定回路 ５８ …画面中央判定回路 ６０ …ＥＤＴＶ２判定回路
Claims (2)
- 【請求項１】第１インバータの第１閾値に対応する定電
圧を出力する定電圧出力手段、 入力映像信号をクランプするクランプ手段、 前記クランプ手段によってクランプされた映像信号に前
記定電圧によって規定される複数の電圧を付加して互い
に異なるレベルを持つ複数の映像信号を出力する付加手
段、および 前記付加手段から出力される前記複数の映像
信号を第２閾値で個別にスライスする複数の第２インバ
ータを備えることを特徴とする、映像信号処理回路 。 - 【請求項２】前記第１インバータおよび前記複数の第２
インバータは集積回路内に形成されるＣＭＯＳ型のイン
バータである、請求項１記載の映像信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16551295A JP3263571B2 (ja) | 1995-06-30 | 1995-06-30 | 映像信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16551295A JP3263571B2 (ja) | 1995-06-30 | 1995-06-30 | 映像信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918744A JPH0918744A (ja) | 1997-01-17 |
| JP3263571B2 true JP3263571B2 (ja) | 2002-03-04 |
Family
ID=15813810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16551295A Expired - Fee Related JP3263571B2 (ja) | 1995-06-30 | 1995-06-30 | 映像信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3263571B2 (ja) |
-
1995
- 1995-06-30 JP JP16551295A patent/JP3263571B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0918744A (ja) | 1997-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011127 |
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