JP3357769B2 - 映像信号処理回路 - Google Patents
映像信号処理回路Info
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- JP3357769B2 JP3357769B2 JP26818495A JP26818495A JP3357769B2 JP 3357769 B2 JP3357769 B2 JP 3357769B2 JP 26818495 A JP26818495 A JP 26818495A JP 26818495 A JP26818495 A JP 26818495A JP 3357769 B2 JP3357769 B2 JP 3357769B2
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- signal
- inverter
- pulse
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【0001】
【産業上の利用分野】この発明は映像判別回路に関し、
特にたとえばいわゆるワイドテレビなどに用いられ、入
力される映像信号のアスペクト比とは異なるアスペクト
比の画面にその映像信号から得られる画像を表示する、
映像判別回路に関する。
特にたとえばいわゆるワイドテレビなどに用いられ、入
力される映像信号のアスペクト比とは異なるアスペクト
比の画面にその映像信号から得られる画像を表示する、
映像判別回路に関する。
【0002】
【従来の技術】この種の映像判別回路の一例が、平成6
年7月29日に特許出願された特願平6−178021
号に開示されている。この技術では、同出願書類の図2
に示すクランプパルス発生回路54が第2ピンからHパ
ルスを受け、そのHパルスを基準として抵抗78および
コンデンサ80でクランプパルスのパルス幅を決定す
る。A/D変換回路52は第12ピンからそのクランプ
パルスを受け、これによって映像信号にクランプをかけ
た後、ディジタルデータに変換して出力する。これによ
って映像信号の種類が判別されていた。
年7月29日に特許出願された特願平6−178021
号に開示されている。この技術では、同出願書類の図2
に示すクランプパルス発生回路54が第2ピンからHパ
ルスを受け、そのHパルスを基準として抵抗78および
コンデンサ80でクランプパルスのパルス幅を決定す
る。A/D変換回路52は第12ピンからそのクランプ
パルスを受け、これによって映像信号にクランプをかけ
た後、ディジタルデータに変換して出力する。これによ
って映像信号の種類が判別されていた。
【0003】
【発明が解決しようとする課題】しかし、このような従
来技術では、抵抗78およびコンデンサ80の温度ドリ
フトや特性のばらつきによってクランプパルスのパルス
幅が変わるため、所望の期間に映像信号にクランプをか
けることができず、結果として映像判別の精度が悪くな
る恐れがあった。
来技術では、抵抗78およびコンデンサ80の温度ドリ
フトや特性のばらつきによってクランプパルスのパルス
幅が変わるため、所望の期間に映像信号にクランプをか
けることができず、結果として映像判別の精度が悪くな
る恐れがあった。
【0004】それゆえに、この発明の主たる目的は、映
像判別の精度を向上させることができる、映像判別回路
を提供することである。
像判別の精度を向上させることができる、映像判別回路
を提供することである。
【0005】
【課題を解決するための手段】この発明は、水平同期信
号を基準とする基準クロックを発生させる基準クロック
発生手段、基準クロックに基づいて所定期間クランプパ
ルスを発生させるクランプパルス発生手段、クランプパ
ルスによって映像信号をクランプするクランプ手段、ク
ランプした映像信号から画面情報を検出する画面情報検
出手段、および画面情報に基づいて映像信号の種類を認
識する映像種類認識手段を備える、映像判別回路であ
る。
号を基準とする基準クロックを発生させる基準クロック
発生手段、基準クロックに基づいて所定期間クランプパ
ルスを発生させるクランプパルス発生手段、クランプパ
ルスによって映像信号をクランプするクランプ手段、ク
ランプした映像信号から画面情報を検出する画面情報検
出手段、および画面情報に基づいて映像信号の種類を認
識する映像種類認識手段を備える、映像判別回路であ
る。
【0006】
【作用】基準クロック発生手段から出力された基準クロ
ックは、たとえばカウンタに与えられ、カウンタはその
基準クロックをカウントする。クランプパルス発生手段
はカウンタのカウント値が所定値をとる期間クランプパ
ルスを発生させる。クランプ手段はこのクランプパルス
に従って映像信号にクランプをかける。クランプをかけ
られた映像信号はその後情報検出手段に与えられ、これ
によってたとえば同期信号情報,映像情報,EDTV2
フォーマット情報および字幕情報などの画面情報が検出
される。映像種類認識手段は、これらの画面情報に基づ
いてその映像信号の種類を認識する。
ックは、たとえばカウンタに与えられ、カウンタはその
基準クロックをカウントする。クランプパルス発生手段
はカウンタのカウント値が所定値をとる期間クランプパ
ルスを発生させる。クランプ手段はこのクランプパルス
に従って映像信号にクランプをかける。クランプをかけ
られた映像信号はその後情報検出手段に与えられ、これ
によってたとえば同期信号情報,映像情報,EDTV2
フォーマット情報および字幕情報などの画面情報が検出
される。映像種類認識手段は、これらの画面情報に基づ
いてその映像信号の種類を認識する。
【0007】
【発明の効果】この発明によれば、クランプパルスは水
平同期信号を基準とする基準クロックに基づいて発生す
るので、パルス発生期間やパルス幅が変動することがな
く、映像信号に適切にクランプをかけることができる。
したがって、情報検出手段はクランプがかけられた映像
信号から画面情報を正しく検出することができ、映像種
類認識手段は、この画面情報に基づいてコンポジット映
像信号の種類を正しく認識することができる。
平同期信号を基準とする基準クロックに基づいて発生す
るので、パルス発生期間やパルス幅が変動することがな
く、映像信号に適切にクランプをかけることができる。
したがって、情報検出手段はクランプがかけられた映像
信号から画面情報を正しく検出することができ、映像種
類認識手段は、この画面情報に基づいてコンポジット映
像信号の種類を正しく認識することができる。
【0008】この発明の上述の目的,その他の目的,特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。
【0009】
【実施例】図1を参照して、この実施例の映像判別回路
10は集積回路(IC)12を含む。IC12の41番
ピンからは水平同期信号(Hパルス)が入力され、この
Hパルスが水平同期回路14に含まれる位相比較回路1
6に与えられる。水平同期回路14の構成を図2に示
す。位相比較回路16にはHパルスのほかHカウンタ1
8から出力された同期パルスが与えられる。位相比較回
路16は両者の位相を比較し、その位相差に応じたアッ
プ信号またはダウン信号をスイッチ20または22に与
える。すなわち、同期パルスの立ち上がりがHパルスの
立ち上がりに対して遅れたとき、遅れた期間だけアップ
信号がハイレベルとなりアナログスイッチ20がオンさ
れる。一方、同期パルスの立ち上がりがHパルスよりも
早いときは、Hパルスが立ち上がるまでの期間ダウン信
号がハイレベルとなり、その期間アナログスイッチ22
がオンされる。なお、26番ピンには図3(A)に示す
かつ出力電圧がV1 の定電圧回路24が接続される。し
たがって、アナログスイッチ20がオンされたときはラ
グ・リード型フィルタ26に含まれるコンデンサC 1 の
端子電圧は0Vとなり、アナログスイッチ22がオンさ
れたときはコンデンサC1 の端子電圧はV1 となる。
10は集積回路(IC)12を含む。IC12の41番
ピンからは水平同期信号(Hパルス)が入力され、この
Hパルスが水平同期回路14に含まれる位相比較回路1
6に与えられる。水平同期回路14の構成を図2に示
す。位相比較回路16にはHパルスのほかHカウンタ1
8から出力された同期パルスが与えられる。位相比較回
路16は両者の位相を比較し、その位相差に応じたアッ
プ信号またはダウン信号をスイッチ20または22に与
える。すなわち、同期パルスの立ち上がりがHパルスの
立ち上がりに対して遅れたとき、遅れた期間だけアップ
信号がハイレベルとなりアナログスイッチ20がオンさ
れる。一方、同期パルスの立ち上がりがHパルスよりも
早いときは、Hパルスが立ち上がるまでの期間ダウン信
号がハイレベルとなり、その期間アナログスイッチ22
がオンされる。なお、26番ピンには図3(A)に示す
かつ出力電圧がV1 の定電圧回路24が接続される。し
たがって、アナログスイッチ20がオンされたときはラ
グ・リード型フィルタ26に含まれるコンデンサC 1 の
端子電圧は0Vとなり、アナログスイッチ22がオンさ
れたときはコンデンサC1 の端子電圧はV1 となる。
【0010】CMOSインバータ28にはコンデンサC
1 によって平滑された平滑電圧が印加される。CMOS
インバータ28はこの平滑電圧が閾値VT を超えたとき
ローレベル信号を出力し、平滑電圧が閾値VT を超えな
いときハイレベル信号を出力する。この信号のレベルに
よって可変容量コンデンサVC1 の端子電圧が変化し、
その端子電圧によってVCO(Voltage Controlled Osci
llator) 30が制御される。すなわち、VCO30は可
変容量コンデンサVC1 の端子電圧に応じて発振周波数
(クロック周波数)を8.2MHz(520fH )を中
心として上下させ、そのクロックをHカウンタ18に与
える。Hカウンタ18は入力されたクロックを520分
周し、これによって得られた同期パルスを位相比較回路
16に与える。これによって同期パルスがHパルスに同
期される。
1 によって平滑された平滑電圧が印加される。CMOS
インバータ28はこの平滑電圧が閾値VT を超えたとき
ローレベル信号を出力し、平滑電圧が閾値VT を超えな
いときハイレベル信号を出力する。この信号のレベルに
よって可変容量コンデンサVC1 の端子電圧が変化し、
その端子電圧によってVCO(Voltage Controlled Osci
llator) 30が制御される。すなわち、VCO30は可
変容量コンデンサVC1 の端子電圧に応じて発振周波数
(クロック周波数)を8.2MHz(520fH )を中
心として上下させ、そのクロックをHカウンタ18に与
える。Hカウンタ18は入力されたクロックを520分
周し、これによって得られた同期パルスを位相比較回路
16に与える。これによって同期パルスがHパルスに同
期される。
【0011】図3を参照して、定電圧回路24はCMO
Sインバータ32を含み、これに抵抗R1 が並列接続さ
れ、CMOSインバータ32の入力とアースとの間に抵
抗R 2 が介挿される。この定電圧回路24は図3(B)
に示す等価回路24′に置き換えることができるため、
この等価回路24′を用いてその特性を説明する。オペ
アンプ32′の利得をAとおくと、出力電圧V1 は数1
で表される。
Sインバータ32を含み、これに抵抗R1 が並列接続さ
れ、CMOSインバータ32の入力とアースとの間に抵
抗R 2 が介挿される。この定電圧回路24は図3(B)
に示す等価回路24′に置き換えることができるため、
この等価回路24′を用いてその特性を説明する。オペ
アンプ32′の利得をAとおくと、出力電圧V1 は数1
で表される。
【0012】
【数1】
【0013】したがって、CMOSインバータ32の閾
値VT は数2で表され、利得A→∞のとき出力電圧V1
は数3で表される。
値VT は数2で表され、利得A→∞のとき出力電圧V1
は数3で表される。
【0014】
【数2】
【0015】
【数3】
【0016】数3より、出力電圧V1 はCMOSインバ
ータ32の閾値VT に比例していることがわかる。この
ような定電圧回路24を26番ピンに接続することによ
って、CMOSインバータ28の特性のばらつきを同一
IC12内で構成されたCMOSインバータ32で補償
することができる。これによって、製造時にCMOSイ
ンバータ28の閾値がばらついたときでも感度が悪くな
ることはなく、またHカウンタ18も所望のタイミング
で動作する。すなわち、26番ピンに固定電圧が与えら
れる場合にCMOSインバータ28の閾値がデバイス毎
に所望の値よりもずれたときは、CMOSインバータ2
8の入力電圧が閾値を超えるのに時間がかかり感度が悪
くなることがある。また、位相ロックされるまでの間、
VCO30はHパルスを基準として発振しないため、ク
ロックをカウントするHカウンタ18のタイミングがず
れ、処理に悪影響が生じる。これに対して、この実施例
のようにCMOSインバータ32を含む定電圧回路24
を接続すれば、CMOSインバータ28の閾値がずれた
とき、その分だけCMOSインバータ32の閾値もずれ
るため、感度が悪くなるのを防止できるとともに、Hカ
ウンタ18を所望のタイミングで動作させることができ
る。
ータ32の閾値VT に比例していることがわかる。この
ような定電圧回路24を26番ピンに接続することによ
って、CMOSインバータ28の特性のばらつきを同一
IC12内で構成されたCMOSインバータ32で補償
することができる。これによって、製造時にCMOSイ
ンバータ28の閾値がばらついたときでも感度が悪くな
ることはなく、またHカウンタ18も所望のタイミング
で動作する。すなわち、26番ピンに固定電圧が与えら
れる場合にCMOSインバータ28の閾値がデバイス毎
に所望の値よりもずれたときは、CMOSインバータ2
8の入力電圧が閾値を超えるのに時間がかかり感度が悪
くなることがある。また、位相ロックされるまでの間、
VCO30はHパルスを基準として発振しないため、ク
ロックをカウントするHカウンタ18のタイミングがず
れ、処理に悪影響が生じる。これに対して、この実施例
のようにCMOSインバータ32を含む定電圧回路24
を接続すれば、CMOSインバータ28の閾値がずれた
とき、その分だけCMOSインバータ32の閾値もずれ
るため、感度が悪くなるのを防止できるとともに、Hカ
ウンタ18を所望のタイミングで動作させることができ
る。
【0017】ラグ・リード型フィルタ26の構成を図4
(B)に示す。CMOSインバータ28の入力と出力に
は直列接続された抵抗R3 および電解コンデンサC2 が
並列接続され、またCMOSインバータ28入力とアー
スとの間にはコンデンサC1が介挿される。このような
ラグ・リード型フィルタ26のヒステリシス特性を図5
に示す。なお、実線が入力電圧を0Vから5Vへ変化さ
せたときの出力電圧特性であり、点線が入力電圧を5V
から0Vへ変化させたときの出力電圧特性である。一
方、図4(B)に示す従来のラグ・リード型フィルタ2
6′のヒステリシス特性は図6のように表せる。これよ
り、従来のラグ・リード型フィルタ26′に比べてこの
実施例のラグ・リード型フィルタ26の方が優れたヒス
テリシス特性を有するのがわかる。
(B)に示す。CMOSインバータ28の入力と出力に
は直列接続された抵抗R3 および電解コンデンサC2 が
並列接続され、またCMOSインバータ28入力とアー
スとの間にはコンデンサC1が介挿される。このような
ラグ・リード型フィルタ26のヒステリシス特性を図5
に示す。なお、実線が入力電圧を0Vから5Vへ変化さ
せたときの出力電圧特性であり、点線が入力電圧を5V
から0Vへ変化させたときの出力電圧特性である。一
方、図4(B)に示す従来のラグ・リード型フィルタ2
6′のヒステリシス特性は図6のように表せる。これよ
り、従来のラグ・リード型フィルタ26′に比べてこの
実施例のラグ・リード型フィルタ26の方が優れたヒス
テリシス特性を有するのがわかる。
【0018】VCO30の構成を図7(A)に示す。C
MOSインバータ33の入出力間には直列接続された抵
抗R4およびインダクタンスL1が並列接続され、CM
OSインバータ33の入力とアースとの間にコンデンサ
C3が介挿され、抵抗R4およびインダクタンスL1の
接続点とアースとの間にはコンデンサC4が介挿され
る。このVCO30は図7(B)に示す等価回路30′
に置き換えられる。この等価回路30′より、CMOS
インバータ33の出力電圧Voから入力電圧Viへの伝
達関数Vi/Voは数4に従って求めることができる。
MOSインバータ33の入出力間には直列接続された抵
抗R4およびインダクタンスL1が並列接続され、CM
OSインバータ33の入力とアースとの間にコンデンサ
C3が介挿され、抵抗R4およびインダクタンスL1の
接続点とアースとの間にはコンデンサC4が介挿され
る。このVCO30は図7(B)に示す等価回路30′
に置き換えられる。この等価回路30′より、CMOS
インバータ33の出力電圧Voから入力電圧Viへの伝
達関数Vi/Voは数4に従って求めることができる。
【0019】
【数4】
【0020】ここで、位相が180°回る(正帰還とな
る)には虚数部が0であればよいため、伝達関数Vi /
Vo の分母については数5が成立する。
る)には虚数部が0であればよいため、伝達関数Vi /
Vo の分母については数5が成立する。
【0021】
【数5】
【0022】これより、ωは数6で表され、VCO30
の発振周波数(クロック周波数)fは数7で表される。
の発振周波数(クロック周波数)fは数7で表される。
【0023】
【数6】
【0024】
【数7】
【0025】図1に戻ってクランプパルス発生回路19
は、Hカウンタ18からのカウント値とCMOSインバ
ータ回路40から与えられる同期分離信号とに基づいて
端子S1から与えられる輝度信号Yのペデスタル期間に
クランプパルス(ペデスタルクランプパルス)を発生
し、映像スライス回路34に含まれるアナログスイッチ
36をオンする。なお、カウンタ18のカウント値に加
えて同期分離信号もモニタするのは、種々の事情によっ
てHパルスのパルス幅が変化したりした場合に、そのパ
ルス期間にクランプパルスを出力しないようにするため
である。
は、Hカウンタ18からのカウント値とCMOSインバ
ータ回路40から与えられる同期分離信号とに基づいて
端子S1から与えられる輝度信号Yのペデスタル期間に
クランプパルス(ペデスタルクランプパルス)を発生
し、映像スライス回路34に含まれるアナログスイッチ
36をオンする。なお、カウンタ18のカウント値に加
えて同期分離信号もモニタするのは、種々の事情によっ
てHパルスのパルス幅が変化したりした場合に、そのパ
ルス期間にクランプパルスを出力しないようにするため
である。
【0026】図8を参照して、アナログスイッチ36が
オンすることによってCMOSインバータ回路38の出
力がコンデンサC5に与えられB点の電位が上昇する
と、トランジスタT1のエミッタ電位も上昇し、ひいて
はA点の電位も上昇する。これによってCMOSインバ
ータ回路38の出力つまりB点の電位が下がり、A点の
電位も下がる。このようにして端子S1から与えられる
輝度信号Yにクランプがかけられる。CMOSインバー
タ回路38は3段に構成されたCMOSインバータ38
a〜38cを含み、CMOSインバータ38cに抵抗R
5が並列接続され、CMOSインバータ38bとCMO
Sインバータ38cとの間に抵抗R6が介挿される。こ
のうちCMOSインバータ38cと抵抗R5およびR6
とによってCMOSインバータ回路38の利得が調整さ
れる。すなわち、CMOSインバータ38bの入力電圧
をViとし、CMOSインバータ38cの入力電圧をV
i′とし、CMOSインバータ38cの出力電圧をVo
とし、そしてCMOSインバータ38cのオープン利得
をAとすると、それぞれの電圧の関係は数8で表され
る。
オンすることによってCMOSインバータ回路38の出
力がコンデンサC5に与えられB点の電位が上昇する
と、トランジスタT1のエミッタ電位も上昇し、ひいて
はA点の電位も上昇する。これによってCMOSインバ
ータ回路38の出力つまりB点の電位が下がり、A点の
電位も下がる。このようにして端子S1から与えられる
輝度信号Yにクランプがかけられる。CMOSインバー
タ回路38は3段に構成されたCMOSインバータ38
a〜38cを含み、CMOSインバータ38cに抵抗R
5が並列接続され、CMOSインバータ38bとCMO
Sインバータ38cとの間に抵抗R6が介挿される。こ
のうちCMOSインバータ38cと抵抗R5およびR6
とによってCMOSインバータ回路38の利得が調整さ
れる。すなわち、CMOSインバータ38bの入力電圧
をViとし、CMOSインバータ38cの入力電圧をV
i′とし、CMOSインバータ38cの出力電圧をVo
とし、そしてCMOSインバータ38cのオープン利得
をAとすると、それぞれの電圧の関係は数8で表され
る。
【0027】
【数8】
【0028】数8よりVi ′を消去すると、伝達関数V
o /Vi は数9で表される。
o /Vi は数9で表される。
【0029】
【数9】
【0030】これより、抵抗R5 およびR6 によってC
MOSインバータ回路38の利得を調整できることがわ
かる。このようにしてクランプがかけられた輝度信号Y
は抵抗R7 〜R12によってレベル調整され、CMOSイ
ンバータ回路38〜46に与えられる。抵抗R7 〜R 12
は、A点に印加される輝度信号Yのペデスタルレベルが
CMOSインバータ38a〜38bの閾値VT とほぼ等
しくなるように設定されている。また、CMOSインバ
ータ回路38〜46に含まれるCMOSインバータ38
a〜46bはそれぞれ同一の閾値VT を有している。し
たがって、A点に印加される輝度信号Yとの相対関係で
CMOSインバータ回路40〜46の閾値VT を考える
と、それぞれの閾値VT は図9に示すレベルとなり、こ
のレベルで輝度信号Yがスライスされる。なお、図9に
おいて“VT ”に隣接する番号はそれぞれのCMOSイ
ンバータ回路の参照番号である。これによって、CMO
Sインバータ回路40〜46からそれぞれのレベルでス
ライスされた一定のハイレベルまたはローレベル信号が
出力される。このうち、CMOSインバータ回路40の
出力信号が画面情報である同期分離信号となり、CMO
Sインバータ回路42からの出力信号が画面情報として
画面判別および画面中央判定に供され、CMOSインバ
ータ回路44からの出力信号が画面情報としてEDTV
2フォーマットの判定に供され、そしてCMOSインバ
ータ回路46からの出力信号が画面情報として字幕の判
定に供される。
MOSインバータ回路38の利得を調整できることがわ
かる。このようにしてクランプがかけられた輝度信号Y
は抵抗R7 〜R12によってレベル調整され、CMOSイ
ンバータ回路38〜46に与えられる。抵抗R7 〜R 12
は、A点に印加される輝度信号Yのペデスタルレベルが
CMOSインバータ38a〜38bの閾値VT とほぼ等
しくなるように設定されている。また、CMOSインバ
ータ回路38〜46に含まれるCMOSインバータ38
a〜46bはそれぞれ同一の閾値VT を有している。し
たがって、A点に印加される輝度信号Yとの相対関係で
CMOSインバータ回路40〜46の閾値VT を考える
と、それぞれの閾値VT は図9に示すレベルとなり、こ
のレベルで輝度信号Yがスライスされる。なお、図9に
おいて“VT ”に隣接する番号はそれぞれのCMOSイ
ンバータ回路の参照番号である。これによって、CMO
Sインバータ回路40〜46からそれぞれのレベルでス
ライスされた一定のハイレベルまたはローレベル信号が
出力される。このうち、CMOSインバータ回路40の
出力信号が画面情報である同期分離信号となり、CMO
Sインバータ回路42からの出力信号が画面情報として
画面判別および画面中央判定に供され、CMOSインバ
ータ回路44からの出力信号が画面情報としてEDTV
2フォーマットの判定に供され、そしてCMOSインバ
ータ回路46からの出力信号が画面情報として字幕の判
定に供される。
【0031】なお、レベル調整用の抵抗R7 〜R12に定
電圧回路24が接続されているのは、上述と同様にCM
OSインバータ回路38〜46の特性のばらつきをCM
OSインバータ32によって補償するためである。図1
に戻って、画面判別回路48にはCMOSインバータ回
路42の出力信号とHカウンタ18およびVカウンタ5
0からの画面判別ゲートパルスとが与えられる。画面判
別回路48は、図10に示すモニタ画面49の領域Xの
判別に供する3ビットのシーケンサ48aおよび領域Y
の判別に供する4ビットのシーケンサ48bを含み、シ
ーケンサ48aの値に応じて図12のフローを処理し、
シーケンサ48bの値に応じて図13および図14のフ
ローを処理し、これによって画面を判別する。なお、そ
れぞれのフローの左側に示す3桁または4桁の数字がそ
の値である。
電圧回路24が接続されているのは、上述と同様にCM
OSインバータ回路38〜46の特性のばらつきをCM
OSインバータ32によって補償するためである。図1
に戻って、画面判別回路48にはCMOSインバータ回
路42の出力信号とHカウンタ18およびVカウンタ5
0からの画面判別ゲートパルスとが与えられる。画面判
別回路48は、図10に示すモニタ画面49の領域Xの
判別に供する3ビットのシーケンサ48aおよび領域Y
の判別に供する4ビットのシーケンサ48bを含み、シ
ーケンサ48aの値に応じて図12のフローを処理し、
シーケンサ48bの値に応じて図13および図14のフ
ローを処理し、これによって画面を判別する。なお、そ
れぞれのフローの左側に示す3桁または4桁の数字がそ
の値である。
【0032】したがって、画面判別回路48は、Hカウ
ンタ18のカウント値が“104”〜“488”でVカ
ウンタ50のカウント値が“32”〜“76”の領域を
xとし、Hカウンタ18のカウント値が“104”〜
“488”でVカウンタ50のカウント値が“182”
〜“244”の領域をyとする。そしてこの領域におい
て各ライン毎にCMOSインバータ回路42の出力信号
をモニタし、1ビットでも出力信号がハイレベルとなる
ラインがあれば、そのラインは“映像あり”と判定す
る。ただし、出力信号が常にローレベルであればそのラ
インは“映像なし”と判定する。画面判別回路48は、
領域xにおいて“映像あり”のラインを検出したとき、
信号線52aを通してタイミング信号をVカウンタ50
に与え、領域yにおいて“映像なし”のラインを検出し
たとき、その次のラインにおいて信号線52bを通して
タイミング信号をVカウンタ50に与える。
ンタ18のカウント値が“104”〜“488”でVカ
ウンタ50のカウント値が“32”〜“76”の領域を
xとし、Hカウンタ18のカウント値が“104”〜
“488”でVカウンタ50のカウント値が“182”
〜“244”の領域をyとする。そしてこの領域におい
て各ライン毎にCMOSインバータ回路42の出力信号
をモニタし、1ビットでも出力信号がハイレベルとなる
ラインがあれば、そのラインは“映像あり”と判定す
る。ただし、出力信号が常にローレベルであればそのラ
インは“映像なし”と判定する。画面判別回路48は、
領域xにおいて“映像あり”のラインを検出したとき、
信号線52aを通してタイミング信号をVカウンタ50
に与え、領域yにおいて“映像なし”のラインを検出し
たとき、その次のラインにおいて信号線52bを通して
タイミング信号をVカウンタ50に与える。
【0033】Vカウンタ50は32ライン〜76ライン
において最初に信号線52aからタイミング信号を受け
たとき、そのときのラインを映像開始ラインとして、そ
のライン数を信号線54aを介してCPUインタフェー
ス回路62に与える。ただし、76ラインまでにタイミ
ング信号を受けなかったときは、ライン数“76”をC
PUインタフェース回路62に与える。一方、182ラ
イン〜244ラインにおいては、最初にタイミング信号
を受けたときのライン数をひとまずラッチする。そして
その次のラインから244ラインまでの間にタイミング
信号を受けたときは、そのラッチをクリアし、再びタイ
ミング信号を受けたときのライン数をラッチする。その
後、カウント値が“244”となった時点で、ラッチし
たライン数を信号線54bを介してCPUインタフェー
ス回路62に与える。ただし、最後までタイミング信号
を受けなかったときは、Vカウンタ50はライン数“2
44”をCPUインタフェース回路62に与える。
において最初に信号線52aからタイミング信号を受け
たとき、そのときのラインを映像開始ラインとして、そ
のライン数を信号線54aを介してCPUインタフェー
ス回路62に与える。ただし、76ラインまでにタイミ
ング信号を受けなかったときは、ライン数“76”をC
PUインタフェース回路62に与える。一方、182ラ
イン〜244ラインにおいては、最初にタイミング信号
を受けたときのライン数をひとまずラッチする。そして
その次のラインから244ラインまでの間にタイミング
信号を受けたときは、そのラッチをクリアし、再びタイ
ミング信号を受けたときのライン数をラッチする。その
後、カウント値が“244”となった時点で、ラッチし
たライン数を信号線54bを介してCPUインタフェー
ス回路62に与える。ただし、最後までタイミング信号
を受けなかったときは、Vカウンタ50はライン数“2
44”をCPUインタフェース回路62に与える。
【0034】画面判別回路48はまた、画面下部におい
て映像ありと判別された期間ハイレベルとなるパルスを
字幕検出ゲートパルスとして字幕判定回路56に与え
る。字幕判定回路56にはまた、CMOSインバータ回
路46からの出力信号が与えられる。字幕判定回路56
はこの出力信号が字幕検出ゲートパルス期間においてハ
イレベルであるときは字幕ありと判断し、ローレベルで
あるときは字幕なしと判断する。そして、この判定結果
をCPUインタフェース回路62に与える。
て映像ありと判別された期間ハイレベルとなるパルスを
字幕検出ゲートパルスとして字幕判定回路56に与え
る。字幕判定回路56にはまた、CMOSインバータ回
路46からの出力信号が与えられる。字幕判定回路56
はこの出力信号が字幕検出ゲートパルス期間においてハ
イレベルであるときは字幕ありと判断し、ローレベルで
あるときは字幕なしと判断する。そして、この判定結果
をCPUインタフェース回路62に与える。
【0035】画面中央判定回路58はCMOSインバー
タ回路42の出力信号とHカウンタ18およびVカウン
タ50からの画面中央判定ゲートパルスとを受け、図1
0に示すモニタ画面49の領域a〜dから画面中央に映
像があるか否かを判定する。すなわち、画面中央判定回
路58は、Hカウンタ18のカウント値が“104”〜
“120”でVカウンタ50のカウント値が“79”〜
“109”の領域をaとし、Hカウンタ18のカウント
値が“148”〜“180”でVカウンタ50のカウン
ト値が“79”〜“109”の領域をbとし、Hカウン
タ18のカウント値が“104”〜“120”でVカウ
ンタ50のカウント値が“142”〜“180”の領域
をcとし、そしてHカウンタ18のカウント値が“14
8”〜“180”でVカウンタ50のカウント値が“1
48”〜“180”の領域をdとする。そして、領域a
およびbの少なくとも一方においてCMOSインバータ
回路42の出力信号が1ビットでもハイレベルであり、
かつ領域cおよびdの少なくとも一方においてCMOS
インバータ回路42の出力信号が1ビットでもハイレベ
ルであれば、画面中央部を“映像あり”と判定し、その
判定結果をCPUインタフェース回路62に与える。
タ回路42の出力信号とHカウンタ18およびVカウン
タ50からの画面中央判定ゲートパルスとを受け、図1
0に示すモニタ画面49の領域a〜dから画面中央に映
像があるか否かを判定する。すなわち、画面中央判定回
路58は、Hカウンタ18のカウント値が“104”〜
“120”でVカウンタ50のカウント値が“79”〜
“109”の領域をaとし、Hカウンタ18のカウント
値が“148”〜“180”でVカウンタ50のカウン
ト値が“79”〜“109”の領域をbとし、Hカウン
タ18のカウント値が“104”〜“120”でVカウ
ンタ50のカウント値が“142”〜“180”の領域
をcとし、そしてHカウンタ18のカウント値が“14
8”〜“180”でVカウンタ50のカウント値が“1
48”〜“180”の領域をdとする。そして、領域a
およびbの少なくとも一方においてCMOSインバータ
回路42の出力信号が1ビットでもハイレベルであり、
かつ領域cおよびdの少なくとも一方においてCMOS
インバータ回路42の出力信号が1ビットでもハイレベ
ルであれば、画面中央部を“映像あり”と判定し、その
判定結果をCPUインタフェース回路62に与える。
【0036】EDTV2判定回路60には、Vカウンタ
50のカウント値が“22”および“285”のときハ
イレベルとなるパルスとHカウンタ18のカウント値が
“49”〜“210”のときハイレベルとなるパルスと
が、EDTV2判定ゲートパルスとして与えられる。E
DTV2判定回路60にはまた、CMOSインバータ回
路44からの出力信号が与えられる。EDTV2判定回
路60はEDTV2判定ゲートパルスがハイレベルの期
間に与えられるCMOSインバータ回路44の出力信号
にEDTV2識別信号が含まれるているかどうか判定
し、その判定結果をCPUインタフェース回路62に与
える。
50のカウント値が“22”および“285”のときハ
イレベルとなるパルスとHカウンタ18のカウント値が
“49”〜“210”のときハイレベルとなるパルスと
が、EDTV2判定ゲートパルスとして与えられる。E
DTV2判定回路60にはまた、CMOSインバータ回
路44からの出力信号が与えられる。EDTV2判定回
路60はEDTV2判定ゲートパルスがハイレベルの期
間に与えられるCMOSインバータ回路44の出力信号
にEDTV2識別信号が含まれるているかどうか判定
し、その判定結果をCPUインタフェース回路62に与
える。
【0037】なお、Vカウンタ50は、VCO30から
のクロック(520fH )を260分周したクロック
(2fH )をHカウンタ18から受け、カウント値をイ
ンクリメントさせるとともに、42ピンから垂直同期信
号(Vパルス)を受けカウント値をリセットさせる。H
ブランキングパルス発生回路64は、カウンタ18のカ
ウント値と45番ピンから与えられるモード信号とに従
ってHブランキングパルスを作成し、これを39番ピン
から出力する。なお、モード信号は、表示モードがノー
マルモードのときハイレベルとなりワイドモードのとき
ローレベルとなる。また、Vブランキングパルス発生回
路66はCPUインタフェース回路62からブランキン
グデータを受け、これに基づいて作成したVブランキン
グパルスを40番ピンから出力する。
のクロック(520fH )を260分周したクロック
(2fH )をHカウンタ18から受け、カウント値をイ
ンクリメントさせるとともに、42ピンから垂直同期信
号(Vパルス)を受けカウント値をリセットさせる。H
ブランキングパルス発生回路64は、カウンタ18のカ
ウント値と45番ピンから与えられるモード信号とに従
ってHブランキングパルスを作成し、これを39番ピン
から出力する。なお、モード信号は、表示モードがノー
マルモードのときハイレベルとなりワイドモードのとき
ローレベルとなる。また、Vブランキングパルス発生回
路66はCPUインタフェース回路62からブランキン
グデータを受け、これに基づいて作成したVブランキン
グパルスを40番ピンから出力する。
【0038】CPUインタフェース回路62は3線式シ
リアルインタフェースとして構成されており、22番ピ
ンから与えられるシリアルクロックに従って21番ピン
を通してデータを送信するとともに、20番ピンを通し
てデータを受信する。水平同期回路14はCMOSイン
バータ32を含む定電圧回路24から電圧を受けてVC
O30を制御する。これによってVCO30はHパルス
を基準とするクロックをHカウンタ18に与える。クラ
ンプパルス発生回路19は、Hカウンタ18のカウント
値およびCMOSインバータ回路40から出力される同
期分離信号に従ってペデスタル期間にクランプパルスを
出力し、A/D変換回路34に含まれるアナログスイッ
チ36をオンする。これによって、端子S1 から入力さ
れた輝度信号Yにクランプがかけられる。クランプがか
けられた輝度信号Yはその後レベル調整されてCMOS
インバータ回路40〜46に与えられ、それぞれの閾値
でスライスされる。
リアルインタフェースとして構成されており、22番ピ
ンから与えられるシリアルクロックに従って21番ピン
を通してデータを送信するとともに、20番ピンを通し
てデータを受信する。水平同期回路14はCMOSイン
バータ32を含む定電圧回路24から電圧を受けてVC
O30を制御する。これによってVCO30はHパルス
を基準とするクロックをHカウンタ18に与える。クラ
ンプパルス発生回路19は、Hカウンタ18のカウント
値およびCMOSインバータ回路40から出力される同
期分離信号に従ってペデスタル期間にクランプパルスを
出力し、A/D変換回路34に含まれるアナログスイッ
チ36をオンする。これによって、端子S1 から入力さ
れた輝度信号Yにクランプがかけられる。クランプがか
けられた輝度信号Yはその後レベル調整されてCMOS
インバータ回路40〜46に与えられ、それぞれの閾値
でスライスされる。
【0039】このうち、CMOSインバータ回路42か
らの出力信号は、画面判別回路48および画面中央判定
回路58に与えられ、この出力信号と画面判別ゲートパ
ルスまたは画面中央判定ゲートパルスとに基づいて所定
の領域に映像があるかどうかが判定される。また、画面
判別回路48からの字幕判定ゲートパルスとCMOSイ
ンバータ回路46からの出力信号に基づいて、字幕判定
回路56が映像に字幕が含まれるかどうか判定する。さ
らにまた、EDTV2判定回路60はEDTV2検出ゲ
ートパルスとCMOSインバータ回路44からの出力信
号とに基づいて輝度信号YがEDTV2フォーマットに
よるものであるかどうか判定する。そして、CPUイン
タフェース回路62が画面判別回路48,画面中央判定
回路58,字幕判定回路56およびEDTV2判定回路
60からの判定結果、すなわち映像信号の種類の情報を
受け、シリアルデータとして21番ピンから出力する。
らの出力信号は、画面判別回路48および画面中央判定
回路58に与えられ、この出力信号と画面判別ゲートパ
ルスまたは画面中央判定ゲートパルスとに基づいて所定
の領域に映像があるかどうかが判定される。また、画面
判別回路48からの字幕判定ゲートパルスとCMOSイ
ンバータ回路46からの出力信号に基づいて、字幕判定
回路56が映像に字幕が含まれるかどうか判定する。さ
らにまた、EDTV2判定回路60はEDTV2検出ゲ
ートパルスとCMOSインバータ回路44からの出力信
号とに基づいて輝度信号YがEDTV2フォーマットに
よるものであるかどうか判定する。そして、CPUイン
タフェース回路62が画面判別回路48,画面中央判定
回路58,字幕判定回路56およびEDTV2判定回路
60からの判定結果、すなわち映像信号の種類の情報を
受け、シリアルデータとして21番ピンから出力する。
【0040】この実施例によれば、水平同期回路14に
はCMOSインバータ32を含む定電圧回路24が接続
されるため、CMOSインバータ28の特性のばらつき
をCMOSインバータ32によって補償することがで
き、水平同期回路14の感度をよくすることができる。
また、クランプパルス発生回路19は水平同期回路14
に含まれるVCO30からのクロックに基づいてインク
リメントされるHカウンタ18のカウント値だけでなく
CMOSインバータ回路40から出力される同期分離信
号も検出してクランプパルスを発生させるため、確実に
ペデスタル期間にのみクランプパルスを発生させること
ができる。
はCMOSインバータ32を含む定電圧回路24が接続
されるため、CMOSインバータ28の特性のばらつき
をCMOSインバータ32によって補償することがで
き、水平同期回路14の感度をよくすることができる。
また、クランプパルス発生回路19は水平同期回路14
に含まれるVCO30からのクロックに基づいてインク
リメントされるHカウンタ18のカウント値だけでなく
CMOSインバータ回路40から出力される同期分離信
号も検出してクランプパルスを発生させるため、確実に
ペデスタル期間にのみクランプパルスを発生させること
ができる。
【0041】さらに、映像スライス回路34には定電圧
回路24が接続されるため、CMOSインバータ回路3
8〜46の特性のばらつきをCMOSインバータ32で
補償することができ、クランプをかけるときの精度を向
上させることができるとともに、CMOSインバータ回
路40〜46の閾値VTを最適値に設定することができ
る。また、輝度信号YをCMOSインバータ回路38〜
46でスライスするようにしたため、周波数特性をよく
することができる。
回路24が接続されるため、CMOSインバータ回路3
8〜46の特性のばらつきをCMOSインバータ32で
補償することができ、クランプをかけるときの精度を向
上させることができるとともに、CMOSインバータ回
路40〜46の閾値VTを最適値に設定することができ
る。また、輝度信号YをCMOSインバータ回路38〜
46でスライスするようにしたため、周波数特性をよく
することができる。
【0042】図15を参照して、他の実施例の映像判別
回路10は図1に示す映像判別回路10とほぼ同様であ
るので、同じ点については同じ参照番号を付すことによ
って重複した説明を省略する。47番ピンと電源VCCと
の間には、並列接続されたダイオードD1 および電解コ
ンデンサC6 が介挿され、48番ピンと1番ピンとが接
続される。さらに、1番ピンと画面判別回路48に含ま
れるシーケンサ48aおよび48bとが接続される。こ
れによって、電源投入時に1番ピンにハイレベル信号
(リセット信号)が与えられ、このリセット信号によっ
て画面判別回路48に含まれるシーケンサ48aおよび
48bがリセットされる。すなわち、図16を参照し
て、曲線Aのように電源VCCが立ち上がると、コンデン
サC6 によって47番ピンの電圧も曲線Bのように上昇
する。その後、コンデンサC6 および抵抗R1 の時定数
によって曲線Bはインバータアンプ32の閾値付近まで
降下し、逆に曲線Cは徐々に上昇し、ハイレベルで安定
する。このようにして電源投入後所定時間経過後に得ら
れたハイレベル信号によってシーケンサ48aおよび4
8bがリセットされる。
回路10は図1に示す映像判別回路10とほぼ同様であ
るので、同じ点については同じ参照番号を付すことによ
って重複した説明を省略する。47番ピンと電源VCCと
の間には、並列接続されたダイオードD1 および電解コ
ンデンサC6 が介挿され、48番ピンと1番ピンとが接
続される。さらに、1番ピンと画面判別回路48に含ま
れるシーケンサ48aおよび48bとが接続される。こ
れによって、電源投入時に1番ピンにハイレベル信号
(リセット信号)が与えられ、このリセット信号によっ
て画面判別回路48に含まれるシーケンサ48aおよび
48bがリセットされる。すなわち、図16を参照し
て、曲線Aのように電源VCCが立ち上がると、コンデン
サC6 によって47番ピンの電圧も曲線Bのように上昇
する。その後、コンデンサC6 および抵抗R1 の時定数
によって曲線Bはインバータアンプ32の閾値付近まで
降下し、逆に曲線Cは徐々に上昇し、ハイレベルで安定
する。このようにして電源投入後所定時間経過後に得ら
れたハイレベル信号によってシーケンサ48aおよび4
8bがリセットされる。
【0043】電源投入時、常にシーケンサ48aおよび
48bがリセットされることによって、画面判別回路4
8は図12〜図14に示すフロー図を必ず始めから処理
する。したがって、画面判別回路48が途中からフロー
図を処理することはなく、画面判別回路48が誤動作す
ることを防止できる。
48bがリセットされることによって、画面判別回路4
8は図12〜図14に示すフロー図を必ず始めから処理
する。したがって、画面判別回路48が途中からフロー
図を処理することはなく、画面判別回路48が誤動作す
ることを防止できる。
【図1】この発明の一実施例を示すブロック図である。
【図2】図1実施例の一部を示すブロック図である。
【図3】(A)は定電圧回路を示す回路図であり、
(B)は(A)の定電圧回路の等価回路図である。
(B)は(A)の定電圧回路の等価回路図である。
【図4】(A)はこの実施例のラグ・リード型フィルタ
を示す回路図であり、(B)は従来のラグ・リード型フ
ィルタを示す回路図である。
を示す回路図であり、(B)は従来のラグ・リード型フ
ィルタを示す回路図である。
【図5】図4(A)に示すラグ・リード型フィルタのヒ
ステリシス特性を示すグラフである。
ステリシス特性を示すグラフである。
【図6】図4(B)に示すラグ・リード型フィルタのヒ
ステリシス特性を示すグラフである。
ステリシス特性を示すグラフである。
【図7】(A)はVCOを示す回路図であり、(B)は
(A)に示すVCOの等価回路図である。
(A)に示すVCOの等価回路図である。
【図8】映像スライス回路を示す図解図である。
【図9】輝度信号Yおよびそのスライスレベルを示す図
解図である。
解図である。
【図10】図1実施例の動作の一部を示す図解図であ
る。
る。
【図11】図1実施例の動作の一部を示す図解図であ
る。
る。
【図12】図1実施例の動作の一部を示すフロー図であ
る。
る。
【図13】図1実施例の動作の一部を示すフロー図であ
る。
る。
【図14】図1実施例の動作の一部を示すフロー図であ
る。
る。
【図15】この発明の他の実施例を示すブロック図であ
る。
る。
【図16】図15実施例の動作の一部を示す波形図であ
る。
る。
10 …映像判別回路 12 …IC 14 …水平同期回路 18 …Hカウンタおよびクランプパルス発生回路 24 …定電圧回路 48 …画面判別回路 56 …字幕判定回路 58 …画面中央判定回路 60 …EDTV2判定回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H04N 5/44 H03G 11/04
Claims (2)
- 【請求項1】映像信号をクランプ電圧によってクランプ
するクランプ手段、 第1インバータの第1閾値に対応する定電圧を発生する
定電圧発生手段、および前記クランプ手段によってクラ
ンプされた映像信号と前記定電圧とによって規定される
電圧に基づいて前記クランプ電圧を出力するクランプ電
圧出力手段を備え、前記クランプ電圧出力手段は入力電圧と第2閾値との比
較結果に応じた出力電圧を発生する第2インバータを含
み、 前記第1インバータによって前記第2インバータの特性
を補償するようにした、映像信号処理回路。 - 【請求項2】前記第1インバータおよび前記第2インバ
ータは集積回路内に形成されるCMOS型のインバータ
である、請求項1記載の映像信号処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26818495A JP3357769B2 (ja) | 1995-06-30 | 1995-10-17 | 映像信号処理回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7-165511 | 1995-06-30 | ||
JP16551195 | 1995-06-30 | ||
JP26818495A JP3357769B2 (ja) | 1995-06-30 | 1995-10-17 | 映像信号処理回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0974530A JPH0974530A (ja) | 1997-03-18 |
JP3357769B2 true JP3357769B2 (ja) | 2002-12-16 |
Family
ID=26490219
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26818495A Expired - Fee Related JP3357769B2 (ja) | 1995-06-30 | 1995-10-17 | 映像信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3357769B2 (ja) |
-
1995
- 1995-10-17 JP JP26818495A patent/JP3357769B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0974530A (ja) | 1997-03-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20020917 |
|
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