JP3281771B2

JP3281771B2 - Ａ／ｄ変換回路

Info

Publication number: JP3281771B2
Application number: JP26681795A
Authority: JP
Inventors: 秀人松山; 信和細矢
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-10-16
Filing date: 1995-10-16
Publication date: 2002-05-13
Anticipated expiration: 2015-10-16
Also published as: JPH09116781A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はＡ／Ｄ変換回路に関
し、特にたとえば、クランプパルスによって映像信号を
クランプし、クランプした映像信号から所望の情報を検
出する、Ａ／Ｄ変換回路に関する。

【０００２】

【従来の技術】従来のＡ／Ｄ変換器では、映像信号をク
ランプした後、その映像信号のレベルを複数のレベルに
切り換え、そしてレベルが切り換えられたそれぞれの映
像信号と基準レベルとをＣＭＯＳコンパレータで比較
し、これによってＡ／Ｄ変換データを得ていた。

【０００３】

【発明が解決しようとする課題】しかし、このような従
来技術では、ＣＭＯＳコンパレータの周波数特性が悪い
という問題があった。それゆえに、この発明の主たる目
的は、周波数特性のよい、Ａ／Ｄ変換回路を提供するこ
とである。

【０００４】

【課題を解決するための手段】この発明は、クランプパ
ルスによって映像信号をクランプするクランプ手段、お
よびクランプした映像信号に対応する映像信号をスライ
スするスライス手段を備え、クランプ手段は、クランプ
した映像信号に対応する映像信号を所定レベルでスライ
スするかつ極性を反転させる第１のＣＭＯＳインバータ
手段、および第１のＣＭＯＳインバータ手段の出力信号
にクランプパルスによってゲートをかけるゲート手段を
含み、ゲート手段を介して出力信号によって映像信号を
クランプするようにし、スライス手段は、クランプした
映像信号に基づいて複数のレベルの映像信号を生成する
信号生成手段、レベルの異なるそれぞれの映像信号を所
定レベルでスライスする複数の第２のＣＭＯＳインバー
タ手段を含む、Ａ／Ｄ変換回路である。

【０００５】

【作用】映像信号はまずクランプ手段によってクランプ
され、次にクランプされた映像信号に対応する映像信号
がスライス手段によってスライスされる。クランプ手段
では、第１のＣＭＯＳインバータ手段が、クランプされ
た映像信号に対応する映像信号を所定レベルでスライス
するとともに極性を反転させる。第１のＣＭＯＳインバ
ータ手段の出力信号は、クランプパルスが与えられたと
きゲート手段を通過し、これによって入力映像信号にク
ランプがかけられる。スライス手段では、信号生成手段
が、クランプされた映像信号に基づいて複数レベルの映
像信号を生成し、複数の第２のＣＭＯＳインバータ手段
がそれぞれの映像信号を所定のレベルでスライスする。
したがって、複数の第２のＣＭＯＳインバータ手段から
ハイレベルまたはローレベルの信号が出力される。

【０００６】

【発明の効果】この発明によれば、映像信号を第１およ
び第２のＣＭＯＳインバータ手段でスライスするように
したため、周波数特性をよくすることができる。この発
明の上述の目的，その他の目的，特徴および利点は、図
面を参照して行う以下の実施例の詳細な説明から一層明
らかとなろう。

【０００７】

【実施例】図１を参照して、この実施例の映像判別回路
１０は集積回路（ＩＣ）１２を含む。ＩＣ１２の４１番
ピンからは水平同期信号（Ｈパルス）が入力され、この
Ｈパルスが水平同期回路１４に含まれる位相比較回路１
６に与えられる。水平同期回路１４の構成を図２に示
す。位相比較回路１６にはＨパルスのほかＨカウンタ１
８から出力された同期パルスが与えられる。位相比較回
路１６は両者の位相を比較し、その位相差に応じたアッ
プ信号またはダウン信号をスイッチ２０または２２に与
える。すなわち、同期パルスの立ち上がりがＨパルスの
立ち上がりに対して遅れたとき、遅れた期間だけアップ
信号がハイレベルとなりアナログスイッチ２０がオンさ
れる。一方、同期パルスの立ち上がりがＨパルスよりも
早いときは、Ｈパルスが立ち上がるまでの期間ダウン信
号がハイレベルとなり、その期間アナログスイッチ２２
がオンされる。なお、２６番ピンには図３（Ａ）に示す
かつ出力電圧がＶ₁の定電圧回路２４が接続される。し
たがって、アナログスイッチ２０がオンされたときはラ
グ・リード型フィルタ２６に含まれるコンデンサＣ ₁の
端子電圧は０Ｖとなり、アナログスイッチ２２がオンさ
れたときはコンデンサＣ₁の端子電圧はＶ₁となる。

【０００８】ＣＭＯＳインバータ２８にはコンデンサＣ
₁によって平滑された平滑電圧が印加される。ＣＭＯＳ
インバータ２８はこの平滑電圧が閾値Ｖ_Tを超えたとき
ローレベル信号を出力し、平滑電圧が閾値Ｖ_Tを超えな
いときハイレベル信号を出力する。この信号のレベルに
よって可変容量コンデンサＶＣ₁の端子電圧が変化し、
その端子電圧によってＶＣＯ(Voltage Controlled Osci
llator) ３０が制御される。すなわち、ＶＣＯ３０は可
変容量コンデンサＶＣ₁の端子電圧に応じて発振周波数
（クロック周波数）を８．２ＭＨｚ（５２０ｆ_H）を中
心として上下させ、そのクロックをＨカウンタ１８に与
える。Ｈカウンタ１８は入力されたクロックを５２０分
周し、これによって得られた同期パルスを位相比較回路
１６に与える。これによって同期パルスがＨパルスに同
期される。

【０００９】図３を参照して、定電圧回路２４はＣＭＯ
Ｓインバータ３２を含み、これに抵抗Ｒ₁が並列接続さ
れ、ＣＭＯＳインバータ３２の入力とアースとの間に抵
抗Ｒ ₂が介挿される。この定電圧回路２４は図３（Ｂ）
に示す等価回路２４′に置き換えることができるため、
この等価回路２４′を用いてその特性を説明する。オペ
アンプ３２′の利得をＡとおくと、出力電圧Ｖ₁は数１
で表される。

【００１０】

【数１】

【００１１】したがって、ＣＭＯＳインバータ３２の閾
値Ｖ_Tは数２で表され、利得Ａ→∞のとき出力電圧Ｖ₁
は数３で表される。

【００１２】

【数２】

【００１３】

【数３】

【００１４】数３より、出力電圧Ｖ₁はＣＭＯＳインバ
ータ３２の閾値Ｖ_Tに比例していることがわかる。この
ような定電圧回路２４を２６番ピンに接続することによ
って、ＣＭＯＳインバータ２８の特性のばらつきを同一
ＩＣ１２内で構成されたＣＭＯＳインバータ３２で補償
することができる。これによって、製造時にＣＭＯＳイ
ンバータ２８の閾値がばらついたときでも感度が悪くな
ることはなく、またＨカウンタ１８も所望のタイミング
で動作する。すなわち、２６番ピンに固定電圧が与えら
れる場合にＣＭＯＳインバータ２８の閾値がデバイス毎
に所望の値よりもずれたときは、ＣＭＯＳインバータ２
８の入力電圧が閾値を超えるのに時間がかかり感度が悪
くなることがある。また、位相ロックされるまでの間、
ＶＣＯ３０はＨパルスを基準として発振しないため、ク
ロックをカウントするＨカウンタ１８のタイミングがず
れ、処理に悪影響が生じる。これに対して、この実施例
のようにＣＭＯＳインバータ３２を含む定電圧回路２４
を接続すれば、ＣＭＯＳインバータ２８の閾値がずれた
とき、その分だけＣＭＯＳインバータ３２の閾値もずれ
るため、感度が悪くなるのを防止できるとともに、Ｈカ
ウンタ１８を所望のタイミングで動作させることができ
る。

【００１５】ラグ・リード型フィルタ２６の構成を図４
（Ｂ）に示す。ＣＭＯＳインバータ２８の入力と出力に
は直列接続された抵抗Ｒ₃および電解コンデンサＣ₂が
並列接続され、またＣＭＯＳインバータ２８入力とアー
スとの間にはコンデンサＣ₁が介挿される。このような
ラグ・リード型フィルタ２６のヒステリシス特性を図５
に示す。なお、実線が入力電圧を０Ｖから５Ｖへ変化さ
せたときの出力電圧特性であり、点線が入力電圧を５Ｖ
から０Ｖへ変化させたときの出力電圧特性である。一
方、図４（Ｂ）に示す従来のラグ・リード型フィルタ２
６′のヒステリシス特性は図６のように表せる。これよ
り、従来のラグ・リード型フィルタ２６′に比べてこの
実施例のラグ・リード型フィルタ２６の方が優れたヒス
テリシス特性を有するのがわかる。

【００１６】ＶＣＯ３０の構成を図７（Ａ）に示す。Ｃ
ＭＯＳインバータ３４の入出力間には直列接続された抵
抗Ｒ₄およびインダクタンスＬ₁が並列接続され、ＣＭ
ＯＳインバータ３４の入力とアースとの間にコンデンサ
Ｃ₃が介挿され、抵抗Ｒ₄およびインダクタンスＬ₁の
接続点とアースとの間にはコンデンサＣ₄が介挿され
る。このＶＣＯ３０は図７（Ｂ）に示す等価回路３０′
に置き換えられる。この等価回路３０′より、ＣＭＯＳ
インバータ３４の出力電圧Ｖ_oから入力電圧Ｖ_iへの伝
達関数Ｖ_i／Ｖ_oは数４に従って求めることができる。

【００１７】

【数４】

【００１８】ここで、位相が１８０°回る（正帰還とな
る）には虚数部が０であればよいため、伝達関数Ｖ_i／
Ｖ_oの分母については数５が成立する。

【００１９】

【数５】

【００２０】これより、ωは数６で表され、ＶＣＯ３０
の発振周波数（クロック周波数）ｆは数７で表される。

【００２１】

【数６】

【００２２】

【数７】

【００２３】図１に戻ってクランプパルス発生回路１９
は、Ｈカウンタ１８からのカウント値とＣＭＯＳインバ
ータ回路４０から与えられる同期分離信号とに基づい
て、端子Ｓ₁から与えられる輝度信号Ｙのペデスタル期
間にのみクランプパルス（ペデスタルクランプパルス）
を発生し、Ａ／Ｄ変換回路３４に含まれるアナログスイ
ッチ３６をオンする。なお、カウンタ１８のカウント値
に加えて同期分離信号もモニタするのは、種々の事情に
よって入力映像信号の位相が変化したりした場合に、Ｈ
パルス期間にクランプパルスがかからないようにするた
めである。

【００２４】図８を参照して、アナログスイッチ３６が
オンすることによってＣＭＯＳインバータ回路３８の出
力がコンデンサＣ₅に与えられＢ点の電位が上昇する
と、Ａ点の電位も上昇する。これによってＣＭＯＳイン
バータ回路３８の出力が下がり、Ｂ点の電位が下がると
Ａ点の電位も下がる。このようにして端子Ｓ₁から与え
られる輝度信号Ｙにクランプがかけられる。ＣＭＯＳイ
ンバータ回路３８は３段に構成されたＣＭＯＳインバー
タ３８ａ〜３８ｃを含み、ＣＭＯＳインバータ３８ｃに
抵抗Ｒ₅が並列接続され、ＣＭＯＳインバータ３８ｂと
ＣＭＯＳインバータ３８ｃとの間に抵抗Ｒ₆が介挿され
る。このうちＣＭＯＳインバータ３８ｃと抵抗Ｒ₅およ
びＲ₆とによってＣＭＯＳインバータ回路３８の利得が
調整される。すなわち、ＣＭＯＳインバータ３８ｂの入
力電圧をＶ_iとし、ＣＭＯＳインバータ３８ｃの入力電
圧をＶ_i′とし、ＣＭＯＳインバータ３８ｃの出力電圧
をＶ _oとし、そしてＣＭＯＳインバータ３８ｃのオープ
ン利得をＡとすると、それぞれの電圧の関係は数８で表
される。

【００２５】

【数８】

【００２６】数８よりＶ_i′を消去すると、伝達関数Ｖ
_o／Ｖ_iは数９で表される。

【００２７】

【数９】

【００２８】これより、抵抗Ｒ₅およびＲ₆によってＣ
ＭＯＳインバータ回路３８の利得を調整できることがわ
かる。このようにしてクランプがかけられた輝度信号Ｙ
は抵抗Ｒ₇〜Ｒ₁₂によってレベル調整され、ＣＭＯＳイ
ンバータ回路３８〜４６に与えられる。抵抗Ｒ₇〜Ｒ ₁₂
は、Ａ点に印加される輝度信号Ｙのペデスタルレベルが
ＣＭＯＳインバータ３８ａ〜３８ｂの閾値Ｖ_Tとほぼ等
しくなるように設定されている。また、ＣＭＯＳインバ
ータ回路３８〜４６に含まれるＣＭＯＳインバータ３８
ａ〜４６ｂはそれぞれ同一の閾値Ｖ_Tを有している。し
たがって、Ａ点に印加される輝度信号Ｙとの相対関係で
ＣＭＯＳインバータ回路４０〜４６の閾値Ｖ_Tを考える
と、それぞれの閾値Ｖ_Tは図９に示すレベルとなり、こ
のレベルで輝度信号Ｙがスライスされる。なお、図９に
おいて“Ｖ_T”に隣接する番号はそれぞれのＣＭＯＳイ
ンバータ回路の参照番号である。これによって、ＣＭＯ
Ｓインバータ回路４０〜４６からそれぞれのレベルでス
ライスされた一定のハイレベルまたはローレベル信号が
出力される。このうち、ＣＭＯＳインバータ回路４０の
出力信号が画面情報である同期分離信号となり、ＣＭＯ
Ｓインバータ回路４２からの出力信号が画面情報として
画面判別および画面中央判定に供され、ＣＭＯＳインバ
ータ回路４４からの出力信号が画面情報としてＥＤＴＶ
２フォーマットの判定に供され、そしてＣＭＯＳインバ
ータ回路４６からの出力信号が画面情報として字幕の判
定に供される。

【００２９】なお、レベル調整用の抵抗Ｒ₇〜Ｒ₁₂に定
電圧回路２４が接続されているのは、上述と同様にＣＭ
ＯＳインバータ回路３８〜４６の特性のばらつきをＣＭ
ＯＳインバータ３２によって補償するためである。図１
に戻って、画面判別回路４８にはＣＭＯＳインバータ回
路４２の出力信号とＨカウンタ１８およびＶカウンタ５
０からの画面判別ゲートパルスとが与えられる。画面判
別回路４８は、画面判別ゲートパルスに従って図１０に
示すモニタ画面４９の領域ｘおよびｙから画面を判別す
る。より詳しく説明すると、画面判別回路４８は、Ｈカ
ウンタ１８のカウント値が“１０４”〜“４８８”でＶ
カウンタ５０のカウント値が“３２”〜“７６”の領域
をｘとし、Ｈカウンタ１８のカウント値が“１０４”〜
“４８８”でＶカウンタ５０のカウント値が“１８２”
〜“２４４”の領域をｙとする。そしてこの領域におい
て各ライン毎にＣＭＯＳインバータ回路４２の出力信号
をモニタし、１ビットでも出力信号がハイレベルとなる
ラインがあれば、そのラインは“映像あり”と判定す
る。ただし、出力信号が常にローレベルであればそのラ
インは“映像なし”と判定する。画面判別回路４８は、
領域ｘにおいて“映像あり”のラインを検出したとき、
信号線５２ａを通してタイミング信号をＶカウンタ５０
に与え、領域ｙにおいて“映像なし”のラインを検出し
たとき、その次のラインにおいて信号線５２ｂを通して
タイミング信号をＶカウンタ５０に与える。

【００３０】Ｖカウンタ５０は３２ライン〜７６ライン
において最初に信号線５２ａからタイミング信号を受け
たとき、そのときのラインを映像開始ラインとして、そ
のライン数を信号線５４ａを介してＣＰＵインタフェー
ス回路６２に与える。ただし、７６ラインまでにタイミ
ング信号を受けなかったときは、ライン数“７６”をＣ
ＰＵインタフェース回路６２に与える。一方、１８２ラ
イン〜２４４ラインにおいては、最初にタイミング信号
を受けたときのライン数をひとまずラッチする。そして
その次のラインから２４４ラインまでの間にタイミング
信号を受けたときは、そのラッチをクリアし、再びタイ
ミング信号を受けたときのライン数をラッチする。その
後、カウント値が“２４４”となった時点で、ラッチし
たライン数を信号線５４ｂを介してＣＰＵインタフェー
ス回路６２に与える。ただし、最後までタイミング信号
を受けなかったときは、Ｖカウンタ５０はライン数“２
４４”をＣＰＵインタフェース回路６２に与える。

【００３１】画面判別回路４８はまた、画面下部におい
て映像ありと判別された期間ハイレベルとなるパルスを
字幕検出ゲートパルスとして字幕判定回路５２に与え
る。字幕判定回路５２にはまた、ＣＭＯＳインバータ回
路４６からの出力信号が与えられる。字幕判定回路５２
はこの出力信号が字幕検出ゲートパルス期間においてハ
イレベルであるときは字幕ありと判断し、ローレベルで
あるときは字幕なしと判断する。そして、この判定結果
をＣＰＵインタフェース回路５２に与える。

【００３２】画面中央判定回路５８はＣＭＯＳインバー
タ回路４２の出力信号とＨカウンタ１８およびＶカウン
タ５０からの画面中央判定ゲートパルスとを受け、図１
０に示すモニタ画面４９の領域ａ〜ｄから画面中央に映
像があるか否かを判定する。すなわち、画面中央判定回
路５８は、Ｈカウンタ１８のカウント値が“１０４”〜
“１２０”でＶカウンタ５０のカウント値が“７９”〜
“１０９”の領域をａとし、Ｈカウンタ１８のカウント
値が“１４８”〜“１８０”でＶカウンタ５０のカウン
ト値が“７９”〜“１０９”の領域をｂとし、Ｈカウン
タ１８のカウント値が“１０４”〜“１２０”でＶカウ
ンタ５０のカウント値が“１４２”〜“１８０”の領域
をｃとし、そしてＨカウンタ１８のカウント値が“１４
８”〜“１８０”でＶカウンタ５０のカウント値が“１
４８”〜“１８０”の領域をｄとする。そして、領域ａ
およびｂの少なくとも一方においてＣＭＯＳインバータ
回路４２の出力信号が１ビットでもハイレベルであり、
かつ領域ｃおよびｄの少なくとも一方においてＣＭＯＳ
インバータ回路４２の出力信号が１ビットでもハイレベ
ルであれば、画面中央部を“映像あり”と判定し、その
判定結果をＣＰＵインタフェース回路５２に与える。

【００３３】ＥＤＴＶ２判定回路５６には、Ｖカウンタ
５０のカウント値が“２２”および“２８５”のときハ
イレベルとなるパルスとＨカウンタ１８のカウント値が
“４９”〜“２１０”のときハイレベルとなるパルスと
が、ＥＤＴＶ２判定ゲートパルスとして与えられる。Ｅ
ＤＴＶ２判定回路５６にはまた、ＣＭＯＳインバータ回
路４４からの出力信号が与えられる。ＥＤＴＶ２判定回
路５６はＥＤＴＶ２判定ゲートパルスがハイレベルの期
間に与えられるＣＭＯＳインバータ回路４４の出力信号
にＥＤＴＶ２識別信号が含まれるているかどうか判定
し、その判定結果をＣＰＵインタフェース回路５２に与
える。

【００３４】なお、Ｖカウンタ５０は、ＶＣＯ３０から
のクロック（５２０ｆ_H）を２６０分周したクロック
（２ｆ_H）をＨカウンタ１８から受け、カウント値をイ
ンクリメントさせるとともに、４２ピンから垂直同期信
号（Ｖパルス）を受けカウント値をリセットさせる。こ
れによって、Ｖカウンタ５０は“５１２”を１周期とし
てカウントを繰り返す。

【００３５】Ｈブランキングパルス発生回路５８Ｈは、
カウンタ１８のカウント値と４５番ピンから与えられる
モード信号とに従ってＨブランキングパルスを作成し、
これを３９番ピンから出力する。なお、モード信号は、
表示モードがノーマルモードのときハイレベルとなりワ
イドモードのときローレベルとなる。また、Ｖブランキ
ングパルス発生回路６０はＣＰＵインタフェース回路５
２からブランキングデータを受け、これに基づいて作成
したＶブランキングパルスを４０番ピンから出力する。

【００３６】ＣＰＵインタフェース回路５２は３線式シ
リアルインタフェースとして構成されており、２２番ピ
ンから与えられるシリアルクロックに従って２１番ピン
を通してデータを送信するとともに、２０番ピンを通し
てデータを受信する。水平同期回路１４はＣＭＯＳイン
バータ３２を含む定電圧回路２４から電圧を受けてＶＣ
Ｏ３０を制御する。これによってＶＣＯ３０はＨパルス
を基準とするクロックをＨカウンタ１８に与える。クラ
ンプパルス発生回路１９は、Ｈカウンタ１８のカウント
値およびＣＭＯＳインバータ回路４０から出力される同
期分離信号に従ってペデスタル期間にクランプパルスを
出力し、Ａ／Ｄ変換回路３４に含まれるアナログスイッ
チ３６をオンする。これによって、端子Ｓ₁から入力さ
れた輝度信号Ｙにクランプがかけられる。クランプがか
けられた輝度信号Ｙはその後レベル調整されてＣＭＯＳ
インバータ回路４０〜４６に与えられ、それぞれの閾値
でスライスされる。

【００３７】このうち、ＣＭＯＳインバータ回路４２か
らの出力信号は、画面判別回路４８および画面中央判定
回路４９に与えられ、この出力信号と画面判別ゲートパ
ルスまたは画面中央判定ゲートパルスとに基づいて所定
の領域に映像があるかどうかが判定される。また、画面
判別回路４８からの字幕判定ゲートパルスとＣＭＯＳイ
ンバータ回路４６からの出力信号に基づいて、字幕判定
回路５４が映像に字幕が含まれるかどうか判定する。さ
らにまた、ＥＤＴＶ２判定回路５６はＥＤＴＶ２検出ゲ
ートパルスとＣＭＯＳインバータ回路４６からの出力信
号とに基づいて輝度信号ＹがＥＤＴＶ２フォーマットに
よるものであるかどうか判定する。そして、ＣＰＵイン
タフェース回路５２が画面判別回路４８，画面中央判定
回路４９，字幕判定回路５４およびＥＤＴＶ２判定回路
５６からの判定結果、すなわち映像信号の種類の情報を
受け、シリアルデータとして２１番ピンから出力する。

【００３８】この実施例によれば、水平同期回路１４に
はＣＭＯＳインバータ３２を含む定電圧回路２４が接続
されるため、ＣＭＯＳインバータ２８の特性のばらつき
をＣＭＯＳインバータ３２によって補償することがで
き、水平同期回路１４の感度をよくすることができる。
また、クランプパルス発生回路１９は水平同期回路１４
に含まれるＶＣＯ３０からのクロックに基づいてインク
リメントされるＨカウンタ１８のカウント値だけでなく
ＣＭＯＳインバータ回路４０から出力される同期分離信
号も検出してクランプパルスを発生させるため、確実に
ペデスタル期間にのみクランプパルスを発生させること
ができる。

【００３９】さらに、Ａ／Ｄ変換回路３４には定電圧回
路２４が接続されるため、ＣＭＯＳインバータ回路３８
〜４６の特性のばらつきをＣＭＯＳインバータ回路３２
で補償することができ、クランプをかけるときの精度を
向上させることができるとともに、ＣＭＯＳインバータ
回路４０〜４６の閾値Ｖ_Tを最適値に設定することがで
きる。また、輝度信号ＹをＣＭＯＳインバータ回路３８
〜４６でスライスするようにしたため、周波数特性をよ
くすることができる。

【００４０】さらに、電解コンデンサＣ₅の他端が抵抗
Ｒ₁₁の一端に接続されているため、たとえばチャネル切
換時において入力輝度信号Ｙのレベルがグランドレベル
まで下がったような場合でも、抵抗Ｒ₇〜Ｒ₁₁の比率に
よってうまくクランプをかけることができる。すなわ
ち、図９に示す閾値Ｖ_T（４０）が同期信号の下端近傍
に接続されるように抵抗Ｒ₇〜Ｒ₁₁の比率を設定してお
けば、上述のような場合でも同期分離信号をうまく検出
でき、ペデスタル期間にペデスタルクランプパルスを得
ることができるので、入力輝度信号Ｙにうまくクランプ
をかけることができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示すブロック図である。

【図２】図１実施例の一部を示すブロック図である。

【図３】（Ａ）は定電圧回路を示す回路図であり、
（Ｂ）は（Ａ）の定電圧回路の等価回路図である。

【図４】（Ａ）はこの実施例のラグ・リード型フィルタ
を示す回路図であり、（Ｂ）は従来のラグ・リード型フ
ィルタを示す回路図である。

【図５】図４（Ａ）に示すラグ・リード型フィルタのヒ
ステリシス特性を示すグラフである。

【図６】図４（Ｂ）に示すラグ・リード型フィルタのヒ
ステリシス特性を示すグラフである。

【図７】（Ａ）はＶＣＯを示す回路図であり、（Ｂ）は
（Ａ）に示すＶＣＯの等価回路図である。

【図８】Ａ／Ｄ変換回路を示す図解図である。

【図９】輝度信号Ｙおよびそのスライスレベルを示す図
解図である。

【図１０】図１実施例の動作の一部を示す図解図であ
る。

【図１１】図１実施例の動作の一部を示す図解図であ
る。

【符号の説明】

１０ …映像判別回路１２ …ＩＣ１４ …水平同期回路１８ …Ｈカウンタおよびクランプパルス発生回路２４ …Ａ／Ｄ変換回路４８ …画面判別回路５６ …字幕判定回路５８ …画面中央判定回路６０ …ＥＤＴＶ２判定回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０４Ｎ 7/081 (56)参考文献特開平４−158633（ＪＰ，Ａ) 特開昭63−72216（ＪＰ，Ａ) 特開平７−46443（ＪＰ，Ａ) 特開昭54−113209（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 5/14 - 5/217 H03G 11/00 H03M 1/12 H04N 7/025 - 7/088 H04N 5/10

Claims

(57)【特許請求の範囲】

【請求項１】クランプパルスによって映像信号をクラン
プするクランプ手段、およびクランプした映像信号に対
応する映像信号をスライスするスライス手段を備え、前記クランプ手段は、前記クランプした映像信号に対応
する映像信号を所定レベルでスライスするかつ極性を反
転させる第１のＣＭＯＳインバータ手段、および前記第
１のＣＭＯＳインバータ手段の出力信号に前記クランプ
パルスによってゲートをかけるゲート手段を含み、前記
ゲート手段を介して前記出力信号によって前記映像信号
をクランプするようにし、前記スライス手段は、前記クランプした映像信号に基づ
いて複数のレベルの映像信号を生成する信号生成手段、
レベルの異なるそれぞれの映像信号を所定レベルでスラ
イスする複数の第２のＣＭＯＳインバータ手段を含む、
Ａ／Ｄ変換回路。
【請求項２】前記第１のＣＭＯＳインバータ手段は、奇
数個のＣＭＯＳインバータ、いずれかのＣＭＯＳインバ
ータの入力に直列接続された第１抵抗および前記いずれ
かのＣＭＯＳインバータに並列接続された第２抵抗を含
む、請求項１記載のＡ／Ｄ変換回路。