JP3485635B2 - 集積回路 - Google Patents
集積回路Info
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- JP3485635B2 JP3485635B2 JP17268094A JP17268094A JP3485635B2 JP 3485635 B2 JP3485635 B2 JP 3485635B2 JP 17268094 A JP17268094 A JP 17268094A JP 17268094 A JP17268094 A JP 17268094A JP 3485635 B2 JP3485635 B2 JP 3485635B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明は、ＴＶ信号の垂直同期信
号検出のような入力信号のパルス幅検出を行うＩＣ（集
積回路）に関するもので、特に検出に際して生ずる遅延
時間を一定にできる集積回路に関する。
号検出のような入力信号のパルス幅検出を行うＩＣ（集
積回路）に関するもので、特に検出に際して生ずる遅延
時間を一定にできる集積回路に関する。
【０００２】
【従来の技術】ＴＶ信号の垂直同期信号検出では垂直同
期信号とそれ以外の信号とのパルス幅の違いを利用して
垂直同期信号の検出を行っている。図２は、そのような
垂直同期信号検出回路を示すもので、複合同期信号を入
力端子（１）から印加し、積分回路（２）で積分し積分
結果をコンパレータ（３）に印加している。そこで、コ
ンパレータ（３）の基準電源（４）の値を適宜設定すれ
ば、入力信号が積分回路（２）を充電する「Ｈ」レベル
期間が継続すれば、コンパレータ（３）の出力は「Ｈ］
となる。逆に、入力信号が「Ｌ」レベル期間を継続すれ
ば、コンパレータ（３）の出力は「Ｌ］となる。
期信号とそれ以外の信号とのパルス幅の違いを利用して
垂直同期信号の検出を行っている。図２は、そのような
垂直同期信号検出回路を示すもので、複合同期信号を入
力端子（１）から印加し、積分回路（２）で積分し積分
結果をコンパレータ（３）に印加している。そこで、コ
ンパレータ（３）の基準電源（４）の値を適宜設定すれ
ば、入力信号が積分回路（２）を充電する「Ｈ」レベル
期間が継続すれば、コンパレータ（３）の出力は「Ｈ］
となる。逆に、入力信号が「Ｌ」レベル期間を継続すれ
ば、コンパレータ（３）の出力は「Ｌ］となる。
【０００３】従って図２の回路によれば、複合同期信号
から垂直同期信号を検出できる。
から垂直同期信号を検出できる。
【０００４】
【発明が解決しようとする課題】しかしながら、図２の
ブロックをＩＣ化すると積分回路（２）を構成するコン
デンサ（５）や抵抗（６）の値がバラツキを有してしま
う。すると、積分回路（２）の入出力間における遅延時
間（時定数により定まる）が希望の値からずれてしまう
という問題があった。
ブロックをＩＣ化すると積分回路（２）を構成するコン
デンサ（５）や抵抗（６）の値がバラツキを有してしま
う。すると、積分回路（２）の入出力間における遅延時
間（時定数により定まる）が希望の値からずれてしまう
という問題があった。
【０００５】
【課題を解決するための手段】本発明は、上述の点に鑑
みなされたもので、入力信号を積分する第１積分回路
と、前記入力信号がリセットパルスとして印加されクロ
ック信号をカウントして、一定周期のパルスを発生する
カウンタと、該カウンタの出力パルスを積分する第２積
分回路と、該第２積分回路の出力信号をピークホールド
するピークホールド回路と、前記第１積分回路の出力信
号と前記ピーク検波回路の出力信号とのレベル比較を行
うコンパレータとを備えることを特徴とする。
みなされたもので、入力信号を積分する第１積分回路
と、前記入力信号がリセットパルスとして印加されクロ
ック信号をカウントして、一定周期のパルスを発生する
カウンタと、該カウンタの出力パルスを積分する第２積
分回路と、該第２積分回路の出力信号をピークホールド
するピークホールド回路と、前記第１積分回路の出力信
号と前記ピーク検波回路の出力信号とのレベル比較を行
うコンパレータとを備えることを特徴とする。
【０００６】
【作用】本発明によれば、第１積分回路と同一のバラツ
キを有する第２積分回路に一定周期のクロックを印加
し、その出力信号をコンパレータの基準電圧として印加
しているので、第１及び第２積分回路の時定数のバラツ
キに起因する遅延時間の変動がない。
キを有する第２積分回路に一定周期のクロックを印加
し、その出力信号をコンパレータの基準電圧として印加
しているので、第１及び第２積分回路の時定数のバラツ
キに起因する遅延時間の変動がない。
【０００７】
【実施例】図１は、本発明の集積回路を示すもので、
（７）は入力信号を積分する第１積分回路、（８）は前
記入力信号がリセットパルスとして印加されクロック信
号をカウントして、一定周期のパルスを発生するカウン
タ、（９）は該カウンタ（８）の出力パルスを積分する
第２積分回路、（１０）は該第２積分回路（９）の出力
信号をピークホールドするピークホールド回路、（１
１）は前記第１積分回路（７）の出力信号と前記ピーク
ホールド回路（１０）の出力信号とのレベル比較を行う
コンパレータ、（３０）は、入力信号の立ち上がりエッ
ジを検出し、幅の狭いパルスを発生するエッジ検出回路
である。
（７）は入力信号を積分する第１積分回路、（８）は前
記入力信号がリセットパルスとして印加されクロック信
号をカウントして、一定周期のパルスを発生するカウン
タ、（９）は該カウンタ（８）の出力パルスを積分する
第２積分回路、（１０）は該第２積分回路（９）の出力
信号をピークホールドするピークホールド回路、（１
１）は前記第１積分回路（７）の出力信号と前記ピーク
ホールド回路（１０）の出力信号とのレベル比較を行う
コンパレータ、（３０）は、入力信号の立ち上がりエッ
ジを検出し、幅の狭いパルスを発生するエッジ検出回路
である。
【０００８】図１の入力端子（１２）に図３（イ）に示
す複合同期信号が印加されたとすると、入力信号を積分
する第１積分回路（７）の出力信号は、図３（ロ）の実
線に示すとおりとなる。一方、入力端子（１２）からの
複合同期信号がエッジ検出回路（３０）に印加される
と、その出力は図３（へ）の如くなり、［Ｈ」期間カウ
ンタ（８）をリセットする。カウンタ（８）のリセット
端子に印加されるとカウンタ（８）は、リセット状態を
解除し端子（１３）からのクロック信号をカウントし、
そのカウント値に応じて所望の周期のパルスを発生す
る。カウンタ（８）は、一端リセット解除されると、そ
の状態を継続し、自己リセットするまで、カウントを継
続し、次のリセット解除信号が到来するまで、待機す
る。いま、カウンタ（８）から図３（ハ）に示すパルス
が発生したとすると、該パルスも第２積分回路（９）に
印加され積分される。ここで、第１及び第２積分回路
（７）及び（９）を同一のＩＣ内で隣接する位置に配置
すれば、積分回路を構成する各素子の絶対値は変動して
も、２つの素子間の比は期待値どおりとなるので、第１
及び第２積分回路（７）及び（９）の時定数の比は一定
となる。そこで、第１及び第２積分回路（７）及び
（９）の時定数の比を１：１に設定しておけば、第１及
び第２積分回路（７）及び（９）における遅延時間（立
ち上がりカーブの傾き）は等しくなる。
す複合同期信号が印加されたとすると、入力信号を積分
する第１積分回路（７）の出力信号は、図３（ロ）の実
線に示すとおりとなる。一方、入力端子（１２）からの
複合同期信号がエッジ検出回路（３０）に印加される
と、その出力は図３（へ）の如くなり、［Ｈ」期間カウ
ンタ（８）をリセットする。カウンタ（８）のリセット
端子に印加されるとカウンタ（８）は、リセット状態を
解除し端子（１３）からのクロック信号をカウントし、
そのカウント値に応じて所望の周期のパルスを発生す
る。カウンタ（８）は、一端リセット解除されると、そ
の状態を継続し、自己リセットするまで、カウントを継
続し、次のリセット解除信号が到来するまで、待機す
る。いま、カウンタ（８）から図３（ハ）に示すパルス
が発生したとすると、該パルスも第２積分回路（９）に
印加され積分される。ここで、第１及び第２積分回路
（７）及び（９）を同一のＩＣ内で隣接する位置に配置
すれば、積分回路を構成する各素子の絶対値は変動して
も、２つの素子間の比は期待値どおりとなるので、第１
及び第２積分回路（７）及び（９）の時定数の比は一定
となる。そこで、第１及び第２積分回路（７）及び
（９）の時定数の比を１：１に設定しておけば、第１及
び第２積分回路（７）及び（９）における遅延時間（立
ち上がりカーブの傾き）は等しくなる。
【０００９】そのため、第２積分回路（９）の出力信号
は、図３（ニ）の実線のとおり、図３（ロ）の傾きと等
しい傾きとなる。そこで、ピークホールド回路（１０）
により、図３（ニ）の信号のピークを検出すれば、図３
（ニ）に点線で示すレベルの信号が発生する。図３
（ニ）に点線で示すレベルの信号は、基準電圧としてコ
ンパレータ（１１）に印加される。前述のとおり、この
基準電圧は第１積分回路（７）の出力信号に対しては遅
延を有さないので、所望のレベルで入力信号と基準信号
との比較を行うことができる。
は、図３（ニ）の実線のとおり、図３（ロ）の傾きと等
しい傾きとなる。そこで、ピークホールド回路（１０）
により、図３（ニ）の信号のピークを検出すれば、図３
（ニ）に点線で示すレベルの信号が発生する。図３
（ニ）に点線で示すレベルの信号は、基準電圧としてコ
ンパレータ（１１）に印加される。前述のとおり、この
基準電圧は第１積分回路（７）の出力信号に対しては遅
延を有さないので、所望のレベルで入力信号と基準信号
との比較を行うことができる。
【００１０】即ち、図３（ニ）に点線で示す基準電圧
は、図３（ロ）に点線で示す存在となる。そのため、コ
ンパレータ（１１）の出力信号は、図３（ホ）の如くパ
ルス幅の狭い水平同期信号には応答せず、パルス幅の長
い垂直同期信号には応答して、時刻ｔ１で立ち上がる。
従って図１のブロックによれば、垂直同期信号のような
入力信号のパルス幅検出を行うのに際して生ずる遅延時
間を一定にでき、所望のタイミングで分離した垂直同期
信号を得ることができる。
は、図３（ロ）に点線で示す存在となる。そのため、コ
ンパレータ（１１）の出力信号は、図３（ホ）の如くパ
ルス幅の狭い水平同期信号には応答せず、パルス幅の長
い垂直同期信号には応答して、時刻ｔ１で立ち上がる。
従って図１のブロックによれば、垂直同期信号のような
入力信号のパルス幅検出を行うのに際して生ずる遅延時
間を一定にでき、所望のタイミングで分離した垂直同期
信号を得ることができる。
【００１１】図３（イ）と図３（ホ）との遅延時間の関
係は、図３（ニ）に点線で示す基準電圧の値を変えれ
ば、変更できる。その為、カウンタ（８）から発生する
パルスのパルス幅を変えれば、図３（ニ）に点線で示す
基準電圧の値が変化し、遅延時間を変化させることがで
きる。第１及び第２積分回路（７）及び（９）の構成
は、図２のような抵抗とコンデンサとで作るもののほか
に図４に示すように定電流源とコンデンサによって作る
ようしてもよい。図４では、端子（２０）からの制御信
号に応じて、第１及び第２スイッチ（２１）及び（２
２）は互いに逆の開閉を行い、第１定電流源（２３）に
より、コンデンサ（２４）の充電を行い、第２定電流源
（２５）により、コンデンサ（２４）の放電を行う。
係は、図３（ニ）に点線で示す基準電圧の値を変えれ
ば、変更できる。その為、カウンタ（８）から発生する
パルスのパルス幅を変えれば、図３（ニ）に点線で示す
基準電圧の値が変化し、遅延時間を変化させることがで
きる。第１及び第２積分回路（７）及び（９）の構成
は、図２のような抵抗とコンデンサとで作るもののほか
に図４に示すように定電流源とコンデンサによって作る
ようしてもよい。図４では、端子（２０）からの制御信
号に応じて、第１及び第２スイッチ（２１）及び（２
２）は互いに逆の開閉を行い、第１定電流源（２３）に
より、コンデンサ（２４）の充電を行い、第２定電流源
（２５）により、コンデンサ（２４）の放電を行う。
【００１２】図４に示す積分回路を第１及び第２積分回
路（７）及び（９）に使用して、第２積分回路の定電流
源の電流値を第１積分回路のそれに比べてｎ倍に設定す
る。その様子を図５に示す。図５（ａ）及び（ｂ）の実
線は、第１積分回路における図３の（ハ）と（ニ）との
関係を示す。すると、前記第２積分回路の定電流源の電
流値は、ｎ倍であるので図５（ｂ）の実線の傾きもｎ倍
となり点線の通りとなる。そのため、図５（ｂ）の実線
の場合と同じ程度のピーク検波レベルが必要であれば、
図５（ａ）のパルスは図５（ｃ）のパルス幅でよい。ま
た、この場合には図４のコンデンサの容量値を小さくす
ることができる。
路（７）及び（９）に使用して、第２積分回路の定電流
源の電流値を第１積分回路のそれに比べてｎ倍に設定す
る。その様子を図５に示す。図５（ａ）及び（ｂ）の実
線は、第１積分回路における図３の（ハ）と（ニ）との
関係を示す。すると、前記第２積分回路の定電流源の電
流値は、ｎ倍であるので図５（ｂ）の実線の傾きもｎ倍
となり点線の通りとなる。そのため、図５（ｂ）の実線
の場合と同じ程度のピーク検波レベルが必要であれば、
図５（ａ）のパルスは図５（ｃ）のパルス幅でよい。ま
た、この場合には図４のコンデンサの容量値を小さくす
ることができる。
【００１３】
【発明の効果】以上述べた如く、本発明によれば、第１
積分回路と同一のバラツキを有する第２積分回路に一定
周期のクロックを印加し、その出力信号をコンパレータ
の基準電圧として印加しているので、第１及び第２積分
回路の時定数のバラツキに起因する遅延時間の変動をな
くすことができる。そのため、ＴＶ信号の垂直同期信号
検出のような入力信号のパルス幅検出を正確に行うこと
ができる。
積分回路と同一のバラツキを有する第２積分回路に一定
周期のクロックを印加し、その出力信号をコンパレータ
の基準電圧として印加しているので、第１及び第２積分
回路の時定数のバラツキに起因する遅延時間の変動をな
くすことができる。そのため、ＴＶ信号の垂直同期信号
検出のような入力信号のパルス幅検出を正確に行うこと
ができる。
【図１】本発明の集積回路を示す回路図である。
【図２】従来の垂直同期信号検出用の集積回路を示す回
路図である。
路図である。
【図３】本発明の集積回路の説明に供するための波形図
である。
である。
【図４】本発明の積分回路の別の実施例を示す回路図で
ある。
ある。
【図５】図５の説明に供するための波形図である。
（７） 第１積分回路
（８） カウンタ
（９） 第２積分回路
（１０） ピークホールド回路
（１１） コンパレータ
Claims (2)
- 【請求項１】 入力信号を積分する第１積分回路と、 前記入力信号がリセットパルスとして印加されクロック
信号をカウントして、一定周期のパルスを発生するカウ
ンタと、 該カウンタの出力パルスを積分する第２積分回路と、 該第２積分回路の出力信号をピークホールドするピーク
ホールド回路と、 前記第１積分回路の出力信号と前記ピークホールド回路
の出力信号とのレベル比較を行うコンパレータと、を備
えることを特徴とする集積回路。 - 【請求項２】前記第１及び第２積分回路は、 コンデンサと、該コンデンサを充電する第１電流源と、
前記コンデンサを放電させる第２電流源とを有すること
を特徴とする請求項１記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17268094A JP3485635B2 (ja) | 1994-07-25 | 1994-07-25 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17268094A JP3485635B2 (ja) | 1994-07-25 | 1994-07-25 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0836006A JPH0836006A (ja) | 1996-02-06 |
| JP3485635B2 true JP3485635B2 (ja) | 2004-01-13 |
Family
ID=15946379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17268094A Expired - Fee Related JP3485635B2 (ja) | 1994-07-25 | 1994-07-25 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3485635B2 (ja) |
-
1994
- 1994-07-25 JP JP17268094A patent/JP3485635B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0836006A (ja) | 1996-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20071024 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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