JP2593780Y2 - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JP2593780Y2 JP2593780Y2 JP1992040550U JP4055092U JP2593780Y2 JP 2593780 Y2 JP2593780 Y2 JP 2593780Y2 JP 1992040550 U JP1992040550 U JP 1992040550U JP 4055092 U JP4055092 U JP 4055092U JP 2593780 Y2 JP2593780 Y2 JP 2593780Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- constant current
- output
- comparator
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Pulse Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、入力パルス信号に対し
て任意の遅延量とパルス幅をもったパルスを発生する回
路に関するものである。
て任意の遅延量とパルス幅をもったパルスを発生する回
路に関するものである。
【０００２】
【従来の技術】従来、ある入力パルスに対して、遅延量
とパルス幅を変化させたパルスを出力するためには、図
５に示すような回路が使用されていた。図５において、
１、２は立上りエッジトリガ型のモノマルチ、３はイン
バータであり、前段のモノマルチ１は抵抗Ｒ１とコンデ
ンサＣ１で時定数が設定され、後段のモノマルチは抵抗
Ｒ２とコンデンサＣ２で時定数が設定されている。
とパルス幅を変化させたパルスを出力するためには、図
５に示すような回路が使用されていた。図５において、
１、２は立上りエッジトリガ型のモノマルチ、３はイン
バータであり、前段のモノマルチ１は抵抗Ｒ１とコンデ
ンサＣ１で時定数が設定され、後段のモノマルチは抵抗
Ｒ２とコンデンサＣ２で時定数が設定されている。
【０００３】この回路では、図６に示すように、ａ点に
１個のパルスを印加すると、それがインバータ３で反転
されるで、そのパルスの立下がりでモノマルチ１がトリ
ガされ、そのモノマルチ１の反転Ｑ出力（ｂ点）にＴ１
＝Ｒ１・Ｃ１のパルス幅の反転パルスが出力し、このパ
ルスが次のモノマルチ２に入力して、そのモノマルチ２
のＱ出力（ｃ点）にＴ２＝Ｒ２・Ｃ２のパルス幅の出力
が出力する。以上によって、任意のパルス幅のパルスを
入力して、遅延量がＴ１で、パルス幅がＴ２の新たなパ
ルスを得ることができる。
１個のパルスを印加すると、それがインバータ３で反転
されるで、そのパルスの立下がりでモノマルチ１がトリ
ガされ、そのモノマルチ１の反転Ｑ出力（ｂ点）にＴ１
＝Ｒ１・Ｃ１のパルス幅の反転パルスが出力し、このパ
ルスが次のモノマルチ２に入力して、そのモノマルチ２
のＱ出力（ｃ点）にＴ２＝Ｒ２・Ｃ２のパルス幅の出力
が出力する。以上によって、任意のパルス幅のパルスを
入力して、遅延量がＴ１で、パルス幅がＴ２の新たなパ
ルスを得ることができる。
【０００４】
【考案が解決しようとする課題】しかし、このようにモ
ノマルチを２個直列接続する回路では、２個のモノマル
チ及び２組の時定数素子が必要となり、ＩＣ化する際に
外付け部品が増加するという問題がある。
ノマルチを２個直列接続する回路では、２個のモノマル
チ及び２組の時定数素子が必要となり、ＩＣ化する際に
外付け部品が増加するという問題がある。
【０００５】本考案の目的は、外付け部品を少なくでき
るようにしたパルス発生回路を提供することである。
るようにしたパルス発生回路を提供することである。
【０００６】
【課題を解決するための手段】このために本考案は、入
力信号の変化を検出するＦＦ回路と、該ＦＦ回路の出力
の反転により第１の定電流を吐き出し、復帰により第２
の定電流を吸い込む定電流コンパレータと、該定電流コ
ンパレータの第１、第２の定電流で充電／放電されるコ
ンデンサと、該コンデンサの電圧が第１の閾値を上回る
と出力を反転し該第１の閾値より低い第２の閾値を下回
ると復帰するヒステリシス付きコンパレータと、該コン
デンサの電圧が上記ヒステリシス付きコンパレータの上
記第１の閾値より高い第３の閾値を上回ると上記ＦＦ回
路をリセットさせるリセット回路とから構成した。
力信号の変化を検出するＦＦ回路と、該ＦＦ回路の出力
の反転により第１の定電流を吐き出し、復帰により第２
の定電流を吸い込む定電流コンパレータと、該定電流コ
ンパレータの第１、第２の定電流で充電／放電されるコ
ンデンサと、該コンデンサの電圧が第１の閾値を上回る
と出力を反転し該第１の閾値より低い第２の閾値を下回
ると復帰するヒステリシス付きコンパレータと、該コン
デンサの電圧が上記ヒステリシス付きコンパレータの上
記第１の閾値より高い第３の閾値を上回ると上記ＦＦ回
路をリセットさせるリセット回路とから構成した。
【０００７】
【実施例】以下、本考案の実施例について説明する。図
１はその一実施例のパルス発生回路のブロック図であ
る。４はＤ端子に電圧Ｖｃｃが印加されたＤＦＦ回路で
あり、ＣＬ端子に印加する信号の立上り毎に、Ｑ出力が
「Ｈ」と「Ｌ」に交互に変化する。５は定電流出力コン
パレータであって、反転入力端子に基準電圧Ｖａが印加
され、非反転入力端子にＤＦＦ回路４のＱ出力が印加す
る。この定電流コンパレータ５は非反転入力端子の電圧
が基準電圧Ｖａ以上になることによって、コンデンサＣ
３に定電流Ｉａで充電を行い、基準電圧Ｖａ未満に低下
すことによってそのコンデンサＣ３の電荷を定電流Ｉｂ
で放電する。６はヒステリシス付きコンパレータであっ
て、入力電圧が増大するときはそれが閾値Ｖｂに達する
と出力を「Ｈ」に立ち上げ、減少するときはそれが閾値
Ｖｃ（＜Ｖｂ）に達すると出力を「Ｌ」に立ち下げる。
７はコンパレータからなるリセット回路であって、反転
入力端子に基準電圧Ｖｄが印加されている。８は出力端
子である。
１はその一実施例のパルス発生回路のブロック図であ
る。４はＤ端子に電圧Ｖｃｃが印加されたＤＦＦ回路で
あり、ＣＬ端子に印加する信号の立上り毎に、Ｑ出力が
「Ｈ」と「Ｌ」に交互に変化する。５は定電流出力コン
パレータであって、反転入力端子に基準電圧Ｖａが印加
され、非反転入力端子にＤＦＦ回路４のＱ出力が印加す
る。この定電流コンパレータ５は非反転入力端子の電圧
が基準電圧Ｖａ以上になることによって、コンデンサＣ
３に定電流Ｉａで充電を行い、基準電圧Ｖａ未満に低下
すことによってそのコンデンサＣ３の電荷を定電流Ｉｂ
で放電する。６はヒステリシス付きコンパレータであっ
て、入力電圧が増大するときはそれが閾値Ｖｂに達する
と出力を「Ｈ」に立ち上げ、減少するときはそれが閾値
Ｖｃ（＜Ｖｂ）に達すると出力を「Ｌ」に立ち下げる。
７はコンパレータからなるリセット回路であって、反転
入力端子に基準電圧Ｖｄが印加されている。８は出力端
子である。
【０００８】さて、この回路では、図２に示すように、
インバータ３に印加するパルス（ａ点）が「Ｌ」に立ち
下がると、ＤＦＦ回路４のＣＬ端子の電圧が「Ｈ」に立
上り、そのＱ出力（ｄ点）が「Ｈ」に立ち上がる。この
「Ｈ」レベルは基準電圧Ｖａ以上の電圧であるので、定
電流出力コンパレータ５から定電流Ｉａが吐き出され
て、コンデンサＣ３が定電流充電され、そのコンデンサ
Ｃ３の電圧（ｅ点）が一定の角度で上昇する。そして、
この電圧が閾値Ｖｂに達すると、ヒステリシス付きコン
パレータ６の出力（ｇ点）が「Ｈ」に立ち上がる。コン
デンサＣ３の電圧が更に上昇してリセット回路７の基準
電圧Ｖｄにまで達すると、そのリセット回路５が反転し
てその出力（ｆ点）が「Ｈ」に立上り、ＤＦＦ回路４に
リセットがかかる。このため、そのＱ出力が「Ｌ」に立
下がり、定電流コンパレータ５が定電流Ｉｂを引き込む
ので、コンデンサＣ３がその定電流Ｉｂで放電され、一
定の角度で減少する。そして、この電圧が閾値Ｖｃに達
すると、ヒステリシス付きコンパレータ６が反転して出
力が「Ｌ」に立ち下がる。
インバータ３に印加するパルス（ａ点）が「Ｌ」に立ち
下がると、ＤＦＦ回路４のＣＬ端子の電圧が「Ｈ」に立
上り、そのＱ出力（ｄ点）が「Ｈ」に立ち上がる。この
「Ｈ」レベルは基準電圧Ｖａ以上の電圧であるので、定
電流出力コンパレータ５から定電流Ｉａが吐き出され
て、コンデンサＣ３が定電流充電され、そのコンデンサ
Ｃ３の電圧（ｅ点）が一定の角度で上昇する。そして、
この電圧が閾値Ｖｂに達すると、ヒステリシス付きコン
パレータ６の出力（ｇ点）が「Ｈ」に立ち上がる。コン
デンサＣ３の電圧が更に上昇してリセット回路７の基準
電圧Ｖｄにまで達すると、そのリセット回路５が反転し
てその出力（ｆ点）が「Ｈ」に立上り、ＤＦＦ回路４に
リセットがかかる。このため、そのＱ出力が「Ｌ」に立
下がり、定電流コンパレータ５が定電流Ｉｂを引き込む
ので、コンデンサＣ３がその定電流Ｉｂで放電され、一
定の角度で減少する。そして、この電圧が閾値Ｖｃに達
すると、ヒステリシス付きコンパレータ６が反転して出
力が「Ｌ」に立ち下がる。
【０００９】以上から、出力端子８には図２のｇに示す
ように、インバータ３に入力したパルスの「Ｌ」への立
下がり時点から時間Ｔ３だけ遅れた時間Ｔ４のパルス幅
のパルスが現れる。遅延時間Ｔ３はコンデンサＣ３、定
電流Ｉａ、及び閾値Ｖｂで決まり、パルス幅Ｔ４はコン
デンサＣ３、基準電圧Ｖｄ、定電流Ｉｂ、閾値Ｖｃで決
まるので、これらを適宜設定することによって、所望の
遅延時間とパルス幅を設定することができるようにな
る。
ように、インバータ３に入力したパルスの「Ｌ」への立
下がり時点から時間Ｔ３だけ遅れた時間Ｔ４のパルス幅
のパルスが現れる。遅延時間Ｔ３はコンデンサＣ３、定
電流Ｉａ、及び閾値Ｖｂで決まり、パルス幅Ｔ４はコン
デンサＣ３、基準電圧Ｖｄ、定電流Ｉｂ、閾値Ｖｃで決
まるので、これらを適宜設定することによって、所望の
遅延時間とパルス幅を設定することができるようにな
る。
【００１０】この回路をＩＣ化するとき、コンデンサＣ
３を外付け素子にすれば足りる。また、定電流コンパレ
ータ５の定電流Ｉａ、Ｉｂの値を小さく設定すれば、コ
ンデンサＣ３の容量を小さくできるので、これをＩＣに
内蔵させることもできる。
３を外付け素子にすれば足りる。また、定電流コンパレ
ータ５の定電流Ｉａ、Ｉｂの値を小さく設定すれば、コ
ンデンサＣ３の容量を小さくできるので、これをＩＣに
内蔵させることもできる。
【００１１】図３は上記した図１の定電流コンパレータ
５を具体化した回路を示す図であって、この定電流コン
パレータ５は、トランジスタＱ１〜Ｑ８、抵抗Ｒ３〜Ｒ
１１、及び定電流源５１で構成され、基準電圧Ｖａは抵
抗Ｒ６とＲ９で電源電圧Ｖｃｃを分割して得ている。ま
た、図４はリセット回路７を具体化した回路を示す図で
あって、このリセット回路７は、トランジスタＱ９〜Ｑ
１２、抵抗Ｒ１２〜Ｒ１９で構成され、基準電圧Ｖｄは
抵抗Ｒ１３、Ｒ１７で電源電圧Ｖｃｃを分割して得てい
る。
５を具体化した回路を示す図であって、この定電流コン
パレータ５は、トランジスタＱ１〜Ｑ８、抵抗Ｒ３〜Ｒ
１１、及び定電流源５１で構成され、基準電圧Ｖａは抵
抗Ｒ６とＲ９で電源電圧Ｖｃｃを分割して得ている。ま
た、図４はリセット回路７を具体化した回路を示す図で
あって、このリセット回路７は、トランジスタＱ９〜Ｑ
１２、抵抗Ｒ１２〜Ｒ１９で構成され、基準電圧Ｖｄは
抵抗Ｒ１３、Ｒ１７で電源電圧Ｖｃｃを分割して得てい
る。
【００１２】
【考案の効果】以上のように本考案によれば、コンデン
サ１個で時定数を決定することができるので、ＩＣ化す
るとき外付け部品がこれ１個ですみ、またこのコンデン
サはＩＣに内蔵させることもできる。
サ１個で時定数を決定することができるので、ＩＣ化す
るとき外付け部品がこれ１個ですみ、またこのコンデン
サはＩＣに内蔵させることもできる。
【図１】 本考案の一実施例のパルス発生回路であ
る。
る。
【図２】 同パルス発生回路の動作のタイミングチャ
ートである。
ートである。
【図３】 同パルス発生回路の定電流コンパレータの
回路図である。
回路図である。
【図４】 同パルス発生回路のリセット回路の回路図
である。
である。
【図５】 従来のパルス発生回路の回路図である。
【図６】 従来のパルス発生回路の動作のタイミング
チャートである。
チャートである。
【符号の説明】 ３：インバータ、４：ＤＦＦ回路、５：定電流コンパレ
ータ、６：ヒステリシス付きコンパレータ、７：リセッ
ト回路。
ータ、６：ヒステリシス付きコンパレータ、７：リセッ
ト回路。
Claims (1)
- 【請求項１】入力信号の変化を検出するＦＦ回路と、該
ＦＦ回路の出力の反転により第１の定電流を吐き出し、
復帰により第２の定電流を吸い込む定電流コンパレータ
と、該定電流コンパレータの第１、第２の定電流で充電
／放電されるコンデンサと、該コンデンサの電圧が第１
の閾値を上回ると出力を反転し該第１の閾値より低い第
２の閾値を下回ると復帰するヒステリシス付きコンパレ
ータと、該コンデンサの電圧が上記ヒステリシス付きコ
ンパレータの上記第１の閾値より高い第３の閾値を上回
ると上記ＦＦ回路をリセットさせるリセット回路とから
なることを特徴とするパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992040550U JP2593780Y2 (ja) | 1992-05-22 | 1992-05-22 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992040550U JP2593780Y2 (ja) | 1992-05-22 | 1992-05-22 | パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0597128U JPH0597128U (ja) | 1993-12-27 |
| JP2593780Y2 true JP2593780Y2 (ja) | 1999-04-12 |
Family
ID=12583564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992040550U Expired - Fee Related JP2593780Y2 (ja) | 1992-05-22 | 1992-05-22 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2593780Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63236409A (ja) * | 1987-03-25 | 1988-10-03 | Matsushita Electric Ind Co Ltd | 遅延時間制御回路 |
-
1992
- 1992-05-22 JP JP1992040550U patent/JP2593780Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0597128U (ja) | 1993-12-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5916470A (ja) | パルス検出回路 | |
| JPS62149215A (ja) | 時定数回路 | |
| JP2593780Y2 (ja) | パルス発生回路 | |
| JPH0255968B2 (ja) | ||
| JP3222308B2 (ja) | 電気信号遅延回路 | |
| JPS63305755A (ja) | スイッチング電源制御回路 | |
| JPH028146B2 (ja) | ||
| JPH0583007B2 (ja) | ||
| JPS645384Y2 (ja) | ||
| JPS5820939Y2 (ja) | 電位変動検出回路 | |
| SU1691939A1 (ru) | Генератор треугольного напр жени | |
| JP2956983B2 (ja) | 垂直同期信号分離回路 | |
| JPH04265012A (ja) | パワー・オン・リセット回路 | |
| JPS5941638Y2 (ja) | 単安定マルチバイブレ−タ | |
| JPH0122273Y2 (ja) | ||
| SU1704276A1 (ru) | Формирователь импульсов | |
| JPH04354264A (ja) | 水平発振回路 | |
| JPS5839419Y2 (ja) | 電流リセット回路 | |
| JP3064481B2 (ja) | 電子タイマ | |
| JPH0212752Y2 (ja) | ||
| JPS63261172A (ja) | 周波数検出回路 | |
| JPS62107629A (ja) | 限時回路 | |
| JPS5813044B2 (ja) | 発振回路 | |
| JPS61164322A (ja) | パルス位相シフト回路 | |
| JPH0145250B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990126 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |