JPS61164322A - パルス位相シフト回路 - Google Patents
パルス位相シフト回路Info
- Publication number
- JPS61164322A JPS61164322A JP60006401A JP640185A JPS61164322A JP S61164322 A JPS61164322 A JP S61164322A JP 60006401 A JP60006401 A JP 60006401A JP 640185 A JP640185 A JP 640185A JP S61164322 A JPS61164322 A JP S61164322A
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- JP
- Japan
- Prior art keywords
- voltage
- circuit
- terminal
- input
- phase shift
- Prior art date
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- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路において広く用いられ、パル
スの立上りと立下りを同一時間遅延させる、パルス位相
シフト回路に関するものである。
スの立上りと立下りを同一時間遅延させる、パルス位相
シフト回路に関するものである。
従来の技術
第３図に、従来のパルス遅延回路を組み合わせて構成さ
れた、パルス位相シフト回路の実施例回路図を示す。第
３図において、Ｇ２．Ｑ、は、それぞれ、コンデンサＣ
２，Ｃ，を放電するだめのスイッチングトランジスタ、
Ｒ２，Ｒ，はそれぞれコンデンサＧ２．Ｇ３を充電する
ための比較的大きな抵抗、ム２．ム、はコンパレータで
ある。
れた、パルス位相シフト回路の実施例回路図を示す。第
３図において、Ｇ２．Ｑ、は、それぞれ、コンデンサＣ
２，Ｃ，を放電するだめのスイッチングトランジスタ、
Ｒ２，Ｒ，はそれぞれコンデンサＧ２．Ｇ３を充電する
ための比較的大きな抵抗、ム２．ム、はコンパレータで
ある。
第４図には、従来のパルス位相シフト回路の電圧波形を
示した。第４図のｖ４．ｖ２．ｖ６．ｖ７．ｖ８は、そ
れぞれ、第３図の端子１．２，６，７．８の各電圧であ
る。以下、第３図、第４図をもとに、従来のパルス位相
シフト回路の動作を説明する。
示した。第４図のｖ４．ｖ２．ｖ６．ｖ７．ｖ８は、そ
れぞれ、第３図の端子１．２，６，７．８の各電圧であ
る。以下、第３図、第４図をもとに、従来のパルス位相
シフト回路の動作を説明する。
端子６の電圧は、入力端子１の電圧が高レベルの時に低
レベルとなるが、入力端子１の電圧が低レベルになって
、トランジスタＱ２がオフになった場合には、コンデン
サＣ２および抵抗Ｒ２で決定される時定数でゆっくりと
立ち上がり、この電圧が基準電圧ｖｒｅ ｆをこえた時
、はじめて、コンバレータム２の出力端子７は低レベル
となる。この遅延時間では、ｖｒｅｒ＝’Ａ”ｉｃＣの
場合、τ＝’２Ｒ２・ｆｆｎ（２）となる。第３図の回
路は、この遅延回路を２段直列に接続したもので、出力
端子２の電圧波形ｖ２は、入力端子１の電圧波形ｖ１に
比べて、立上りで、ｃ２Ｒ２Ａ’ｎ（２） 、立下りで
Ｃ５Ｒ、ｌｎ （２）遅延することになり、’２”２”
Ｃ，Ｒ３とすれば、パルス位相シフト回路とすることが
できる。
レベルとなるが、入力端子１の電圧が低レベルになって
、トランジスタＱ２がオフになった場合には、コンデン
サＣ２および抵抗Ｒ２で決定される時定数でゆっくりと
立ち上がり、この電圧が基準電圧ｖｒｅ ｆをこえた時
、はじめて、コンバレータム２の出力端子７は低レベル
となる。この遅延時間では、ｖｒｅｒ＝’Ａ”ｉｃＣの
場合、τ＝’２Ｒ２・ｆｆｎ（２）となる。第３図の回
路は、この遅延回路を２段直列に接続したもので、出力
端子２の電圧波形ｖ２は、入力端子１の電圧波形ｖ１に
比べて、立上りで、ｃ２Ｒ２Ａ’ｎ（２） 、立下りで
Ｃ５Ｒ、ｌｎ （２）遅延することになり、’２”２”
Ｃ，Ｒ３とすれば、パルス位相シフト回路とすることが
できる。
発明が解決しようとする問題点
従来のパルス遅延回路を組み合わせて構成された、パル
ス位相シフト回路においては、立ち上がり、立ち下がり
を別個に遅延させるため、これらの回路を集積回路化し
た場合には、遅延回路要素（Ｃ，Ｒ）を外付けするため
の端子が２つ必要になり、又、これらの遅延時間を調整
する場合には、２カ所について別個に調整する必要があ
るため、調整個所が多くなるという問題点を有していた
。
ス位相シフト回路においては、立ち上がり、立ち下がり
を別個に遅延させるため、これらの回路を集積回路化し
た場合には、遅延回路要素（Ｃ，Ｒ）を外付けするため
の端子が２つ必要になり、又、これらの遅延時間を調整
する場合には、２カ所について別個に調整する必要があ
るため、調整個所が多くなるという問題点を有していた
。
本発明はこれらの点に鑑みてなされたものであり、従来
の、立上り、立下りについて、別個の回路要素（Ｇ、Ｒ
）による遅延回路を用いたパルス位相シフト回路に代わ
りに、単一の回路要素（Ｃ９Ｒ）による遅延回路を用い
て、立上り、立下りの遅延を共通に行なうことを目的と
してなされたものである。
の、立上り、立下りについて、別個の回路要素（Ｇ、Ｒ
）による遅延回路を用いたパルス位相シフト回路に代わ
りに、単一の回路要素（Ｃ９Ｒ）による遅延回路を用い
て、立上り、立下りの遅延を共通に行なうことを目的と
してなされたものである。
問題点を解決するための手段
本発明は、パルス信号を排他的論理和回路の一方の入力
とＤ型フリップフロップのデータ入力とにそれぞれ、入
力し、このクリップフロンプの出力を上記排他的論理和
回路の他方の入力となし、かつ、この排他的論理和回路
の反転出力を放電用スイッチングトランジスタのベース
に接続し、かつ、このトランジスタのコレクタに積分用
のコンデンサー及びこのコンデンサーの充電用抵抗を接
続し、かつ、上記コレクタを、負入力側に基準電圧を印
加したコンパレータの正入力に接続し、さらにこのコン
パレータの出力を前記り型フリップフロ、ツブのクロッ
ク入力とする。この時、Ｄ型フリップフロップの出力は
、入力のパルス信号に比べて立上り、立下りとも、上記
抵抗とコンデンサーで決まる、一定の時間遅延した電圧
波形となる。
とＤ型フリップフロップのデータ入力とにそれぞれ、入
力し、このクリップフロンプの出力を上記排他的論理和
回路の他方の入力となし、かつ、この排他的論理和回路
の反転出力を放電用スイッチングトランジスタのベース
に接続し、かつ、このトランジスタのコレクタに積分用
のコンデンサー及びこのコンデンサーの充電用抵抗を接
続し、かつ、上記コレクタを、負入力側に基準電圧を印
加したコンパレータの正入力に接続し、さらにこのコン
パレータの出力を前記り型フリップフロ、ツブのクロッ
ク入力とする。この時、Ｄ型フリップフロップの出力は
、入力のパルス信号に比べて立上り、立下りとも、上記
抵抗とコンデンサーで決まる、一定の時間遅延した電圧
波形となる。
作用
本発明のパルス位相シフト回路では、パルスの立上り、
立下りとも、入力パルスの変化した際、放電用トランジ
スタが非導通となり、コンデンサーの充電が開始され、
この電圧が基準電圧となるまでの時間が遅延時間となる
ため、従来のように。
立下りとも、入力パルスの変化した際、放電用トランジ
スタが非導通となり、コンデンサーの充電が開始され、
この電圧が基準電圧となるまでの時間が遅延時間となる
ため、従来のように。
ＯＲを２組用いる必要がなくなる。
実施例
第１図に、本発明のパルス位相シフト回路の実施例を示
す。図において、１は入力端子、２は出力端子、Ｄ−Ｆ
ＦはＤ型フリップフロップ、ＸＮＯＲは反転出力の排他
的論理和回路（排他的Ｎ０Ｒ）、Ｑ、はスイッチングト
ランジスタ、’１１Ｒ＋は時定数を決めるコンデンサー
及び抵抗、ム１はコンパレータである。第２図には、第
１図の１〜５の各端子の電圧波形を示した。以下、第１
図、第２図をもとに、本発明のパルス位相シフト回路を
説明する。第１図において、端子１の電圧が高レベルか
ら低レベルもしくは低レベルから高レベルに変化すると
、スイッチングトランジスタＱ、が非導通となり、コン
デンサーＣＸの充電が開始される。この状態は端子４の
電圧がコンノくレータム、の基準電圧Ｖｒｅ ｆに達す
るまで続く。
す。図において、１は入力端子、２は出力端子、Ｄ−Ｆ
ＦはＤ型フリップフロップ、ＸＮＯＲは反転出力の排他
的論理和回路（排他的Ｎ０Ｒ）、Ｑ、はスイッチングト
ランジスタ、’１１Ｒ＋は時定数を決めるコンデンサー
及び抵抗、ム１はコンパレータである。第２図には、第
１図の１〜５の各端子の電圧波形を示した。以下、第１
図、第２図をもとに、本発明のパルス位相シフト回路を
説明する。第１図において、端子１の電圧が高レベルか
ら低レベルもしくは低レベルから高レベルに変化すると
、スイッチングトランジスタＱ、が非導通となり、コン
デンサーＣＸの充電が開始される。この状態は端子４の
電圧がコンノくレータム、の基準電圧Ｖｒｅ ｆに達す
るまで続く。
端子４の電圧が基準電圧Ｖｒｅｆを越えると、コンバレ
ータム、の出力が低レベルから高レベルに変わり、Ｄ型
フリップフロツプＤ−ＦＦの出力が、入力端子１と同レ
ベルとなり、スイッチングトランジスタＱ、が導通して
、端子４の電圧はふたたびＯｖとなる。以上の動作をく
り返す事により、本回路は、パルスの立上りと立下りを
同一時間遅延させる、パルス位相シフト回路としての動
作を実現することができる。本回路による遅延時間ｒは ｒ＝Ｇ、 ・Ｒ，１ｎ（２） となる。
ータム、の出力が低レベルから高レベルに変わり、Ｄ型
フリップフロツプＤ−ＦＦの出力が、入力端子１と同レ
ベルとなり、スイッチングトランジスタＱ、が導通して
、端子４の電圧はふたたびＯｖとなる。以上の動作をく
り返す事により、本回路は、パルスの立上りと立下りを
同一時間遅延させる、パルス位相シフト回路としての動
作を実現することができる。本回路による遅延時間ｒは ｒ＝Ｇ、 ・Ｒ，１ｎ（２） となる。
発明の効果
本発明のパルス位相シフト回路を用いることにより、集
積回路化した場合、必要な端子数及び外付部品点数が少
なく、かつ、立上りと立下りの遅延時間が常に等しい、
パルス位相シフト回路を実現することができる。
積回路化した場合、必要な端子数及び外付部品点数が少
なく、かつ、立上りと立下りの遅延時間が常に等しい、
パルス位相シフト回路を実現することができる。
第１図は従来のパルス位相シフト回路の回路図、第２図
は第１図の回路の電圧波形の図、第３図は１・・・・・
・入力端子、２・・・・・・出力端子、Ｑ、、Ｑ２．Ｑ
３・・−・・・トランジスタ、Ｃ５，Ｃ２，Ｃ３・・・
・・・コンデンサ、Ｒ，、Ｒ２，Ｒ３・・・・・・抵抗
、Ａ１．ム２１ム３・・・・・・コンパレータ、ｖｒｅ
ｆ・・・・・・基準電圧源、ＸＮＯＲ・・・・・・反
転出力型の排他的論理和回路、ＤＦ／Ｆ・・・・・・Ｄ
型フリフプフロツプ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 吟間
は第１図の回路の電圧波形の図、第３図は１・・・・・
・入力端子、２・・・・・・出力端子、Ｑ、、Ｑ２．Ｑ
３・・−・・・トランジスタ、Ｃ５，Ｃ２，Ｃ３・・・
・・・コンデンサ、Ｒ，、Ｒ２，Ｒ３・・・・・・抵抗
、Ａ１．ム２１ム３・・・・・・コンパレータ、ｖｒｅ
ｆ・・・・・・基準電圧源、ＸＮＯＲ・・・・・・反
転出力型の排他的論理和回路、ＤＦ／Ｆ・・・・・・Ｄ
型フリフプフロツプ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 吟間
Claims (1)
- 排他的論理和回路の一方の入力と共通接続したデータ入
力をもつＤ型フリップフロップの正出力を、前記排他的
論理和回路の他方の入力となし、前記排他的論理和回路
の反転出力を、エミッタ接地ＮＰＮトランジスタのベー
スに接続し、前記ＮＰＮトランジスタのコレクタを、他
端を電源端子に接続した抵抗、他端を接地したコンデン
サ、及び負入力に基準電圧を印加したコンパレータの正
入力にそれぞれ接続し、前記コンパレータの出力を前記
Ｄ型フリップフロップのクロック入力とした構成のパル
ス位相シフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006401A JPS61164322A (ja) | 1985-01-17 | 1985-01-17 | パルス位相シフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60006401A JPS61164322A (ja) | 1985-01-17 | 1985-01-17 | パルス位相シフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61164322A true JPS61164322A (ja) | 1986-07-25 |
Family
ID=11637342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60006401A Pending JPS61164322A (ja) | 1985-01-17 | 1985-01-17 | パルス位相シフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61164322A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129597A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 遅延回路 |
| JP2010245675A (ja) * | 2009-04-02 | 2010-10-28 | Fuji Electric Systems Co Ltd | 発振回路およびそれを用いたスイッチング電源装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59156018A (ja) * | 1983-02-24 | 1984-09-05 | Nec Ic Microcomput Syst Ltd | パルス遅延回路 |
-
1985
- 1985-01-17 JP JP60006401A patent/JPS61164322A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59156018A (ja) * | 1983-02-24 | 1984-09-05 | Nec Ic Microcomput Syst Ltd | パルス遅延回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129597A (ja) * | 1986-11-19 | 1988-06-01 | Nec Corp | 遅延回路 |
| JP2010245675A (ja) * | 2009-04-02 | 2010-10-28 | Fuji Electric Systems Co Ltd | 発振回路およびそれを用いたスイッチング電源装置 |
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