JPH01314013A - デューティ可変回路 - Google Patents
デューティ可変回路Info
- Publication number
- JPH01314013A JPH01314013A JP14393088A JP14393088A JPH01314013A JP H01314013 A JPH01314013 A JP H01314013A JP 14393088 A JP14393088 A JP 14393088A JP 14393088 A JP14393088 A JP 14393088A JP H01314013 A JPH01314013 A JP H01314013A
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- clock
- capacitor
- output
- circuit
- channel
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- Pending
Links
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- 238000010586 diagram Methods 0.000 description 8
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- 102100040487 Keratin, type I cytoskeletal 13 Human genes 0.000 description 2
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- 230000000694 effects Effects 0.000 description 2
- 101710099573 Casein kinase II subunit alpha Proteins 0.000 description 1
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- 101000994455 Homo sapiens Keratin, type I cytoskeletal 23 Proteins 0.000 description 1
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Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入力クロックのデユーティ比を可変させる
デユーティ可変回路に関する。
デユーティ可変回路に関する。
この発明は、入力クロックのデユーティ比を可変させる
デユーティ可変回路において、直列接続された第１及び
第２のＭＯＳトランジスタとそれぞれ直列に第１及び第
２の電流源を接続し、入力クロックに応じて第１及び第
２のＭＯＳトランジスタをスイッチングさせ、これによ
りコンデンサを第１及び第２の電流源で充放電させ、コ
ンデンサの端子電圧から線形な対称波を出力させ、この
コンデンサの端子電圧の直流レベルをクランプ回路で設
定し、このクランプ回路の出力を用いて出力クロックを
形成することにより、デユーティ比の可変に線形性を持
たせ、任意のデユーティ比に正確に設定できるとともに
、出力クロックを安定させるようにしたものである。
デユーティ可変回路において、直列接続された第１及び
第２のＭＯＳトランジスタとそれぞれ直列に第１及び第
２の電流源を接続し、入力クロックに応じて第１及び第
２のＭＯＳトランジスタをスイッチングさせ、これによ
りコンデンサを第１及び第２の電流源で充放電させ、コ
ンデンサの端子電圧から線形な対称波を出力させ、この
コンデンサの端子電圧の直流レベルをクランプ回路で設
定し、このクランプ回路の出力を用いて出力クロックを
形成することにより、デユーティ比の可変に線形性を持
たせ、任意のデユーティ比に正確に設定できるとともに
、出力クロックを安定させるようにしたものである。
入力クロックのデユーティ比を可変させるデユーティ可
変回路としては、ゲート遅延を利用した構成のものと、
積分回路を利用した構成のものがある。
変回路としては、ゲート遅延を利用した構成のものと、
積分回路を利用した構成のものがある。
第３図は、ゲート遅延を利用してデユーティ比を可変さ
せるようにした従来のデユーティ可変回路の一例である
。第３図において、入力クロックＣＫ１１が入力端子５
１に供給され、このクロックＣＫＩＩがＡＮＤゲート５
２の両入力端に供給されるとともに、このクロックＣＫ
ＩＩがＡＮＤゲート５３の一方の入力端に供給される。
せるようにした従来のデユーティ可変回路の一例である
。第３図において、入力クロックＣＫ１１が入力端子５
１に供給され、このクロックＣＫＩＩがＡＮＤゲート５
２の両入力端に供給されるとともに、このクロックＣＫ
ＩＩがＡＮＤゲート５３の一方の入力端に供給される。
ＡＮＤゲート５２の出力ＣＫ１２がＡＮＤゲート５３の
他方の入力端に供給される。ＡＮＤゲート５３の出力Ｃ
Ｋ１３が出力端子５４から取り出される。
他方の入力端に供給される。ＡＮＤゲート５３の出力Ｃ
Ｋ１３が出力端子５４から取り出される。
入力端子５１に第４図Ａに示すようなデユーティ比５０
％のクロックＣＫＩＩが供給されるとする。ＡＮＤゲー
ト５３の一方の入力端には、このクロックＣＫＩＩがそ
のまま供給される。これに対して、ＡＮＤゲート５３の
他方の入力端には、このクロックＣＫＩＩがＡＮＤゲー
ト５２のゲート遅延分遅延されたクロックＣＫ１２が供
給される。すなわち、ＡＮＤゲート５２のゲート遅延量
をτｄとすると、ＡＮＤゲート５２でクロックＣＫ１１
がτｄだけ遅延され、第４図Ｂに示すようなりロックＣ
Ｋ１２がＡＮＤゲート５２がら出力される。このクロッ
クＣＫ１２がＡＮＤゲート５３の他方の入力端に供給さ
れる。
％のクロックＣＫＩＩが供給されるとする。ＡＮＤゲー
ト５３の一方の入力端には、このクロックＣＫＩＩがそ
のまま供給される。これに対して、ＡＮＤゲート５３の
他方の入力端には、このクロックＣＫＩＩがＡＮＤゲー
ト５２のゲート遅延分遅延されたクロックＣＫ１２が供
給される。すなわち、ＡＮＤゲート５２のゲート遅延量
をτｄとすると、ＡＮＤゲート５２でクロックＣＫ１１
がτｄだけ遅延され、第４図Ｂに示すようなりロックＣ
Ｋ１２がＡＮＤゲート５２がら出力される。このクロッ
クＣＫ１２がＡＮＤゲート５３の他方の入力端に供給さ
れる。
このように、ＡＮＤゲート５３の一方の入力端には入力
クロックＣＫＩＩがそのまま供給され、ＡＮＤゲート５
３の他方の入力端にはクロックＣＫｉｔがＡＮＤゲート
５２のゲート遅延分遅延されたクロックＣＫ１２が供給
されるので、出力端子５４からは、第４図Ｃに示すよう
に、デユーティ比の可変されたクロックＣＫ１３が出力
される。
クロックＣＫＩＩがそのまま供給され、ＡＮＤゲート５
３の他方の入力端にはクロックＣＫｉｔがＡＮＤゲート
５２のゲート遅延分遅延されたクロックＣＫ１２が供給
されるので、出力端子５４からは、第４図Ｃに示すよう
に、デユーティ比の可変されたクロックＣＫ１３が出力
される。
第５図は、積分回路を利用してデユーティ比を可変させ
るようにした従来のデユーティ可変回路の一例である。
るようにした従来のデユーティ可変回路の一例である。
第５図において、抵抗６１及びコンデンサ６２により積
分回路６３が構成される。
分回路６３が構成される。
入力端子６４に入力クロックＣＫ２１が供給される。こ
のクロックＣＫ２１が積分回路６３で積分される。この
積分された信号３２２がバッファ６５に供給される。バ
ッファ６５の出力ＧＫ２３が出力端子６６から取り出さ
れる。
のクロックＣＫ２１が積分回路６３で積分される。この
積分された信号３２２がバッファ６５に供給される。バ
ッファ６５の出力ＧＫ２３が出力端子６６から取り出さ
れる。
入力端子６４に第６図Ａに示すようなデユーティ比５０
％のクロックＣＫ２１が供給されるとする。このクロッ
クＣＫ２１が積分回路６３で積分され、積分回路６３か
らは、第６図Ｂに示すような信号３２２が出力される。
％のクロックＣＫ２１が供給されるとする。このクロッ
クＣＫ２１が積分回路６３で積分され、積分回路６３か
らは、第６図Ｂに示すような信号３２２が出力される。
この積分回路６３の出力３２２がバッファ６５に供給さ
れる。バッファ６５の出力は、積分回路６３の出力Ｓ２
２がスレショアＬ／ ）’レベルＶい、。を越えるとハ
イレベルになり、積分回路６３の出力Ｓ２２がスレショ
ルドレベルＶ Ｌｋ、。以下になるとローレベルになる
。積分回路６３の出力Ｓ２２は、第６図Ｂに示すように
、時点ｔｓ＋〜時点ｔｓｔ、時点ｔＳ３〜時点ｔｓ４、
時点ｔＳｓ〜ＩＩ点ｔ ｓｔｈでスレショルドレベルＶ
ｔｈ、。
れる。バッファ６５の出力は、積分回路６３の出力Ｓ２
２がスレショアＬ／ ）’レベルＶい、。を越えるとハ
イレベルになり、積分回路６３の出力Ｓ２２がスレショ
ルドレベルＶ Ｌｋ、。以下になるとローレベルになる
。積分回路６３の出力Ｓ２２は、第６図Ｂに示すように
、時点ｔｓ＋〜時点ｔｓｔ、時点ｔＳ３〜時点ｔｓ４、
時点ｔＳｓ〜ＩＩ点ｔ ｓｔｈでスレショルドレベルＶ
ｔｈ、。
以上になり、時点ｔｓｚ〜時点ｔ％１、時点ｔ％４〜時
点ｔｓｓでスレショルドレベルＶい、。以下になる。
点ｔｓｓでスレショルドレベルＶい、。以下になる。
したがって、第６図Ｃに示すように、出力端子６６から
取り出されるクロックＣＫ２３は、時点ｔ、Ｉ〜時点ｔ
ａｘ、時点ｔｓｓ〜時点ｔｓ４、時点ｔｓｓ〜時点ｔｓ
＆でハイレベルになる。
取り出されるクロックＣＫ２３は、時点ｔ、Ｉ〜時点ｔ
ａｘ、時点ｔｓｓ〜時点ｔｓ４、時点ｔｓｓ〜時点ｔｓ
＆でハイレベルになる。
このように積分回路を利用してデユーティ比を可変させ
るようにしたデユーティ可変回路としては、実願昭６３
−４９４８１号明細書に示されているように、入出力端
間に直列接続された２つのインバータ回路間の電圧変化
のタイミングを、入力クロックに応じた２つのスイッチ
回路の開閉動作によるコンデンサの充放電によって変化
させるようにしたものも提案されている。
るようにしたデユーティ可変回路としては、実願昭６３
−４９４８１号明細書に示されているように、入出力端
間に直列接続された２つのインバータ回路間の電圧変化
のタイミングを、入力クロックに応じた２つのスイッチ
回路の開閉動作によるコンデンサの充放電によって変化
させるようにしたものも提案されている。
このように、入力クロックのデユーティ比を可変させる
デユーティ可変回路には、ゲート遅延を利用した構成の
ものと、積分回路を利用した構成のものとがある。
デユーティ可変回路には、ゲート遅延を利用した構成の
ものと、積分回路を利用した構成のものとがある。
第３図に示したゲート遅延を利用したデユーティ可変回
路は、ＡＮＤゲート５２のゲート遅延量により出力クロ
ックのデユーティ比が決定される。
路は、ＡＮＤゲート５２のゲート遅延量により出力クロ
ックのデユーティ比が決定される。
したがって、所望のデユーティ比のクロックを得ること
が難しい、すなわち、ゲート回路１殿当たりの遅延量は
略々法まっているので、任意のデユーティ比のクロック
を得る場合には、ＡＮＤゲート５２を多段接続する必要
がある。
が難しい、すなわち、ゲート回路１殿当たりの遅延量は
略々法まっているので、任意のデユーティ比のクロック
を得る場合には、ＡＮＤゲート５２を多段接続する必要
がある。
第５図に示した従来の積分回路を利用したデユーティ可
変回路は、積分回路６３を構成する抵抗６１及びコンデ
ンサ６２の時定数によりデユーティ比が決定される。と
ころが、このような従来の積分回路を利用したデユーテ
ィ可変回路では、積分回路６３の出力３２２が第６図Ｂ
に示したように指数関数的に変化する。このように、積
分回路６３の出力がリニアに変化しないので、所望のデ
ユーティ比のクロックを得ることが難しい。また、積分
回路６３の出力Ｓ２２がリニアに変化していないので、
出力クロックの安定性が悪い。
変回路は、積分回路６３を構成する抵抗６１及びコンデ
ンサ６２の時定数によりデユーティ比が決定される。と
ころが、このような従来の積分回路を利用したデユーテ
ィ可変回路では、積分回路６３の出力３２２が第６図Ｂ
に示したように指数関数的に変化する。このように、積
分回路６３の出力がリニアに変化しないので、所望のデ
ユーティ比のクロックを得ることが難しい。また、積分
回路６３の出力Ｓ２２がリニアに変化していないので、
出力クロックの安定性が悪い。
したがってこの発明の目的は、所望のデユーティ比のク
ロックを正確に得ることができるデユーティ可変回路を
提供することにある。
ロックを正確に得ることができるデユーティ可変回路を
提供することにある。
この発明の他の目的は、安定性の良いクロックを得るこ
とができるデユーティ可変回路を提供することにある。
とができるデユーティ可変回路を提供することにある。
この発明は、直列接続された第１及び第２のＭＯＳトラ
ンジスタロ及び７と、 第１及び第２のＭＯＳトランジスタロ及び７にそれぞれ
直列接続された第１及び第２の電流源８及び９と、 第１及び第２のＭＯＳトランジスタロ及び７の接続点に
接続された積分用のコンデンサ１２と、積分用のコンデ
ンサ１２の出力の直流レベルを設定するクランプ回路２
２とを有し、 第１及び第２の電流源により、積分用のコンデンサ１２
を充放電してこの積分用コンデンサ１２の出力を対称波
となし、 積分用のコンデンサ１２の出力の直流レベルをクランプ
回路２２で設定し、所望のデユーティ比のクロックを得
るようにしたことを特徴とするデユーティ可変回路であ
る。
ンジスタロ及び７と、 第１及び第２のＭＯＳトランジスタロ及び７にそれぞれ
直列接続された第１及び第２の電流源８及び９と、 第１及び第２のＭＯＳトランジスタロ及び７の接続点に
接続された積分用のコンデンサ１２と、積分用のコンデ
ンサ１２の出力の直流レベルを設定するクランプ回路２
２とを有し、 第１及び第２の電流源により、積分用のコンデンサ１２
を充放電してこの積分用コンデンサ１２の出力を対称波
となし、 積分用のコンデンサ１２の出力の直流レベルをクランプ
回路２２で設定し、所望のデユーティ比のクロックを得
るようにしたことを特徴とするデユーティ可変回路であ
る。
第１及び第２のＭＯ３Ｉ−ランジスタロ及び７は、入力
クロックＣＫＩに応じてスイッチングされる。
クロックＣＫＩに応じてスイッチングされる。
これにより、コンデンサ１２に充放電電流が流される。
そして、このコンデンサ１２．の端子電圧Ｓ２から対称
な三角波又は台形波が得られるように、電流源８及び９
の電流値１１及びＩ２とコンデンサ１２のキャパシタン
スが設定される。このように、コンデンサ１２の端子電
圧Ｓ２が線形性の良い対称波となるため、所望のデユー
ティ比のクロックを容易に得ることができるとともに、
安定したクロックを得ることができる。
な三角波又は台形波が得られるように、電流源８及び９
の電流値１１及びＩ２とコンデンサ１２のキャパシタン
スが設定される。このように、コンデンサ１２の端子電
圧Ｓ２が線形性の良い対称波となるため、所望のデユー
ティ比のクロックを容易に得ることができるとともに、
安定したクロックを得ることができる。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図はこの発明の一実施例を示すものである。
第１図において、１は入力端子であり、入力端子１がＰ
チャンネルＭＯ３トランジスタ２のゲート及びＮチャン
ネルＭＯ３トランジスタ３のゲートに接続される。Ｐチ
ャンネルＭＯＳトランジスタ２とＮチャンネルＭＯ３ト
ランジスタ３とが直列接続され、ＰチャンネルＭＯ３ｔ
−ランジスノ２の他端が電源端子４に接続され、Ｎチャ
ンネルＭＯＳトランジスタ３の他端が接地端子５に接続
される。ＰチャンネルＭＯ３トランジスタ２及びＮチャ
ンネルＭＯ３トランジスタ３によりＣＭＯＳインバータ
回路２１が構成される。
チャンネルＭＯ３トランジスタ２のゲート及びＮチャン
ネルＭＯ３トランジスタ３のゲートに接続される。Ｐチ
ャンネルＭＯＳトランジスタ２とＮチャンネルＭＯ３ト
ランジスタ３とが直列接続され、ＰチャンネルＭＯ３ｔ
−ランジスノ２の他端が電源端子４に接続され、Ｎチャ
ンネルＭＯＳトランジスタ３の他端が接地端子５に接続
される。ＰチャンネルＭＯ３トランジスタ２及びＮチャ
ンネルＭＯ３トランジスタ３によりＣＭＯＳインバータ
回路２１が構成される。
ＰチャンネルＭＯ３Ｉ−ランジスタ２とＮチャンネルＭ
ＯＳトランジスタ３の接続点がＰチャンネルＭＯ３トラ
ンジスタロのゲート及びＮチャンネルＭ ＯＳ−トラン
ジスタフのゲートに接続される。
ＯＳトランジスタ３の接続点がＰチャンネルＭＯ３トラ
ンジスタロのゲート及びＮチャンネルＭ ＯＳ−トラン
ジスタフのゲートに接続される。
ＰチャンネルＭＯ３トランジスタロとＮチャンネルＭＯ
３トランジスタフとが直列接続される。ＰチャンネルＭ
ＯＳトランジスタ６の他端が電流源８の一端に接続され
る。電流源８の他端が電源端子４に接続される。Ｎチャ
ンネルＭＯＳトランジスタ７の他端が電流源９の一端に
接続される。電流源９の他端が接地端子５に接続される
。ＰチャンネルＭＯ３トランジスタロとＮチャンネルＭ
ＯＳトランジスタ７との接続点がクランプコンデンサ１
１の一端に接続されるとともに、ＰチャンネルＭＯ３ト
ランジスタロとＮチャンネルＭＯＳトランジスタ７との
接続点にコンデンサ１２の一端が接続される。コンデン
サ１２の他端が接地端子５に接続される。
３トランジスタフとが直列接続される。ＰチャンネルＭ
ＯＳトランジスタ６の他端が電流源８の一端に接続され
る。電流源８の他端が電源端子４に接続される。Ｎチャ
ンネルＭＯＳトランジスタ７の他端が電流源９の一端に
接続される。電流源９の他端が接地端子５に接続される
。ＰチャンネルＭＯ３トランジスタロとＮチャンネルＭ
ＯＳトランジスタ７との接続点がクランプコンデンサ１
１の一端に接続されるとともに、ＰチャンネルＭＯ３ト
ランジスタロとＮチャンネルＭＯＳトランジスタ７との
接続点にコンデンサ１２の一端が接続される。コンデン
サ１２の他端が接地端子５に接続される。
クランプコンデンサ１１の他端がＰチャンネルＭＯＳト
ランジスタ１５のゲート及びＮチャンネルＭＯ３Ｉ−ラ
ンジスタ１６のゲートに接続されるとともに、ダイオー
ド１３のカソードに接続される。ダイオード１３のアノ
ードと接地端子５との間に直流電圧源１４が挿入される
。クランプコンデンサ１１、ダイオード１３、直流電圧
源１４によりクランプ回路２２が構成される。
ランジスタ１５のゲート及びＮチャンネルＭＯ３Ｉ−ラ
ンジスタ１６のゲートに接続されるとともに、ダイオー
ド１３のカソードに接続される。ダイオード１３のアノ
ードと接地端子５との間に直流電圧源１４が挿入される
。クランプコンデンサ１１、ダイオード１３、直流電圧
源１４によりクランプ回路２２が構成される。
ＰチャンネルＭＯ３トランジスタ１５とＮチャンネルＭ
Ｏ３トランジスタ１６りが直列接続され、Ｐチャンネル
ＭＯ３トランジスタ１５の他端が電源端子４に接続され
、ＮチャンネルＭＯ３トランジスタ１６の他端が接地端
子５に接続される。ＰチャンネルＭＯ３トランジスタ１
５及びＮチャンネルＭＯＳトランジスタ１６によりＣＭ
ＯＳインバータ回路２３が構成される。
Ｏ３トランジスタ１６りが直列接続され、Ｐチャンネル
ＭＯ３トランジスタ１５の他端が電源端子４に接続され
、ＮチャンネルＭＯ３トランジスタ１６の他端が接地端
子５に接続される。ＰチャンネルＭＯ３トランジスタ１
５及びＮチャンネルＭＯＳトランジスタ１６によりＣＭ
ＯＳインバータ回路２３が構成される。
ＰチャンネルＭＯ３トランジスタ１５とＮチャンネルＭ
Ｏ３トランジスタ１６の接続点がＰチャンネルＭＯ３ト
ランジスタ１７のゲート及びＮチャンネルＭＯ３トラン
ジスタ１８のゲートに接続される。ＰチャンネルＭＯ３
トランジスタ１７とＮチャンネルＭＯ３Ｉ−ランジスタ
１８とが直列接続れ、ＰチャンネルＭＯ３トランジスタ
１７の他端が電源端子４に接続され、ＮチャンネルＭＯ
Ｓトランジスタ１８の他端が接地端子５に接続される。
Ｏ３トランジスタ１６の接続点がＰチャンネルＭＯ３ト
ランジスタ１７のゲート及びＮチャンネルＭＯ３トラン
ジスタ１８のゲートに接続される。ＰチャンネルＭＯ３
トランジスタ１７とＮチャンネルＭＯ３Ｉ−ランジスタ
１８とが直列接続れ、ＰチャンネルＭＯ３トランジスタ
１７の他端が電源端子４に接続され、ＮチャンネルＭＯ
Ｓトランジスタ１８の他端が接地端子５に接続される。
ＰチャンネルＭＯ５トランジスタ１７及びＮチャンネル
ＭＯ３トランジスタ１８によりＣＭＯＳインバータ回路
２４が構成される。ＰチャンネルＭＯ３トランジスタ１
７とＮチャンネルＭＯＳトランジスタ１８との接続点か
ら出力端子１９が導出される。
ＭＯ３トランジスタ１８によりＣＭＯＳインバータ回路
２４が構成される。ＰチャンネルＭＯ３トランジスタ１
７とＮチャンネルＭＯＳトランジスタ１８との接続点か
ら出力端子１９が導出される。
この発明の一実施例の動作について説明する。
入力端子１からインバータ回路２１に入力クロックＣＫ
Ｉが供給される。このクロックＣＫｌがインバータ回路
２１で反転され、インバータ回路２１からクロックで７
丁が出力される。
Ｉが供給される。このクロックＣＫｌがインバータ回路
２１で反転され、インバータ回路２１からクロックで７
丁が出力される。
このクロックでＴＴがＰチャンネルＭＯ５トランジスタ
ロのゲート及びＮチャンネルＭＯ５トランジスタフのゲ
ートに供給される。クロックττＴがローレベルの時に
は、ＰチャンネルＭＯ３トランジスタロがオンし、Ｎチ
ャンネルＭＯ３トランジスタフがオフする。このため、
電流源８からの電流■１がＰチャンネルＭＯＳトランジ
スタ６を介してコンデンサ１２に流れ込み、コンデンサ
１２が充電される。クロックで”ＫＴがハイレベルの時
には、ＰチャンネルＭＯ３トランジスタロがオフし、Ｎ
チャンネルＭＯ３トランジスタフがオンする。このため
、電流源９の電流■２によりコンデンサ１２がＮチャン
ネルＭＯＳトランジスタ７を介して放電される。
ロのゲート及びＮチャンネルＭＯ５トランジスタフのゲ
ートに供給される。クロックττＴがローレベルの時に
は、ＰチャンネルＭＯ３トランジスタロがオンし、Ｎチ
ャンネルＭＯ３トランジスタフがオフする。このため、
電流源８からの電流■１がＰチャンネルＭＯＳトランジ
スタ６を介してコンデンサ１２に流れ込み、コンデンサ
１２が充電される。クロックで”ＫＴがハイレベルの時
には、ＰチャンネルＭＯ３トランジスタロがオフし、Ｎ
チャンネルＭＯ３トランジスタフがオンする。このため
、電流源９の電流■２によりコンデンサ１２がＮチャン
ネルＭＯＳトランジスタ７を介して放電される。
このように、コンデンサ１２は、定電流１１及び１２に
より充放電されるので、ＰチャンネルＭＯＳトランジス
タ６及びＮチャンネルＭＯＳトランジスタ７とコンデン
サ１２の一端から得られる信号Ｓｌは、三角波又は台形
波となる。なお、この一実施例では、信号Ｓ１が対称的
な三角波となるように、電流源８及び９の電流値■１及
びＩ２とコンデンサ１２のキャパシタンスを設定するよ
うにしている。
より充放電されるので、ＰチャンネルＭＯＳトランジス
タ６及びＮチャンネルＭＯＳトランジスタ７とコンデン
サ１２の一端から得られる信号Ｓｌは、三角波又は台形
波となる。なお、この一実施例では、信号Ｓ１が対称的
な三角波となるように、電流源８及び９の電流値■１及
びＩ２とコンデンサ１２のキャパシタンスを設定するよ
うにしている。
このＰチャンネルＭＯ３トランジスタロ及びＮチャンネ
ルＭＯ３トランジスタフとコンデンサ１２の一端との接
続点から得られる信号Ｓ１がクランプ回路２２に供給さ
れる。クランプ回路２２で（を号ｓ１のボトムレベルが
所定のクランプレベルにクランプされる。
ルＭＯ３トランジスタフとコンデンサ１２の一端との接
続点から得られる信号Ｓ１がクランプ回路２２に供給さ
れる。クランプ回路２２で（を号ｓ１のボトムレベルが
所定のクランプレベルにクランプされる。
このクランプ回路２２の出力Ｓ２がインバータ回路２３
に供給される。インバータ回路２３のスレショルドレベ
ルを■いとすると、信号Ｓ２がスレショルドレベル■い
以上の時には、インバータ回路２３の出力がローレベル
になる。信号Ｓ２がスレショルドレベル■い以下の時に
は、インバータ回路２３の出力がハイレベルになる。
に供給される。インバータ回路２３のスレショルドレベ
ルを■いとすると、信号Ｓ２がスレショルドレベル■い
以上の時には、インバータ回路２３の出力がローレベル
になる。信号Ｓ２がスレショルドレベル■い以下の時に
は、インバータ回路２３の出力がハイレベルになる。
インバータ回路２３の出力クロックでＴＴがインハータ
回路２４に供給される。インバータ回路２４でクロック
ｍが反転される。インバータ回路２４から出力されるク
ロックＣＫ２が出力端子１９から取り出される。
回路２４に供給される。インバータ回路２４でクロック
ｍが反転される。インバータ回路２４から出力されるク
ロックＣＫ２が出力端子１９から取り出される。
例えば、入力端子１に、第２図Ａに示すように、デユー
ティ比が５０％のクロックＣＫＩが供給されるとする。
ティ比が５０％のクロックＣＫＩが供給されるとする。
このクロックＣＫＩは、インバータ回路２１で反転され
、インバータ回路２１がら第２図Ｂに示すようなりロッ
クτＴＴが出力される。
、インバータ回路２１がら第２図Ｂに示すようなりロッ
クτＴＴが出力される。
インバータ回路２１の出力クロック−σ玉１−がローレ
ベルになる時点ｔ、〜時点ｔｚ、時点ｔ、〜時点ｔ４、
時点ｔ５〜時点１１．では、コンデンサ１２が電流値が
１１なる電流源８からの電流により矢印ｐで示すように
充電される。インバータ回路２１の出力クロックτＴＴ
がハイレベルになる時点ｔ２〜時点Ｌ３、時点ｔ４〜時
点ＬＳ、時点１６〜時点ｔ７では、コンデンサ１２が電
流値が１２なる電流源９からの電流により矢印ｑで示す
ように放電される。したがって、ＰチャンネルＭＯＳト
ランジスタ６及びＮチャンネルＭＯ３Ｉ−ランジスタフ
とコンデンサ１２の一端との接続点から得られる信号３
１は、第２図Ｃに示すような三角波となる。
ベルになる時点ｔ、〜時点ｔｚ、時点ｔ、〜時点ｔ４、
時点ｔ５〜時点１１．では、コンデンサ１２が電流値が
１１なる電流源８からの電流により矢印ｐで示すように
充電される。インバータ回路２１の出力クロックτＴＴ
がハイレベルになる時点ｔ２〜時点Ｌ３、時点ｔ４〜時
点ＬＳ、時点１６〜時点ｔ７では、コンデンサ１２が電
流値が１２なる電流源９からの電流により矢印ｑで示す
ように放電される。したがって、ＰチャンネルＭＯＳト
ランジスタ６及びＮチャンネルＭＯ３Ｉ−ランジスタフ
とコンデンサ１２の一端との接続点から得られる信号３
１は、第２図Ｃに示すような三角波となる。
この信号３１は、クランプ回路２２でクランプされる。
第２図りは、クランプレベルをＶＣＩに設定した場合の
クランプ回路２２の出力Ｓ２を示している。なお、第２
図りにおいて一点鎖線で示す波形は、クランプされる前
の信号Ｓ１を示している。
クランプ回路２２の出力Ｓ２を示している。なお、第２
図りにおいて一点鎖線で示す波形は、クランプされる前
の信号Ｓ１を示している。
第２図Ｅは、クランプレベルをＶｃｚ（Ｖｃｔ＞ＶＣ２
）に設定した場合のクランプ回路２２の出力Ｓ２を示し
ている。なお、第２図計において一点鎖線で示す波形は
、クランプされる前の信号Ｓ１を示している。
）に設定した場合のクランプ回路２２の出力Ｓ２を示し
ている。なお、第２図計において一点鎖線で示す波形は
、クランプされる前の信号Ｓ１を示している。
クランプレベルがＶＣＩに設定されている場合には、時
点ｔｌｌ〜時点ｔ１！、時点ｔ’３〜時点ｔ１４でクラ
ンプ回路の出力３２（第２図Ｄ）がスレショルドレベル
Ｖい以上になる。したがって、インバータ回路２３の出
力τに丁が第２図Ｆに示すようになり、出力端子１９か
ら取り出されるクロックＣＫ２は、第２図Ｇに示すよう
に、時点ｔｌＩ〜時４ ｔ ＋ ｚ、時点ｔ１３〜時点
ｔ１４でハイレベルになり、時点１１１〜時点ｔｌ’Ｊ
、時点ｔ１４〜時点ｔｔｓでローレベルになる。
点ｔｌｌ〜時点ｔ１！、時点ｔ’３〜時点ｔ１４でクラ
ンプ回路の出力３２（第２図Ｄ）がスレショルドレベル
Ｖい以上になる。したがって、インバータ回路２３の出
力τに丁が第２図Ｆに示すようになり、出力端子１９か
ら取り出されるクロックＣＫ２は、第２図Ｇに示すよう
に、時点ｔｌＩ〜時４ ｔ ＋ ｚ、時点ｔ１３〜時点
ｔ１４でハイレベルになり、時点１１１〜時点ｔｌ’Ｊ
、時点ｔ１４〜時点ｔｔｓでローレベルになる。
クランプレベルがｖｅｘに設定されている場合には、時
点ｔｚＩ〜時点む２ｔ、時点ｔ！３〜時点ｔｔ４でクラ
ンプ回路の出力３２（第２図Ｅ）がスレショルドレベル
■い以上になる。したがって、インバータ回路２３の出
力τＴＴが第２図Ｈに示すようになり、出力端子１９か
ら取り出されるクロックＣＫ２は、第２図１に示すよう
に、時点ｔ２１〜時点ｔｔｚ、時点ｔ２３〜時点ｔｚｎ
でハイレベルになり、時点ｔｔｚ〜時点ｔｚ１、時点ｔ
！４〜時点ｔ□でローレベルになる。
点ｔｚＩ〜時点む２ｔ、時点ｔ！３〜時点ｔｔ４でクラ
ンプ回路の出力３２（第２図Ｅ）がスレショルドレベル
■い以上になる。したがって、インバータ回路２３の出
力τＴＴが第２図Ｈに示すようになり、出力端子１９か
ら取り出されるクロックＣＫ２は、第２図１に示すよう
に、時点ｔ２１〜時点ｔｔｚ、時点ｔ２３〜時点ｔｚｎ
でハイレベルになり、時点ｔｔｚ〜時点ｔｚ１、時点ｔ
！４〜時点ｔ□でローレベルになる。
第２図Ｇと第２図１とを比較すればわかるように、クラ
ンプレベルがＶＣＩの場合には、出力端子１９から出力
されるクロックＣＫ２のハイレベルの期間はＴ、になり
、クランプレベルが■、２の場合には、出力端子１９か
ら出力されるクロックＣＫ２のハイレベルの期間はＴｚ
になり、クランプ回路２２のクランプレベルを可変させ
ることにより、出力クロックＣＫ２のデユーティ比を可
変させることができる。
ンプレベルがＶＣＩの場合には、出力端子１９から出力
されるクロックＣＫ２のハイレベルの期間はＴ、になり
、クランプレベルが■、２の場合には、出力端子１９か
ら出力されるクロックＣＫ２のハイレベルの期間はＴｚ
になり、クランプ回路２２のクランプレベルを可変させ
ることにより、出力クロックＣＫ２のデユーティ比を可
変させることができる。
このように、クランプ回路２２のクランプレベルを可変
してデユーティ比を設定する他、電流源８及び９の電流
値■１及びＩ２を可変させてデユーティ比を設定するこ
ともできる。また、インバータ回路２３のスレショルド
レベル■いを可変させることにより、デユーティ比を設
定することも可能である。勿論コンデンサ１２のキャパ
シタンスを変えることで、デユーティ比を可変させるこ
ともできる。
してデユーティ比を設定する他、電流源８及び９の電流
値■１及びＩ２を可変させてデユーティ比を設定するこ
ともできる。また、インバータ回路２３のスレショルド
レベル■いを可変させることにより、デユーティ比を設
定することも可能である。勿論コンデンサ１２のキャパ
シタンスを変えることで、デユーティ比を可変させるこ
ともできる。
この発明によれば、コンデンサ１２が電流源８及び９に
より充放電される。そして、このコンデンサ１２の端子
電圧Ｓ２から対称な三角波又は台形波が得られるように
、電流源８及び９の電流値Ｉｌ及びＩ２とコンデンサ１
２のキャパシタンスが設定される。このように、コンデ
ンサ１２の端予電圧Ｓ２がリニアな対称波となるため、
所望のデユーティ比のクロックを容易に得ることができ
るとともに、安定したクロックを得ることができる。
より充放電される。そして、このコンデンサ１２の端子
電圧Ｓ２から対称な三角波又は台形波が得られるように
、電流源８及び９の電流値Ｉｌ及びＩ２とコンデンサ１
２のキャパシタンスが設定される。このように、コンデ
ンサ１２の端予電圧Ｓ２がリニアな対称波となるため、
所望のデユーティ比のクロックを容易に得ることができ
るとともに、安定したクロックを得ることができる。
第１図はこの発明の一実施例の接続図、第２図はこの発
明の一実施例の説明に用いる波形図、第３図は従来のデ
ユーティ可変回路の一例の接続図、第４図は従来のデユ
ーティ可変回路の一例の説明に用いる波形図、第５図は
従来のデユーティ可変回路の他の例の接続図、第６図は
従来のデユーティ可変回路の他の例の説明に用いる波形
図である。 図面における主要な符号の説明 ｌ二人力端子、 ６：ＰチャンネルＭＯＳトランジスタ、７：Ｎチャンネ
ルＭＯ３Ｉ−ランジスタ、８．９：電流源、 １２：
積分用のコンデンサ、１１出力端子、 ２１．２３．２４：インバータ回路、 ２２：クランプ回路。 代理人 弁理士 杉 浦 正 知 −′１こ弛ノ多プ 第１図 イコヒ粂イ列 第３図 第６図
明の一実施例の説明に用いる波形図、第３図は従来のデ
ユーティ可変回路の一例の接続図、第４図は従来のデユ
ーティ可変回路の一例の説明に用いる波形図、第５図は
従来のデユーティ可変回路の他の例の接続図、第６図は
従来のデユーティ可変回路の他の例の説明に用いる波形
図である。 図面における主要な符号の説明 ｌ二人力端子、 ６：ＰチャンネルＭＯＳトランジスタ、７：Ｎチャンネ
ルＭＯ３Ｉ−ランジスタ、８．９：電流源、 １２：
積分用のコンデンサ、１１出力端子、 ２１．２３．２４：インバータ回路、 ２２：クランプ回路。 代理人 弁理士 杉 浦 正 知 −′１こ弛ノ多プ 第１図 イコヒ粂イ列 第３図 第６図
Claims (1)
- 【特許請求の範囲】 直列接続された第１及び第２のＭＯＳトランジスタと、 上記第１及び第２のＭＯＳトランジスタにそれぞれ直列
接続された第１及び第２の電流源と、上記第１及び第２
のＭＯＳトランジスタの接続点に接続された積分用のコ
ンデンサと、 上記積分用のコンデンサの出力の直流レベルを設定する
クランプ回路とを有し、 上記第１及び第２の電流源により上記積分用のコンデン
サを充放電して上記積分用コンデンサの出力を対称波と
なし、 上記積分用のコンデンサの出力の直流レベルを上記クラ
ンプ回路で設定し、所望のデューティ比のクロックを得
るようにしたことを特徴とするデューティ可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14393088A JPH01314013A (ja) | 1988-06-11 | 1988-06-11 | デューティ可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14393088A JPH01314013A (ja) | 1988-06-11 | 1988-06-11 | デューティ可変回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01314013A true JPH01314013A (ja) | 1989-12-19 |
Family
ID=15350390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14393088A Pending JPH01314013A (ja) | 1988-06-11 | 1988-06-11 | デューティ可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01314013A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002035740A1 (fr) * | 2000-10-26 | 2002-05-02 | Fujitsu Limited | Circuit de commande de duree d'impulsion |
| JP2008066836A (ja) * | 2006-09-05 | 2008-03-21 | Fujitsu Ltd | ジッタ低減回路 |
| JP2013138436A (ja) * | 2007-11-08 | 2013-07-11 | Qualcomm Inc | 調整可能デューティサイクル回路 |
| US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
-
1988
- 1988-06-11 JP JP14393088A patent/JPH01314013A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002035740A1 (fr) * | 2000-10-26 | 2002-05-02 | Fujitsu Limited | Circuit de commande de duree d'impulsion |
| US6700423B1 (en) | 2000-10-26 | 2004-03-02 | Fujitsu Limited | Pulse width control circuit controlling pulse width of output light |
| US6940327B2 (en) | 2000-10-26 | 2005-09-06 | Fujitsu Limited | Pulse width control circuit controlling pulse width of output light |
| JP2008066836A (ja) * | 2006-09-05 | 2008-03-21 | Fujitsu Ltd | ジッタ低減回路 |
| JP2013138436A (ja) * | 2007-11-08 | 2013-07-11 | Qualcomm Inc | 調整可能デューティサイクル回路 |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US8847638B2 (en) | 2009-07-02 | 2014-09-30 | Qualcomm Incorporated | High speed divide-by-two circuit |
| US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
| US8854098B2 (en) | 2011-01-21 | 2014-10-07 | Qualcomm Incorporated | System for I-Q phase mismatch detection and correction |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
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