JP2000013197A - クロックブースタ回路 - Google Patents
クロックブースタ回路Info
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Abstract
(57)【要約】
【課題】電源電圧の変動に関わらず、昇圧時間を一定に
する。 【解決手段】端子ＣＬＫに基本クロックＩＮを入力する
と基本クロックの２分周の信号を出力端子Ｑから出力す
るＤ型フリップフロップ８１と、この分周クロックを反
転するインバータ８２、８３と、インバータ８３の出力
が印加され、そのベース端子に基準電圧が印加されてい
る低しきい値Ｎ型ＭＯＳＦＥＴ８４と、これに接続され
る容量素子８５と、Ｎ型ＭＯＳＦＥＴ８７およびＰ型Ｍ
ＯＳＦＥＴ８６がインバータ動作をするように接続され
たトランジスタ対と、前記基本クロックを反転するイン
バータ８８と、インバータ８３の出力信号とインバータ
８８の出力信号とのＮＡＮＤ演算を行うＮＡＮＤ回路８
９とを有し、ＮＡＮＤ回路８９の出力はトランジスタ８
６、８７のベースに供給される。
する。 【解決手段】端子ＣＬＫに基本クロックＩＮを入力する
と基本クロックの２分周の信号を出力端子Ｑから出力す
るＤ型フリップフロップ８１と、この分周クロックを反
転するインバータ８２、８３と、インバータ８３の出力
が印加され、そのベース端子に基準電圧が印加されてい
る低しきい値Ｎ型ＭＯＳＦＥＴ８４と、これに接続され
る容量素子８５と、Ｎ型ＭＯＳＦＥＴ８７およびＰ型Ｍ
ＯＳＦＥＴ８６がインバータ動作をするように接続され
たトランジスタ対と、前記基本クロックを反転するイン
バータ８８と、インバータ８３の出力信号とインバータ
８８の出力信号とのＮＡＮＤ演算を行うＮＡＮＤ回路８
９とを有し、ＮＡＮＤ回路８９の出力はトランジスタ８
６、８７のベースに供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、基本クロックの所
定部分を昇圧する（ブースト）ためのクロックブースタ
回路の改良に関する。
定部分を昇圧する（ブースト）ためのクロックブースタ
回路の改良に関する。
【０００２】
【従来の技術】従来のクロックブースタ回路の構成図を
図７に、その動作タイミングチャートを図８に示す。図
７に示す従来のクロックブースタ回路は、クロックＡを
反転するためのインバータ１０、このインバータ１０の
出力電圧を充放電してインバータ出力遅延回路として作
用する容量素子１４と、クロックＡが印加されるように
接続され、基準電圧ＶREF がゲートに印加されている低
しきい値Ｎ型ＭＯＳＦＥＴ１５と、この低しきい値Ｎ型
ＭＯＳＦＥＴ１５に一端が接続される容量素子１１と、
容量素子１１と容量素子１４との間に設けられたトラン
ジスタ対（１２、１３）とを有している。
図７に、その動作タイミングチャートを図８に示す。図
７に示す従来のクロックブースタ回路は、クロックＡを
反転するためのインバータ１０、このインバータ１０の
出力電圧を充放電してインバータ出力遅延回路として作
用する容量素子１４と、クロックＡが印加されるように
接続され、基準電圧ＶREF がゲートに印加されている低
しきい値Ｎ型ＭＯＳＦＥＴ１５と、この低しきい値Ｎ型
ＭＯＳＦＥＴ１５に一端が接続される容量素子１１と、
容量素子１１と容量素子１４との間に設けられたトラン
ジスタ対（１２、１３）とを有している。
【０００３】また、トランジスタ対は、そのソース端子
に電源電圧（ＶCC）が供給されているＰ型ＭＯＳＦＥＴ
１２と、そのソース端子に接地電圧が供給されているＮ
型ＭＯＳＦＥＴ１３とを互いに自身のドレイン端子が接
続されるように構成されていると共に、両ゲート端子が
共通電位となるように構成されている。
に電源電圧（ＶCC）が供給されているＰ型ＭＯＳＦＥＴ
１２と、そのソース端子に接地電圧が供給されているＮ
型ＭＯＳＦＥＴ１３とを互いに自身のドレイン端子が接
続されるように構成されていると共に、両ゲート端子が
共通電位となるように構成されている。
【０００４】今、クロックＡの入力端、両トランジスタ
１２、１３のゲート端子、両トランジスタのソース端
子、および、容量素子１１の入力端側に設けられた出力
端の夫々を「Ａ」、「Ｂ」、「Ｃ」、「ＯＵＴ」とし、
また夫々の位置での電圧波形も図９に示すように
「Ａ」、「Ｂ」、「Ｃ」、「ＯＵＴ」とする。
１２、１３のゲート端子、両トランジスタのソース端
子、および、容量素子１１の入力端側に設けられた出力
端の夫々を「Ａ」、「Ｂ」、「Ｃ」、「ＯＵＴ」とし、
また夫々の位置での電圧波形も図９に示すように
「Ａ」、「Ｂ」、「Ｃ」、「ＯＵＴ」とする。
【０００５】まず、クロックＡの電圧レベルが接地電圧
から電源電圧に変化すると、インバータ１０によってそ
の出力が電源電圧から接地電圧（Ｂ）となるが、このと
き容量素子１４の遅延作用によって電圧Ｂが接地電圧に
なるのは、クロックＡの立ち上がり時から所定の遅延時
間が経過してからとなる。
から電源電圧に変化すると、インバータ１０によってそ
の出力が電源電圧から接地電圧（Ｂ）となるが、このと
き容量素子１４の遅延作用によって電圧Ｂが接地電圧に
なるのは、クロックＡの立ち上がり時から所定の遅延時
間が経過してからとなる。
【０００６】そして、電圧Ｂが接地電圧レベルになる
と、Ｐ型ＭＯＳＦＥＴ１２がオン状態になると共に、Ｎ
型ＭＯＳＦＥＴ１３がオフ状態となって、電圧Ｃは電源
電圧となる。
と、Ｐ型ＭＯＳＦＥＴ１２がオン状態になると共に、Ｎ
型ＭＯＳＦＥＴ１３がオフ状態となって、電圧Ｃは電源
電圧となる。
【０００７】したがって、クロックＡの入力によってそ
の電圧が電源電圧まで充電されていた容量素子１１の電
圧レベルは、電圧Ｃが電源電圧となっている期間（ブー
スト時間）だけ昇圧されて電源電圧の略２倍の電圧がＯ
ＵＴとなり、昇圧終了後はこのＯＵＴは接地電圧まで下
降する。このような動作を繰り返すことによって、従来
の回路でクロックブースト動作が行われていた。
の電圧が電源電圧まで充電されていた容量素子１１の電
圧レベルは、電圧Ｃが電源電圧となっている期間（ブー
スト時間）だけ昇圧されて電源電圧の略２倍の電圧がＯ
ＵＴとなり、昇圧終了後はこのＯＵＴは接地電圧まで下
降する。このような動作を繰り返すことによって、従来
の回路でクロックブースト動作が行われていた。
【０００８】
【発明が解決しようとする課題】ところで、上述したよ
うな従来のクロックブースタ回路においては、その昇圧
時間ｔB は「ｔB ＝ｔ−ｔD 」なる式で定まる。ここ
で、ｔは入力されるクロックＡのパルス幅、ｔD は容量
素子８４の作用によって、クロックＡに対して電圧Ｂが
遅延する遅延時間である。
うな従来のクロックブースタ回路においては、その昇圧
時間ｔB は「ｔB ＝ｔ−ｔD 」なる式で定まる。ここ
で、ｔは入力されるクロックＡのパルス幅、ｔD は容量
素子８４の作用によって、クロックＡに対して電圧Ｂが
遅延する遅延時間である。
【０００９】そして、遅延時間ｔD は、電源電圧に依存
し、電源電圧が低い場合には遅延時間が長くなる結果、
昇圧時間ｔB が短くなり、必要な昇圧時間が確保できな
くなるという問題があり、一方、電源電圧が高い場合に
も、昇圧電圧が高くなりすぎるという問題があった。
し、電源電圧が低い場合には遅延時間が長くなる結果、
昇圧時間ｔB が短くなり、必要な昇圧時間が確保できな
くなるという問題があり、一方、電源電圧が高い場合に
も、昇圧電圧が高くなりすぎるという問題があった。
【００１０】また、出力電圧が昇圧されることに伴っ
て、昇圧された電圧がクロックＡの入力側に印加されて
しまい、クロックＡの入力側に電流が流れて効率的な昇
圧動作を行えないという問題もあった。
て、昇圧された電圧がクロックＡの入力側に印加されて
しまい、クロックＡの入力側に電流が流れて効率的な昇
圧動作を行えないという問題もあった。
【００１１】本発明は、上述したような従来の課題を解
決するために創作されたもので、その目的は、電源電圧
の変動に関わらず、昇圧時間を一定にするクロックブー
スタ回路を提供することにある。
決するために創作されたもので、その目的は、電源電圧
の変動に関わらず、昇圧時間を一定にするクロックブー
スタ回路を提供することにある。
【００１２】本発明の他の目的は、電源電圧の変動に関
わらず、昇圧電圧が所定の範囲となるようにしたクロッ
クブースタ回路を提供することにある。本発明のさらに
他の目的は、昇圧電圧を所定の範囲にしたときでも、接
地電位に速やかに復帰できるクロックブースタ回路を提
供することにある。
わらず、昇圧電圧が所定の範囲となるようにしたクロッ
クブースタ回路を提供することにある。本発明のさらに
他の目的は、昇圧電圧を所定の範囲にしたときでも、接
地電位に速やかに復帰できるクロックブースタ回路を提
供することにある。
【００１３】さらに加えて、本発明の他の目的は、効率
的な昇圧動作を行えるクロックブースタ回路を提供する
ことにある。
的な昇圧動作を行えるクロックブースタ回路を提供する
ことにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明は、供給される基本クロック信
号を用いて昇圧した出力信号を出力端から出力する回路
であって、前記基本クロック信号を分周した分周クロッ
ク信号を生成する分周クロック生成回路と、前記基本ク
ロック信号および分周クロック信号の所定の論理演算結
果を出力する回路と、前記論理演算結果の値に応じて電
源電圧または接地電圧をその出力点に出力する回路と、
前記出力端と前記出力点との間に設けられた容量素子
と、を含んでなることを特徴とするクロックブースタ回
路である。
に、請求項１に係る発明は、供給される基本クロック信
号を用いて昇圧した出力信号を出力端から出力する回路
であって、前記基本クロック信号を分周した分周クロッ
ク信号を生成する分周クロック生成回路と、前記基本ク
ロック信号および分周クロック信号の所定の論理演算結
果を出力する回路と、前記論理演算結果の値に応じて電
源電圧または接地電圧をその出力点に出力する回路と、
前記出力端と前記出力点との間に設けられた容量素子
と、を含んでなることを特徴とするクロックブースタ回
路である。
【００１５】この回路によれば、基本クロック信号が供
給されると、分周クロック生成回路が分周クロック信号
を生成し、この生成された分周クロック信号は容量素子
の出力端側に供給され、容量素子の両端電圧を接地電圧
または電源電圧にする。
給されると、分周クロック生成回路が分周クロック信号
を生成し、この生成された分周クロック信号は容量素子
の出力端側に供給され、容量素子の両端電圧を接地電圧
または電源電圧にする。
【００１６】一方、前記所定の論理演算として、例え
ば、論理積演算を行う回路は、基本クロック信号および
分周クロック信号の論理積信号を出力する。すると、論
理演算結果に応じて出力点の電圧を電源電圧または接地
電圧にする回路は、この論理積演算結果がハイレベルに
なる期間だけ容量素子の、出力端と反対側の端子の電圧
を電源電圧まで持ち上げて、その結果、その期間だけ容
量素子の両端電圧は電源電圧の略２倍まで昇圧される。
ば、論理積演算を行う回路は、基本クロック信号および
分周クロック信号の論理積信号を出力する。すると、論
理演算結果に応じて出力点の電圧を電源電圧または接地
電圧にする回路は、この論理積演算結果がハイレベルに
なる期間だけ容量素子の、出力端と反対側の端子の電圧
を電源電圧まで持ち上げて、その結果、その期間だけ容
量素子の両端電圧は電源電圧の略２倍まで昇圧される。
【００１７】即ち、このクロックブースタ回路は、分周
クロック信号の電圧レベルが電源電圧レベルであって、
かつ、前記論理積演算結果が接地電圧レベルとなる第１
の期間には、前記容量素子の前記出力端側に電源電圧が
印加されて前記出力信号の電圧レベルが電源電圧レベル
になると共に、前記第１の期間に続く第２の期間には、
前記分周クロック信号の電圧レベルが電源電圧レベルで
あって、かつ前記論理積結果が電源電圧レベルとなっ
て、前記容量素子の前記論理積信号生成回路側に電源電
圧が印加されて前記出力信号の電圧レベルが電源電圧の
略２倍となるように構成されている。
クロック信号の電圧レベルが電源電圧レベルであって、
かつ、前記論理積演算結果が接地電圧レベルとなる第１
の期間には、前記容量素子の前記出力端側に電源電圧が
印加されて前記出力信号の電圧レベルが電源電圧レベル
になると共に、前記第１の期間に続く第２の期間には、
前記分周クロック信号の電圧レベルが電源電圧レベルで
あって、かつ前記論理積結果が電源電圧レベルとなっ
て、前記容量素子の前記論理積信号生成回路側に電源電
圧が印加されて前記出力信号の電圧レベルが電源電圧の
略２倍となるように構成されている。
【００１８】また、請求項２に係る発明は、供給される
基本クロック信号を用いて昇圧した出力信号を出力端か
ら出力する回路であって、前記基本クロック信号を分周
した分周クロック信号を生成する分周クロック生成回路
と、前記基本クロック信号および分周クロック信号の所
定の論理演算結果を出力する回路と、前記論理演算結果
の値に応じて電源電圧または接地電圧をその出力点に出
力する回路と、前記出力端と前記出力点との間に設けら
れた容量素子と、を含み、前記分周クロック信号の電圧
レベルが電源電圧レベルであって、かつ、前記論理演算
結果が第１のレベルとなる第１の期間には、前記容量素
子の前記出力端側に電源電圧が印加されて前記出力信号
の電圧レベルが電源電圧レベルになると共に、前記第１
の期間に続く第２の期間には、前記分周クロック信号の
電圧レベルが電源電圧レベルであって、かつ前記論理積
結果が第２のレベルとなって、前記容量素子の前記出力
点側に電源電圧が印加されて前記出力信号の電圧レベル
が電源電圧の略２倍となるように構成されていることを
特徴とするクロックブースタ回路である。
基本クロック信号を用いて昇圧した出力信号を出力端か
ら出力する回路であって、前記基本クロック信号を分周
した分周クロック信号を生成する分周クロック生成回路
と、前記基本クロック信号および分周クロック信号の所
定の論理演算結果を出力する回路と、前記論理演算結果
の値に応じて電源電圧または接地電圧をその出力点に出
力する回路と、前記出力端と前記出力点との間に設けら
れた容量素子と、を含み、前記分周クロック信号の電圧
レベルが電源電圧レベルであって、かつ、前記論理演算
結果が第１のレベルとなる第１の期間には、前記容量素
子の前記出力端側に電源電圧が印加されて前記出力信号
の電圧レベルが電源電圧レベルになると共に、前記第１
の期間に続く第２の期間には、前記分周クロック信号の
電圧レベルが電源電圧レベルであって、かつ前記論理積
結果が第２のレベルとなって、前記容量素子の前記出力
点側に電源電圧が印加されて前記出力信号の電圧レベル
が電源電圧の略２倍となるように構成されていることを
特徴とするクロックブースタ回路である。
【００１９】前述した所定の論理演算結果としては例え
ば論理積演算結果を用いることが挙げられる。また、前
述した所定の論理演算結果として、例えばＮＡＮＤ演算
を行って、さらに、次段の回路（論理演算結果の値に応
じて電源電圧または接地電圧をその出力点に出力する回
路）を論理インバータ動作可能なものとしておき、ＮＡ
ＮＤ演算がハイレベルの時には出力点に接地電圧を出力
すると共に、ＮＡＮＤ演算がローレベルの時には出力点
に電源電圧を出力するようにしてもよい。
ば論理積演算結果を用いることが挙げられる。また、前
述した所定の論理演算結果として、例えばＮＡＮＤ演算
を行って、さらに、次段の回路（論理演算結果の値に応
じて電源電圧または接地電圧をその出力点に出力する回
路）を論理インバータ動作可能なものとしておき、ＮＡ
ＮＤ演算がハイレベルの時には出力点に接地電圧を出力
すると共に、ＮＡＮＤ演算がローレベルの時には出力点
に電源電圧を出力するようにしてもよい。
【００２０】また、第１のレベルを接地電圧レベルと
し、第２のレベルを、第１のレベルを反転させたレベル
である電源電圧レベルとすれば良い。また、請求項３に
係る発明は、請求項２において、さらに、前記分周クロ
ック生成回路と前記出力端との間に設けられ、そのゲー
ト端子に電源電圧以下の基準電圧が印加された第１の低
しきい値Ｎ型ＭＯＳＦＥＴと、前記容量素子の出力端側
と反対側の端子に接続され、そのゲート端子に電源電圧
以下の基準電圧が印加された第２の低しきい値Ｎ型ＭＯ
ＳＦＥＴと、を含み、前記第１の期間では、前記容量素
子の前記出力端側に印加される電源電圧が前記基準電圧
に制限されると共に、前記第２の期間では、前記容量素
子の前記第２の低しきい値Ｎ型ＭＯＳＦＥＴ側に印加さ
れる電源電圧が前記基準電圧に制限され、前記出力信号
の電圧レベルが前記基準電圧の略２倍を上限として制限
されるように構成されていることを特徴とする。
し、第２のレベルを、第１のレベルを反転させたレベル
である電源電圧レベルとすれば良い。また、請求項３に
係る発明は、請求項２において、さらに、前記分周クロ
ック生成回路と前記出力端との間に設けられ、そのゲー
ト端子に電源電圧以下の基準電圧が印加された第１の低
しきい値Ｎ型ＭＯＳＦＥＴと、前記容量素子の出力端側
と反対側の端子に接続され、そのゲート端子に電源電圧
以下の基準電圧が印加された第２の低しきい値Ｎ型ＭＯ
ＳＦＥＴと、を含み、前記第１の期間では、前記容量素
子の前記出力端側に印加される電源電圧が前記基準電圧
に制限されると共に、前記第２の期間では、前記容量素
子の前記第２の低しきい値Ｎ型ＭＯＳＦＥＴ側に印加さ
れる電源電圧が前記基準電圧に制限され、前記出力信号
の電圧レベルが前記基準電圧の略２倍を上限として制限
されるように構成されていることを特徴とする。
【００２１】また、請求項４に係る発明は、請求項３に
おいて、前記第２の低しきい値Ｎ型ＭＯＳＦＥＴは、そ
のドレイン端子が、ソース端子に電源電圧が供給されて
いるＰ型ＭＯＳＦＥＴのドレイン端子に接続されている
と共に、そのソース端子が、前記容量素子の他端、およ
び、ソース端子に接地電圧が供給されているＮ型ＭＯＳ
ＦＥＴのドレイン端子に接続されていることを特徴とす
る。
おいて、前記第２の低しきい値Ｎ型ＭＯＳＦＥＴは、そ
のドレイン端子が、ソース端子に電源電圧が供給されて
いるＰ型ＭＯＳＦＥＴのドレイン端子に接続されている
と共に、そのソース端子が、前記容量素子の他端、およ
び、ソース端子に接地電圧が供給されているＮ型ＭＯＳ
ＦＥＴのドレイン端子に接続されていることを特徴とす
る。
【００２２】さらに、請求項５に係る発明は、請求項３
および４のいずれかにおいて、前記第１の低しきい値Ｎ
型ＭＯＳＦＥＴのゲート端子には、前記第１の期間には
電源電圧が印加されると共に、前記第２の期間には電源
電圧より低い基準電圧が印加されるように構成されてい
ることを特徴とする。
および４のいずれかにおいて、前記第１の低しきい値Ｎ
型ＭＯＳＦＥＴのゲート端子には、前記第１の期間には
電源電圧が印加されると共に、前記第２の期間には電源
電圧より低い基準電圧が印加されるように構成されてい
ることを特徴とする。
【００２３】さらにまた、請求項１、２、３、４および
５のいずれかに記載のクロックブースタ回路を含むこと
を特徴とする半導体メモリ装置も考えられる。特に、フ
ラッシュメモリ、、Ｅ2 ＰＲＯＭ等の不揮発性メモリに
あっては、昇圧動作を行う昇圧部を備えた構成とするこ
とが必須であるため、このクロックブースタ回路の出力
端から得られる昇圧電圧を昇圧部で用いるようにすれ
ば、昇圧効率等の改良を図った半導体メモリ装置を実現
することが可能になる。
５のいずれかに記載のクロックブースタ回路を含むこと
を特徴とする半導体メモリ装置も考えられる。特に、フ
ラッシュメモリ、、Ｅ2 ＰＲＯＭ等の不揮発性メモリに
あっては、昇圧動作を行う昇圧部を備えた構成とするこ
とが必須であるため、このクロックブースタ回路の出力
端から得られる昇圧電圧を昇圧部で用いるようにすれ
ば、昇圧効率等の改良を図った半導体メモリ装置を実現
することが可能になる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。図１は、本発明の第１の実施の
形態のクロックブースタ回路の構成図、図２はそのタイ
ミングチャートである。
を参照しつつ説明する。図１は、本発明の第１の実施の
形態のクロックブースタ回路の構成図、図２はそのタイ
ミングチャートである。
【００２５】このクロックブースタ回路は、トグルカウ
ンタ構成（出力Ｑの反転信号ＱＮを入力Ｄに供給するよ
うに接続したもの）にされて、そのクロック入力端子
（ＣＬＫ）に基本クロックＩＮを供給すると基本クロッ
クの２分周した分周クロック信号を出力端子Ｑから出力
するＤ型フリップフロップ８１と、この分周クロックを
反転するインバータ８２、８３と、インバータ８３の出
力が印加され、そのベース端子に基準電圧ＶREF が印加
されている低しきい値Ｎ型ＭＯＳＦＥＴ８４と、これに
接続される容量素子８５と、Ｎ型ＭＯＳＦＥＴ８７およ
びＰ型ＭＯＳＦＥＴ８６がインバータ動作をするように
接続されたトランジスタ対と、基本クロックを反転する
インバータ８８と、インバータ８３の出力信号とインバ
ータ８８の出力信号とのＮＡＮＤ論理演算を行うＮＡＮ
Ｄ回路８９とを有し、ＮＡＮＤ回路８９の出力は両トラ
ンジスタ８６、８７のベースに共通に供給されるように
なっている。
ンタ構成（出力Ｑの反転信号ＱＮを入力Ｄに供給するよ
うに接続したもの）にされて、そのクロック入力端子
（ＣＬＫ）に基本クロックＩＮを供給すると基本クロッ
クの２分周した分周クロック信号を出力端子Ｑから出力
するＤ型フリップフロップ８１と、この分周クロックを
反転するインバータ８２、８３と、インバータ８３の出
力が印加され、そのベース端子に基準電圧ＶREF が印加
されている低しきい値Ｎ型ＭＯＳＦＥＴ８４と、これに
接続される容量素子８５と、Ｎ型ＭＯＳＦＥＴ８７およ
びＰ型ＭＯＳＦＥＴ８６がインバータ動作をするように
接続されたトランジスタ対と、基本クロックを反転する
インバータ８８と、インバータ８３の出力信号とインバ
ータ８８の出力信号とのＮＡＮＤ論理演算を行うＮＡＮ
Ｄ回路８９とを有し、ＮＡＮＤ回路８９の出力は両トラ
ンジスタ８６、８７のベースに共通に供給されるように
なっている。
【００２６】なお、通常、低しきい値Ｎ型ＭＯＳＦＥＴ
８４のしきい値は無視しうるほど小さいので以下ではこ
れを無視し、また、基準電圧ＶREF としては通常電源電
圧Ｖ CCを採用する。
８４のしきい値は無視しうるほど小さいので以下ではこ
れを無視し、また、基準電圧ＶREF としては通常電源電
圧Ｖ CCを採用する。
【００２７】今、基本クロックの入力端、分周クロック
の出力位置、ＮＡＮＤ回路８９の出力位置、トランジス
タ対を構成するＮ型ＭＯＳＦＥＴ８４とＰ型ＭＯＳＦＥ
Ｔ８６との直列接続位置、および出力端の位置を夫々
「ＩＮ」、「Ａ」、「Ｂ」、「Ｃ」、「ＯＵＴ」とし、
また夫々の位置での電圧波形も図２に示すように「Ｉ
Ｎ」、「Ａ」、「Ｂ」、「Ｃ」、「ＯＵＴ」とする。
の出力位置、ＮＡＮＤ回路８９の出力位置、トランジス
タ対を構成するＮ型ＭＯＳＦＥＴ８４とＰ型ＭＯＳＦＥ
Ｔ８６との直列接続位置、および出力端の位置を夫々
「ＩＮ」、「Ａ」、「Ｂ」、「Ｃ」、「ＯＵＴ」とし、
また夫々の位置での電圧波形も図２に示すように「Ｉ
Ｎ」、「Ａ」、「Ｂ」、「Ｃ」、「ＯＵＴ」とする。
【００２８】まず、クロックＩＮの電圧レベルが、所定
周期で交互に接地電圧と電源電圧になるとすると、Ｄ型
フリップフロップ８１の分周動作によって基本クロック
ＩＮが２分周されたクロックＡが出力される。そして、
クロックＡはインバータ８２、８３によって２度反転さ
れて、低しきい値Ｎ型ＭＯＳＦＥＴ８４を介して容量素
子８５の出力端側に供給されて容量素子８５の電圧が電
源電圧または接地電圧となる。
周期で交互に接地電圧と電源電圧になるとすると、Ｄ型
フリップフロップ８１の分周動作によって基本クロック
ＩＮが２分周されたクロックＡが出力される。そして、
クロックＡはインバータ８２、８３によって２度反転さ
れて、低しきい値Ｎ型ＭＯＳＦＥＴ８４を介して容量素
子８５の出力端側に供給されて容量素子８５の電圧が電
源電圧または接地電圧となる。
【００２９】一方、基本クロックＩＮはインバータ８８
によっても反転されて、この反転結果とインバータ８３
の反転結果とを入力して、ＮＡＮＤ回路８９はＮＡＮＤ
論理演算を行いクロックＢが得られ、これがトランジス
タ対８６、８７のインバータ作用によってクロックＣと
なる。そして、クロックＣの電圧が容量素子８５の他端
側の電圧レベルとなるため、出力端子からは、クロック
Ｃの電圧が電源電圧の時には、電源電圧の略２倍程度
（２ＶCC）まで昇圧されるクロックブースト動作が行わ
れる。
によっても反転されて、この反転結果とインバータ８３
の反転結果とを入力して、ＮＡＮＤ回路８９はＮＡＮＤ
論理演算を行いクロックＢが得られ、これがトランジス
タ対８６、８７のインバータ作用によってクロックＣと
なる。そして、クロックＣの電圧が容量素子８５の他端
側の電圧レベルとなるため、出力端子からは、クロック
Ｃの電圧が電源電圧の時には、電源電圧の略２倍程度
（２ＶCC）まで昇圧されるクロックブースト動作が行わ
れる。
【００３０】したがって、この実施の形態によれば、従
来回路のように遅延作用を有する素子が存在しないた
め、広い電源電圧範囲に渡って一定のブースト時間が得
られるようになる。なお、この実施の形態ではブースト
時間は、基本クロックのパルス幅の半分となるが必ずし
もブースト時間はこの値に限られない。
来回路のように遅延作用を有する素子が存在しないた
め、広い電源電圧範囲に渡って一定のブースト時間が得
られるようになる。なお、この実施の形態ではブースト
時間は、基本クロックのパルス幅の半分となるが必ずし
もブースト時間はこの値に限られない。
【００３１】次に、本発明の第２の実施の形態であるク
ロックブースタ回路について説明する。図３はこのクロ
ックブースタ回路の回路構成図であり、図１と同一のも
のには同一の符号を付している。
ロックブースタ回路について説明する。図３はこのクロ
ックブースタ回路の回路構成図であり、図１と同一のも
のには同一の符号を付している。
【００３２】この実施の形態の特徴は、容量素子８５と
トランジスタ対８６、８７との間に、低しきい値Ｎ型Ｍ
ＯＳＦＥＴ９０を設けた点にある。この構成によれば、
低しきい値Ｎ型ＭＯＳＦＥＴ８４、９０のベースに印加
される基準電圧ＶREF を調整してクロックＯＵＴの非昇
圧部と昇圧部の振幅を調整することができ、昇圧電圧を
所定の範囲になるようにした回路を実現できる。しか
も、昇圧後のディスチャージは、低しきい値Ｎ型ＭＯＳ
ＦＥＴ９０、Ｎ型ＭＯＳＦＥＴ８７を介して比較的速や
かに行われる。なお、低しきい値Ｎ型ＭＯＳＦＥＴ８
４、９０の基準電圧を別個に調整可能な構成とすること
もできる。
トランジスタ対８６、８７との間に、低しきい値Ｎ型Ｍ
ＯＳＦＥＴ９０を設けた点にある。この構成によれば、
低しきい値Ｎ型ＭＯＳＦＥＴ８４、９０のベースに印加
される基準電圧ＶREF を調整してクロックＯＵＴの非昇
圧部と昇圧部の振幅を調整することができ、昇圧電圧を
所定の範囲になるようにした回路を実現できる。しか
も、昇圧後のディスチャージは、低しきい値Ｎ型ＭＯＳ
ＦＥＴ９０、Ｎ型ＭＯＳＦＥＴ８７を介して比較的速や
かに行われる。なお、低しきい値Ｎ型ＭＯＳＦＥＴ８
４、９０の基準電圧を別個に調整可能な構成とすること
もできる。
【００３３】次に、本発明の第３の実施の形態であるク
ロックブースタ回路について説明する。図４は、このク
ロックブースタ回路の回路構成図であり、図１や図３と
同一のものには同一の符号を付している。図５はこの回
路のタイミングチャートである。この実施の形態の特徴
は、トランジスタ対８６、８７を有して構成されるイン
バータ部に低しきい値Ｎ型ＭＯＳＦＥＴ８４を含ませて
構成した、より具体的には、Ｐ型ＭＯＳＦＥＴ８６のド
レイン端子に、低しきい値Ｎ型ＭＯＳＦＥＴ８４のドレ
イン端子を接続すると共に、Ｎ型ＭＯＳＦＥＴ８７のド
レイン端子および容量素子８５の端子（出力端と反対
側）に、低しきい値Ｎ型ＭＯＳＦＥＴ８４のソース端子
を接続した点にある。なお、図中の（Ｄ）、（Ｓ）の夫
々はドレイン端子、ソース端子を示す。
ロックブースタ回路について説明する。図４は、このク
ロックブースタ回路の回路構成図であり、図１や図３と
同一のものには同一の符号を付している。図５はこの回
路のタイミングチャートである。この実施の形態の特徴
は、トランジスタ対８６、８７を有して構成されるイン
バータ部に低しきい値Ｎ型ＭＯＳＦＥＴ８４を含ませて
構成した、より具体的には、Ｐ型ＭＯＳＦＥＴ８６のド
レイン端子に、低しきい値Ｎ型ＭＯＳＦＥＴ８４のドレ
イン端子を接続すると共に、Ｎ型ＭＯＳＦＥＴ８７のド
レイン端子および容量素子８５の端子（出力端と反対
側）に、低しきい値Ｎ型ＭＯＳＦＥＴ８４のソース端子
を接続した点にある。なお、図中の（Ｄ）、（Ｓ）の夫
々はドレイン端子、ソース端子を示す。
【００３４】ところで、基準電圧ＶREF を供給するため
の回路は図１０に示すように、一端に電源電圧（ＶCC）
が供給されている抵抗Ｒと２つのダイオード接続したＮ
型ＭＯＳＦＥＴ１００、１０１とを直列接続したものか
らなり、その電源電圧依存性は図１１に示すようにな
る。したがって、電源電圧（ＶCC）が低い時にはＶREF
は電源電圧（ＶCC）と同じになるが、電源電圧（ＶCC）
が高くなっていくとＶRE F は２Ｖtn（ＶtnはＮ型ＭＯＳ
ＦＥＴのしきい値電圧）となるため、図５に示すように
電源電圧が高い場合と低い場合とに分けて動作を説明す
る。なお、ここでも低しきい値Ｎ型ＭＯＳＦＥＴ８４、
９１のしきい値電圧を略０（Ｖ）とする。
の回路は図１０に示すように、一端に電源電圧（ＶCC）
が供給されている抵抗Ｒと２つのダイオード接続したＮ
型ＭＯＳＦＥＴ１００、１０１とを直列接続したものか
らなり、その電源電圧依存性は図１１に示すようにな
る。したがって、電源電圧（ＶCC）が低い時にはＶREF
は電源電圧（ＶCC）と同じになるが、電源電圧（ＶCC）
が高くなっていくとＶRE F は２Ｖtn（ＶtnはＮ型ＭＯＳ
ＦＥＴのしきい値電圧）となるため、図５に示すように
電源電圧が高い場合と低い場合とに分けて動作を説明す
る。なお、ここでも低しきい値Ｎ型ＭＯＳＦＥＴ８４、
９１のしきい値電圧を略０（Ｖ）とする。
【００３５】まず、電源電圧が高い場合、即ち、基準電
圧ＶREF が２Ｖtnの場合には、クロックＡが電源電圧に
なると電圧ＯＵＴがＶREF となり（）、さらにクロッ
クＢが接地電圧になるとこれがインバータによって反転
されて容量素子８５の端子（出力端と反対側）の電圧を
上昇させる昇圧動作が行われる（）。この場合、２Ｖ
REF まで、即ち４Ｖtnまで昇圧される。したがって、昇
圧電圧は４Ｖtn程度までであるので、その後、Ｎ型ＭＯ
ＳＦＥＴ８７を介して急激にディスチャージされる
（）。
圧ＶREF が２Ｖtnの場合には、クロックＡが電源電圧に
なると電圧ＯＵＴがＶREF となり（）、さらにクロッ
クＢが接地電圧になるとこれがインバータによって反転
されて容量素子８５の端子（出力端と反対側）の電圧を
上昇させる昇圧動作が行われる（）。この場合、２Ｖ
REF まで、即ち４Ｖtnまで昇圧される。したがって、昇
圧電圧は４Ｖtn程度までであるので、その後、Ｎ型ＭＯ
ＳＦＥＴ８７を介して急激にディスチャージされる
（）。
【００３６】次に、電源電圧が低い場合、クロックＡが
電源電圧になると電圧ＯＵＴがＶCCとなり（）、さら
にクロックＢが接地電圧になるとこれがインバータによ
って反転されて容量素子８５の端子（出力端と反対側）
の電圧を上昇させると昇圧動作が行われる（）。この
場合、２ＶCC程度まで昇圧されるが、そもそも電源電圧
が低いため昇圧電圧が比較的小さくＮ型ＭＯＳＦＥＴ８
７を介して急激にディスチャージされる（）。
電源電圧になると電圧ＯＵＴがＶCCとなり（）、さら
にクロックＢが接地電圧になるとこれがインバータによ
って反転されて容量素子８５の端子（出力端と反対側）
の電圧を上昇させると昇圧動作が行われる（）。この
場合、２ＶCC程度まで昇圧されるが、そもそも電源電圧
が低いため昇圧電圧が比較的小さくＮ型ＭＯＳＦＥＴ８
７を介して急激にディスチャージされる（）。
【００３７】このように、この実施の形態によれば、昇
圧電圧を所定範囲にした時でも、その後の接地電位への
復帰が迅速に行えるクロックブースタ回路を実現するこ
とが可能となる。
圧電圧を所定範囲にした時でも、その後の接地電位への
復帰が迅速に行えるクロックブースタ回路を実現するこ
とが可能となる。
【００３８】次に、本発明の第４の実施の形態であるク
ロックブースタ回路について説明する。図６はこのクロ
ックブースタ回路の回路構成図であり、図１や図４と同
一のものには同一の符号を付している。図６はこの回路
のタイミングチャートである。この実施の形態の特徴
は、低しきい値Ｎ型ＭＯＳＦＥＴ９１の基準電圧ＶREF
を電源電圧（ＶCC）で一定にする一方、低しきい値Ｎ型
ＭＯＳＦＥＴ８４の基準電圧ＶREFXを基準電圧生成回路
１５０で変化させている点にある。
ロックブースタ回路について説明する。図６はこのクロ
ックブースタ回路の回路構成図であり、図１や図４と同
一のものには同一の符号を付している。図６はこの回路
のタイミングチャートである。この実施の形態の特徴
は、低しきい値Ｎ型ＭＯＳＦＥＴ９１の基準電圧ＶREF
を電源電圧（ＶCC）で一定にする一方、低しきい値Ｎ型
ＭＯＳＦＥＴ８４の基準電圧ＶREFXを基準電圧生成回路
１５０で変化させている点にある。
【００３９】また、説明の都合上、インバータ８３内部
の構成を示すため、Ｐ型ＭＯＳＦＥＴ１０４とＮ型ＭＯ
ＳＦＥＴ１０５とを直列接続した構成としている。さ
て、基本クロックＩＮを入力端に供給すると、これをＤ
型フリップフロップが２分周した分周クロックＡを生成
し、さらに、これがインバータ８２、８３を介して容量
素子８４に供給されると、容量素子８４の両端間の電圧
が上昇する。
の構成を示すため、Ｐ型ＭＯＳＦＥＴ１０４とＮ型ＭＯ
ＳＦＥＴ１０５とを直列接続した構成としている。さ
て、基本クロックＩＮを入力端に供給すると、これをＤ
型フリップフロップが２分周した分周クロックＡを生成
し、さらに、これがインバータ８２、８３を介して容量
素子８４に供給されると、容量素子８４の両端間の電圧
が上昇する。
【００４０】このとき、基準電圧生成回路１５０からは
電源電圧と同電圧値のＶREFXが供給されているため、低
しきい値Ｎ型ＭＯＳＦＥＴ９１のしきい値を０（Ｖ）と
すると、電圧上昇は略電源電圧まで行われる。
電源電圧と同電圧値のＶREFXが供給されているため、低
しきい値Ｎ型ＭＯＳＦＥＴ９１のしきい値を０（Ｖ）と
すると、電圧上昇は略電源電圧まで行われる。
【００４１】次に、基準電圧生成回路１５０が、例えば
電源電圧の８０（％）の基準電圧Ｖ REFXを供給するた
め、このＶREFXで定まる電圧制限を受けながら昇圧動作
（約２ＶCC）が行われることになる。さて、従来通りＶ
REFXが常にＶCCで一定の場合には、出力端からＰ型ＭＯ
ＳＦＥＴ１０４を介して電源に向けて電流が流れてしま
っていたが、この実施の形態のように、ＶREFXを電源電
圧（ＶCC）より低い電圧になるようにすれば、低しきい
値Ｎ型ＭＯＳＦＥＴ９１が逆バイアス状態となって従来
のような電流流出を防止することが可能となる。
電源電圧の８０（％）の基準電圧Ｖ REFXを供給するた
め、このＶREFXで定まる電圧制限を受けながら昇圧動作
（約２ＶCC）が行われることになる。さて、従来通りＶ
REFXが常にＶCCで一定の場合には、出力端からＰ型ＭＯ
ＳＦＥＴ１０４を介して電源に向けて電流が流れてしま
っていたが、この実施の形態のように、ＶREFXを電源電
圧（ＶCC）より低い電圧になるようにすれば、低しきい
値Ｎ型ＭＯＳＦＥＴ９１が逆バイアス状態となって従来
のような電流流出を防止することが可能となる。
【００４２】したがって、基準電圧生成回路１５０が、
低しきい値Ｎ型ＭＯＳＦＥＴ９１のベースに印加する基
準電圧ＶREFXを、電源電圧とこれより低い電圧とで切り
換えることによって、昇圧ロスのないブースタ回路を実
現することが可能となる。なお、切り換えタイミングの
ための信号としては、例えば、ＮＡＮＤ回路８９の反転
出力を用いて、その立ち上がりで低電圧、その立ち下が
りで高電圧とすれば良い。
低しきい値Ｎ型ＭＯＳＦＥＴ９１のベースに印加する基
準電圧ＶREFXを、電源電圧とこれより低い電圧とで切り
換えることによって、昇圧ロスのないブースタ回路を実
現することが可能となる。なお、切り換えタイミングの
ための信号としては、例えば、ＮＡＮＤ回路８９の反転
出力を用いて、その立ち上がりで低電圧、その立ち下が
りで高電圧とすれば良い。
【００４３】なお、以上説明してきた本発明の各実施形
態のブースタ回路は、例えばフラッシュメモリ、Ｅ2 Ｐ
ＲＯＭ等の各種の半導体不揮発性メモリの昇圧部に適用
して好適であり、効率的な昇圧動作等を行うことが可能
な不揮発性メモリも実現可能になる。
態のブースタ回路は、例えばフラッシュメモリ、Ｅ2 Ｐ
ＲＯＭ等の各種の半導体不揮発性メモリの昇圧部に適用
して好適であり、効率的な昇圧動作等を行うことが可能
な不揮発性メモリも実現可能になる。
【００４４】
【発明の効果】以上説明したように、請求項１や２に係
る発明によれば、電源電圧の変動に関わらず、昇圧時間
を一定にするクロックブースタ回路を実現できるという
効果が得られる。
る発明によれば、電源電圧の変動に関わらず、昇圧時間
を一定にするクロックブースタ回路を実現できるという
効果が得られる。
【００４５】また、請求項３に係る発明によれば、電源
電圧の変動に関わらず、昇圧電圧が所定の範囲となるよ
うにしたクロックブースタ回路を実現できるという効果
が得られる。
電圧の変動に関わらず、昇圧電圧が所定の範囲となるよ
うにしたクロックブースタ回路を実現できるという効果
が得られる。
【００４６】さらに、請求項４に係る発明によれば、昇
圧電圧を所定の範囲にしたときでも、接地電位に速やか
に復帰できるクロックブースタ回路を実現できるという
効果が得られる。
圧電圧を所定の範囲にしたときでも、接地電位に速やか
に復帰できるクロックブースタ回路を実現できるという
効果が得られる。
【００４７】さらに加えて、請求項５に係る発明によれ
ば、効率的な昇圧動作を行えるクロックブースタ回路を
実現できるという効果が得られる。
ば、効率的な昇圧動作を行えるクロックブースタ回路を
実現できるという効果が得られる。
【図１】本発明の第１の実施の形態のクロックブースタ
回路の構成図である。
回路の構成図である。
【図２】本発明の第１の実施の形態のクロックブースタ
回路の動作を示す動作タイミングチャートである。
回路の動作を示す動作タイミングチャートである。
【図３】本発明の第２の実施の形態のクロックブースタ
回路の構成図である。
回路の構成図である。
【図４】本発明の第３の実施の形態のクロックブースタ
回路の構成図である。
回路の構成図である。
【図５】本発明の第３の実施の形態のクロックブースタ
回路の動作を示す動作タイミングチャートである。
回路の動作を示す動作タイミングチャートである。
【図６】本発明の第４の実施の形態のクロックブースタ
回路の構成図である。
回路の構成図である。
【図７】本発明の第４の実施の形態のクロックブースタ
回路の動作を示す動作タイミングチャートである。
回路の動作を示す動作タイミングチャートである。
【図８】従来のクロックブースタ回路の構成図である。
【図９】従来のクロックブースタ回路の動作を示す動作
タイミングチャートである。
タイミングチャートである。
【図１０】基準電圧の供給回路の構成図である。
【図１１】基準電圧の電源電圧依存性の説明図である。
１０ インバータ １１ 容量素子 １２ Ｐ型ＭＯＳＦＥＴ １３ Ｎ型ＭＯＳＦＥＴ １４ 容量素子 １５ 低しきい値Ｎ型ＭＯＳＦＥＴ ８１ Ｄ型フリップフロップ ８２ インバータ ８３ インバータ ８４ 低しきい値Ｎ型ＭＯＳＦＥＴ ８５ 容量素子 ８６ Ｐ型ＭＯＳＦＥＴ ８７ Ｎ型ＭＯＳＦＥＴ ８８ インバータ ８９ ＮＡＮＤ回路 ９１ 低しきい値Ｎ型ＭＯＳＦＥＴ １００ Ｎ型ＭＯＳＦＥＴ １０１ Ｎ型ＭＯＳＦＥＴ １５０ 基準電圧生成回路
Claims (5)
- 【請求項１】 供給される基本クロック信号を用いて昇
圧した出力信号を出力端から出力する回路であって、 前記基本クロック信号を分周した分周クロック信号を生
成する分周クロック生成回路と、 前記基本クロック信号および分周クロック信号の所定の
論理演算結果を出力する回路と、 前記論理演算結果の値に応じて電源電圧または接地電圧
をその出力点に出力する回路と、 前記出力端と前記出力点との間に設けられた容量素子
と、を含んでなることを特徴とするクロックブースタ回
路。 - 【請求項２】 供給される基本クロック信号を用いて昇
圧した出力信号を出力端から出力する回路であって、 前記基本クロック信号を分周した分周クロック信号を生
成する分周クロック生成回路と、 前記基本クロック信号および分周クロック信号の所定の
論理演算結果を出力する回路と、 前記論理演算結果の値に応じて電源電圧または接地電圧
をその出力点に出力する回路と、 前記出力端と前記出力点との間に設けられた容量素子
と、を含み、 前記分周クロック信号の電圧レベルが電源電圧レベルで
あって、かつ、前記論理演算結果が第１のレベルとなる
第１の期間には、前記容量素子の前記出力端側に電源電
圧が印加されて前記出力信号の電圧レベルが電源電圧レ
ベルになると共に、前記第１の期間に続く第２の期間に
は、前記分周クロック信号の電圧レベルが電源電圧レベ
ルであって、かつ前記論理積結果が第２のレベルとなっ
て、前記容量素子の前記出力点側に電源電圧が印加され
て前記出力信号の電圧レベルが電源電圧の略２倍となる
ように構成されていることを特徴とするクロックブース
タ回路。 - 【請求項３】 請求項２において、さらに、 前記分周クロック生成回路と前記出力端との間に設けら
れ、そのゲート端子に電源電圧以下の基準電圧が印加さ
れた第１の低しきい値Ｎ型ＭＯＳＦＥＴと、 前記容量素子の出力端側と反対側の端子に接続され、そ
のゲート端子に電源電圧以下の基準電圧が印加された第
２の低しきい値Ｎ型ＭＯＳＦＥＴと、を含み、 前記第１の期間では、前記容量素子の前記出力端側に印
加される電源電圧が前記基準電圧に制限されると共に、
前記第２の期間では、前記容量素子の前記第２の低しき
い値Ｎ型ＭＯＳＦＥＴ側に印加される電源電圧が前記基
準電圧に制限され、前記出力信号の電圧レベルが前記基
準電圧の略２倍を上限として制限されるように構成され
ていることを特徴とするクロックブースタ回路。 - 【請求項４】 請求項３において、 前記第２の低しきい値Ｎ型ＭＯＳＦＥＴは、そのドレイ
ン端子が、ソース端子に電源電圧が供給されているＰ型
ＭＯＳＦＥＴのドレイン端子に接続されていると共に、
そのソース端子が、前記容量素子の他端、および、ソー
ス端子に接地電圧が供給されているＮ型ＭＯＳＦＥＴの
ドレイン端子に接続されていることを特徴とするクロッ
クブースタ回路。 - 【請求項５】 請求項３および４のいずれかにおいて、 前記第１の低しきい値Ｎ型ＭＯＳＦＥＴのゲート端子に
は、前記第１の期間には電源電圧が印加されると共に、
前記第２の期間には電源電圧より低い基準電圧が印加さ
れるように構成されていることを特徴とするクロックブ
ースタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17155798A JP3419682B2 (ja) | 1998-06-18 | 1998-06-18 | クロックブースタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17155798A JP3419682B2 (ja) | 1998-06-18 | 1998-06-18 | クロックブースタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000013197A true JP2000013197A (ja) | 2000-01-14 |
| JP3419682B2 JP3419682B2 (ja) | 2003-06-23 |
Family
ID=15925351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17155798A Expired - Lifetime JP3419682B2 (ja) | 1998-06-18 | 1998-06-18 | クロックブースタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3419682B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7994843B2 (en) | 2009-03-12 | 2011-08-09 | Rohm Co., Ltd. | Boost circuit |
| JP2013240255A (ja) * | 2012-05-15 | 2013-11-28 | Texa Japan Co Ltd | ケーブル識別表示器 |
| WO2018052982A3 (en) * | 2016-09-14 | 2018-04-26 | Qualcomm Incorporated | Re-timing based clock generation and residual sideband (rsb) enhancement circuit |
-
1998
- 1998-06-18 JP JP17155798A patent/JP3419682B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7994843B2 (en) | 2009-03-12 | 2011-08-09 | Rohm Co., Ltd. | Boost circuit |
| JP2013240255A (ja) * | 2012-05-15 | 2013-11-28 | Texa Japan Co Ltd | ケーブル識別表示器 |
| WO2018052982A3 (en) * | 2016-09-14 | 2018-04-26 | Qualcomm Incorporated | Re-timing based clock generation and residual sideband (rsb) enhancement circuit |
| US9973182B2 (en) | 2016-09-14 | 2018-05-15 | Qualcomm Incorporated | Re-timing based clock generation and residual sideband (RSB) enhancement circuit |
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| Publication number | Publication date |
|---|---|
| JP3419682B2 (ja) | 2003-06-23 |
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