JPS5923621A - 遅延回路 - Google Patents
遅延回路Info
- Publication number
- JPS5923621A JPS5923621A JP13255782A JP13255782A JPS5923621A JP S5923621 A JPS5923621 A JP S5923621A JP 13255782 A JP13255782 A JP 13255782A JP 13255782 A JP13255782 A JP 13255782A JP S5923621 A JPS5923621 A JP S5923621A
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- capacitor
- transistor
- time
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は遅延回路、特に入力信号よりパルス幅を延長さ
れた出力信号を出力する遅延回路に関す。
れた出力信号を出力する遅延回路に関す。
（ｂｌ 従来技術と問題点
第１図および第２図は従来ある遅延回路の一例を示す図
である。第１図においては、所定の遅延時間ｔｄを有す
る遅延線ＤＬを用いて遅延回路が構成され、また第２図
においては、所定の遅延時間ｔｄを化する如き時定数を
定める抵抗ＲおよびコンデンサＣにより遅延回路が構成
されている。
である。第１図においては、所定の遅延時間ｔｄを有す
る遅延線ＤＬを用いて遅延回路が構成され、また第２図
においては、所定の遅延時間ｔｄを化する如き時定数を
定める抵抗ＲおよびコンデンサＣにより遅延回路が構成
されている。
何れの遅延回路においても、第３図に示される如きパル
ス状の入力信号Ｐｉが入力されると、同一パルス幅の出
力信号Ｐｏが遅延時間ｔｄだけ遅れて出力される。
ス状の入力信号Ｐｉが入力されると、同一パルス幅の出
力信号Ｐｏが遅延時間ｔｄだけ遅れて出力される。
然し用途によっては、パルスの開始時間は入力信号Ｐｉ
に殆ど遅れ無く、パルス幅が入力信号Ｐｌより所定時間
延長された出力信号ｐｏが必要となる場合がある。かか
る用途には、第１図あるいは第２図に示される如き従来
ある遅延回路は適当では無い。また第１図に示される遅
延回路は、使用される遅延線ＤＬにより遅延時間ｔｄ並
びに動作電圧が限定され、また第２図に示される遅延回
路においては、入力信号ＰＩに１５える損失の点から抵
抗Ｒの許容値に限界が有り、所望の遅延時間ｔｄが得ら
れぬ場合がある。
に殆ど遅れ無く、パルス幅が入力信号Ｐｌより所定時間
延長された出力信号ｐｏが必要となる場合がある。かか
る用途には、第１図あるいは第２図に示される如き従来
ある遅延回路は適当では無い。また第１図に示される遅
延回路は、使用される遅延線ＤＬにより遅延時間ｔｄ並
びに動作電圧が限定され、また第２図に示される遅延回
路においては、入力信号ＰＩに１５える損失の点から抵
抗Ｒの許容値に限界が有り、所望の遅延時間ｔｄが得ら
れぬ場合がある。
ｆｃ） 発明の目的
本発明の目的は、前述の如き従来ある遅延回路の欠点を
除去し、パルス状人力信号のパルス幅を任意に延長可能
で、電源電圧に制限の無い遅延回路を実現することに在
る。
除去し、パルス状人力信号のパルス幅を任意に延長可能
で、電源電圧に制限の無い遅延回路を実現することに在
る。
（ｄｉ 発明の構成
この目的は、入力信号の入力期間のみ導通状態となる第
一のトランジスタと、該第−のトランジスタが導通状態
となった時急速に放電され、遮断状態となった時所定の
時定数により充電開始されるコンデンサと、該コンデン
サが放電時に遮断状態となり、該コンデンサの端子電圧
が所定値に達した時に導通状態となる第二のトランジス
タとを設け、該第二のトランジスタのコレクタ端子およ
びエミソク端子から、前記入力信号よりパルス幅をＶ！
：長された出力信号を出力することにより達成される。
一のトランジスタと、該第−のトランジスタが導通状態
となった時急速に放電され、遮断状態となった時所定の
時定数により充電開始されるコンデンサと、該コンデン
サが放電時に遮断状態となり、該コンデンサの端子電圧
が所定値に達した時に導通状態となる第二のトランジス
タとを設け、該第二のトランジスタのコレクタ端子およ
びエミソク端子から、前記入力信号よりパルス幅をＶ！
：長された出力信号を出力することにより達成される。
（０）発明の実施例
以下、本発明の一実施例を図面により説明する。
第４図は本発明の一実施例による遅延回路を示す図であ
り、第５図は第４図におにノる入出力信冒の一例を示す
図である。第４図において、入力硝子Ｔ Ｉおよび′ｒ
２間に入力信号Ｐ ｉが入力されぬ状態では（・ランジ
スタＱ１は遮断状態に在り、：１ンデンサＣ１は電源電
圧＋Ｖにより抵抗Ｒ３を介して充電され、また該抵抗Ｒ
３および定電圧ダイオードＤを介してトランジスタＱ２
にベース電流が供給される。その結果トランジスタＱ２
は導通状態となり、出力端子Ｔ３およびＩ’ ４間には
何等電圧は生じない。なおコンデンサＣＩの端子電圧−
、定電圧ダイオードＤの降伏電圧Ｖｄと、Ｉ・ランジス
タＱ２のベース・エミッタ間電圧Ｖｂｅとの合計値Ｖｄ
＋Ｖｂｅに等しく維持される。かがる状態において、入
力硝子′ｌ゛１および１゛２間に入力信号Ｐｉが入力開
始されると、トランジスタＱｌは導通状態となり、コン
デンサＣ１はトランジスタＱ１および抵抗Ｒ２を介して
急速に放電し、コンデンサＣ１の端子電圧は略電源電圧
１− Ｖを１１（゛抗Ｒ３およびＲ２により分圧した値
ｖｘＲ２／（＋ン３＋Ｒ２）に低下する。その結果１〜
ランジスタＱ２は遮断状態となり、出力端子Ｔ ３およ
びＴ４間は時間ｔｒｌ＆に電源電圧子■に上昇する。次
に入力信号Ｐｉが終了すると、Ｉ−ランジスクＱｌは再
び遮断状態となり、コンデンサＣ１は電源＋■から抵抗
Ｒ３を介して充電を開始し、該コンデンサＣＩの端子電
圧は時定数ＣｌＸＲ３により次第に上昇する。時間ｔｅ
ｆＪ！に該端子電圧が電圧Ｖｄ−１−Ｖｂｅを越えると
トランジスタＱ２にベース電流が供給され、トランジス
タＱ２ば再び導通状態となり、出力端子１゛３および］
４間は再び無電圧となる。以上により、出力端子′ｒ３
およびＴ ４間には、パルス開始時間および終了時間が
人力信号１） ｉよりそれぞれ時間ｔｒおよびｔｅだけ
遅延したパルス状の出力信号Ｐｏが出力される。なお遅
延時間Ｌｒおよびｔｅは、抵抗Ｒ２およびＲ３と、コン
デンサＣ１とを適当に選ぶことにより、任意に設定出来
る為、遅延時間ｔｒをｔｅに比し充分短くなる様設定す
れば、入力信号ｐｉよりパルス開始時間は殆ど遅れ無く
、パルス幅が略時間ｔｅだけ延長された出力信号ＰＯが
出力される。
り、第５図は第４図におにノる入出力信冒の一例を示す
図である。第４図において、入力硝子Ｔ Ｉおよび′ｒ
２間に入力信号Ｐ ｉが入力されぬ状態では（・ランジ
スタＱ１は遮断状態に在り、：１ンデンサＣ１は電源電
圧＋Ｖにより抵抗Ｒ３を介して充電され、また該抵抗Ｒ
３および定電圧ダイオードＤを介してトランジスタＱ２
にベース電流が供給される。その結果トランジスタＱ２
は導通状態となり、出力端子Ｔ３およびＩ’ ４間には
何等電圧は生じない。なおコンデンサＣＩの端子電圧−
、定電圧ダイオードＤの降伏電圧Ｖｄと、Ｉ・ランジス
タＱ２のベース・エミッタ間電圧Ｖｂｅとの合計値Ｖｄ
＋Ｖｂｅに等しく維持される。かがる状態において、入
力硝子′ｌ゛１および１゛２間に入力信号Ｐｉが入力開
始されると、トランジスタＱｌは導通状態となり、コン
デンサＣ１はトランジスタＱ１および抵抗Ｒ２を介して
急速に放電し、コンデンサＣ１の端子電圧は略電源電圧
１− Ｖを１１（゛抗Ｒ３およびＲ２により分圧した値
ｖｘＲ２／（＋ン３＋Ｒ２）に低下する。その結果１〜
ランジスタＱ２は遮断状態となり、出力端子Ｔ ３およ
びＴ４間は時間ｔｒｌ＆に電源電圧子■に上昇する。次
に入力信号Ｐｉが終了すると、Ｉ−ランジスクＱｌは再
び遮断状態となり、コンデンサＣ１は電源＋■から抵抗
Ｒ３を介して充電を開始し、該コンデンサＣＩの端子電
圧は時定数ＣｌＸＲ３により次第に上昇する。時間ｔｅ
ｆＪ！に該端子電圧が電圧Ｖｄ−１−Ｖｂｅを越えると
トランジスタＱ２にベース電流が供給され、トランジス
タＱ２ば再び導通状態となり、出力端子１゛３および］
４間は再び無電圧となる。以上により、出力端子′ｒ３
およびＴ ４間には、パルス開始時間および終了時間が
人力信号１） ｉよりそれぞれ時間ｔｒおよびｔｅだけ
遅延したパルス状の出力信号Ｐｏが出力される。なお遅
延時間Ｌｒおよびｔｅは、抵抗Ｒ２およびＲ３と、コン
デンサＣ１とを適当に選ぶことにより、任意に設定出来
る為、遅延時間ｔｒをｔｅに比し充分短くなる様設定す
れば、入力信号ｐｉよりパルス開始時間は殆ど遅れ無く
、パルス幅が略時間ｔｅだけ延長された出力信号ＰＯが
出力される。
以上の説明から明らかな如く、本実施例によれば、抵抗
Ｒ２およびＲ３と、コンデンｔｅｌとを適当に選定する
ごとにより、パルスＩＭが時間ｔｅだり延長された出力
信号Ｐｏを出力することが出来る。また遅延回路の電源
電圧−１−Ｖは、トランジスタＱｌおよびＱ２等の許容
範囲内におい”ζ、成る程度自由に選定出来る。
Ｒ２およびＲ３と、コンデンｔｅｌとを適当に選定する
ごとにより、パルスＩＭが時間ｔｅだり延長された出力
信号Ｐｏを出力することが出来る。また遅延回路の電源
電圧−１−Ｖは、トランジスタＱｌおよびＱ２等の許容
範囲内におい”ζ、成る程度自由に選定出来る。
なお、第４図および第５図はあく迄本発明の一実施例に
過ぎず、例えば遅延回路の構成は図示されるものに限定
されることは無く、前記特許請求の範囲内において他に
幾多の変形が考慮されるが、何れの場合にも本発明の効
果は変らない。
過ぎず、例えば遅延回路の構成は図示されるものに限定
されることは無く、前記特許請求の範囲内において他に
幾多の変形が考慮されるが、何れの場合にも本発明の効
果は変らない。
ｉｆ） 発明の効果
以上、本発明によれば、入力信号よりパルス幅を所望時
間延長した出力信号を出力可能な電源電圧に制限の無い
遅延回路を実現することが出来る。
間延長した出力信号を出力可能な電源電圧に制限の無い
遅延回路を実現することが出来る。
第１図は従来ある遅延回路の一例を示す図、第２図は従
来ある遅延回路の他の一例を示す図、第３図は第１図お
よび第２図における入出力信号の−例を示す図、第４図
は本発明の一実施例によるｉ！ｉ！延回路を示す図、第
５図は第４図におりる入出力信号の一例を示す図である
。 図において、ＤＬは遅延線、ＱｌおよびＱ２は（・ラン
ジスク、Ｄは定電圧ダイオード、ＣおよびＣＩはコンデ
ンサ、Ｒ１乃至Ｒ５およびＲは抵抗、Ｔ ＩおよびＴ２
は入力端子、Ｔ ３および′■゛４は出力端子、Ｐｉは
入力信号、ｌ） ｏは出力信号、ｔｄ、ｔｅおよびｔｒ
は遅延時間、を示ず。 〒 １ 図 不 ２ 図 乎 ３ 図
来ある遅延回路の他の一例を示す図、第３図は第１図お
よび第２図における入出力信号の−例を示す図、第４図
は本発明の一実施例によるｉ！ｉ！延回路を示す図、第
５図は第４図におりる入出力信号の一例を示す図である
。 図において、ＤＬは遅延線、ＱｌおよびＱ２は（・ラン
ジスク、Ｄは定電圧ダイオード、ＣおよびＣＩはコンデ
ンサ、Ｒ１乃至Ｒ５およびＲは抵抗、Ｔ ＩおよびＴ２
は入力端子、Ｔ ３および′■゛４は出力端子、Ｐｉは
入力信号、ｌ） ｏは出力信号、ｔｄ、ｔｅおよびｔｒ
は遅延時間、を示ず。 〒 １ 図 不 ２ 図 乎 ３ 図
Claims (1)
- 人力信号の入り１１１間のみ導通状態となる第一のトラ
ンジスタと、該第−のトランジスタが導通状態となった
時急速にｈ交電され、遮断状態となった時所定の時定数
により充電開始されるコンデンサと、該コンデンサが放
電時に遮断状態となり、該コンデンサの端子電圧が所定
値に達した時に導通状態となる第二のトランジスタとを
設＆Ｊ、該第二のトランジスタの：ルクタ端子およびエ
ミッタ端子から、前記人力信号よりパルス幅を延長され
た出力信号を出力することを特徴とする遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13255782A JPS5923621A (ja) | 1982-07-29 | 1982-07-29 | 遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13255782A JPS5923621A (ja) | 1982-07-29 | 1982-07-29 | 遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5923621A true JPS5923621A (ja) | 1984-02-07 |
Family
ID=15084069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13255782A Pending JPS5923621A (ja) | 1982-07-29 | 1982-07-29 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5923621A (ja) |
-
1982
- 1982-07-29 JP JP13255782A patent/JPS5923621A/ja active Pending
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