KR960000214Y1 - B+ 전원 시간지연 회로 - Google Patents

B+ 전원 시간지연 회로 Download PDF

Info

Publication number
KR960000214Y1
KR960000214Y1 KR2019910014449U KR910014449U KR960000214Y1 KR 960000214 Y1 KR960000214 Y1 KR 960000214Y1 KR 2019910014449 U KR2019910014449 U KR 2019910014449U KR 910014449 U KR910014449 U KR 910014449U KR 960000214 Y1 KR960000214 Y1 KR 960000214Y1
Authority
KR
South Korea
Prior art keywords
transistor
voltage
delay circuit
capacitor
zener diode
Prior art date
Application number
KR2019910014449U
Other languages
English (en)
Other versions
KR930007744U (ko
Inventor
이학찬
Original Assignee
대우전자 주식회사
배순훈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 대우전자 주식회사, 배순훈 filed Critical 대우전자 주식회사
Priority to KR2019910014449U priority Critical patent/KR960000214Y1/ko
Publication of KR930007744U publication Critical patent/KR930007744U/ko
Application granted granted Critical
Publication of KR960000214Y1 publication Critical patent/KR960000214Y1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/14—Picture signal circuitry for video frequency region
    • H04N5/21—Circuitry for suppressing or minimising disturbance, e.g. moiré or halo
    • H04N5/213—Circuitry for suppressing or minimising impulsive noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/63—Generation or supply of power specially adapted for television receivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12035—Zener diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Amplifiers (AREA)

Abstract

내용 없음.

Description

B+전원 시간지연 회로
제 1 도는 종래의 회로도.
제 2 도는 종래 회로도의 전압 파형도.
제 3 도는 본 고안에 의한 B+전원 시간 지연 회로도.
제 4 도는 본 고안의 전압 파형도.
* 도면의 주요부분에 대한 부호의 설명
C1, C2: 콘덴서 R1: 저항
D1: 제너다이오드 Q1: 트랜지스터
본 고안은 B+전원이 인가되는 회로에 있어서, B+전원이 인가되는 경우 요구되는 시간만큼 타임 딜레이가 가능하고, 순간적으로 발생되는 팝 노이즈(pop noise) 현상을 완전히 제거할 수 있도록 한 것이다.
주지하는 바와 같이 TV에 내장된 각종 회로에는 B+전원이 인가 되도록 되어 있기 때문에 종래에는 제 1 도에 도시된 바와 같이 트랜지스터(Q1), 저항(R1) 및 콘덴서(C1)으로 구성된 회로를 사용하여 원하는 기간의 시정수(r)만큼 B+전원이 딜레이 되어 출력되도록 하였으나, 이는 요구되는 시간(t0∼t1)동안에는 완전히 딜레이 되지못하거나 순간적으로 팝 노이즈(pop noise)가 걸리는 문제점이 있었다.
본 고안은 상기 문제점을 해결하기 위하여 안출된 것으로서, 제너다이오드와 콘덴서를 추가 설치하여 일정 전압이 인가될 때까지 제너다이오드에 흐르는 전류를 차단하므로써 요구되는 시간만큼 타임 딜레이가 가능하도록하였고, 아울러 팝 노이즈를 완전히 제거하도록 하였다.
이러한 본 고안을 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
B+전원이 인가되는 입력 전압측(Vin)을 저항(R1)의 일측과 트랜지스터(Q1)의 콜렉터를 접속하고, 저항(R1)의 타측을 일측이 접지된 콘덴서(C1) 타측 및 제너다이오드(D1)의 캐소드와 연결하며, 상기 제너다이오드(D1)의 애노드와 일측이 접지된 콘덴서 타측 및 상기 트랜지스터(Q1) 베이스를 접속하고, 그의 에미터를 출력단자(Vout)에 연결하여서 된 것이다.
이와 같이 구성된 본 고안의 작용 효과를 상세히 설명하면 다음과 같다.
TV에 내장된 B+전원이 요구되는 각종 회로에서 B+전원이 입력전압(Vin)으로 인가되면 이는 트랜지스터(Q1)콜렉터 및 저항(R1)을 거쳐 콘덴서(C1)에 충전되기 시작한다.
이때 인가된 전압은 제너다이오드(D1)의 작용에 의하여 일정 전압까지 상승할 동안은 차단되어 트랜지스터(Q1)의 베이스에 바이어스 전압을 가하여 주지 못하기 때문에 트랜지스터(Q1)는 턴 오프(turn off)되어 출력전압(Vout)은 0V를 유지하게 된다.
이후 요구되는 일정 시간이 지나면 저항(R1)을 통한 입력전압이 상승하여 제너다이오드(D1)의 제너전압 이상으로 되고, 이에 따라 제너다이오드(D1)는 도통되어 트랜지스터(Q1)의 베이스에 전압을 인가하게 되고, 이에 의해 콘덴서(C2)에 충전되는 것이다.
그러므로 트랜지스터(Q1)의 베이스에 인가되는 전압은 완만한 속도로 상승하게 되고, 그러므로 트랜지스터(Q1)는 턴온(turn on)되어 콜렉터 및 에미터를 통한 B+전원전압 공급이 개시된다. 전압이 출력된다.
이러한 출력파형 특성도는 제 4 도에 도시 하였으며 이와 같이 하여 본 고안에 의한 출력 파형은 요구되는 만큼의 시간 지연(t1)을 얻을 수 있도록 되는 것이어서 완전한 타임 딜레이가 가능하게 되는 것이고, 일시적인 팝노이즈(pop noise) 현상을 제거하므로써 TV에서 사용되는 B+전원 시간 지연을 위한 회로에서 매우 유용하게 활용할 수 있다.

Claims (1)

  1. 트랜지스터(Q1) 콜렉터 및 에미터를 입력전압측(Vin)과 출력전압측(Vout)에 각각 연결하고, 저항(R1)의 일측을 입력전압측(Vin) 그리고 저항(R1)의 타측을 일측이 접지된 콘덴서(C1)의 타측 및 트랜지스터(Q1) 베이스에 병력 접속된 공지에 것에 있어서, 상기 트랜지스터(Q1)의 베이스에 일측이 접지된 콘덴서(C2)의 타측을 연결하고, 저항(R1)의 타측과 트랜지스터(Q1) 베이스에 제너다이오드의 캐소드 및 에노드를 접속하여 됨을 특징으로 하는 B+전원 시간 지연 회로.
KR2019910014449U 1991-09-05 1991-09-05 B+ 전원 시간지연 회로 KR960000214Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019910014449U KR960000214Y1 (ko) 1991-09-05 1991-09-05 B+ 전원 시간지연 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019910014449U KR960000214Y1 (ko) 1991-09-05 1991-09-05 B+ 전원 시간지연 회로

Publications (2)

Publication Number Publication Date
KR930007744U KR930007744U (ko) 1993-04-26
KR960000214Y1 true KR960000214Y1 (ko) 1996-01-05

Family

ID=19318884

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019910014449U KR960000214Y1 (ko) 1991-09-05 1991-09-05 B+ 전원 시간지연 회로

Country Status (1)

Country Link
KR (1) KR960000214Y1 (ko)

Also Published As

Publication number Publication date
KR930007744U (ko) 1993-04-26

Similar Documents

Publication Publication Date Title
US4359649A (en) Monolithically integrable squarewave pulse generator
JPS60259020A (ja) 非再生形電圧制御式スイツチング半導体素子のタ−ンオフ電圧変化速度を制御する回路
KR960000214Y1 (ko) B+ 전원 시간지연 회로
JPS57140029A (en) Output circuit
DE3278450D1 (en) Clock circuit
KR880002864Y1 (ko) 시간 지연회로
KR860001362Y1 (ko) 전류원을 이용한 리세트 회로
JP2528131B2 (ja) 電子機器に電流を供給する回路装置
KR930000989Y1 (ko) 마이크로 컴퓨터용 리세트 장치
KR100452176B1 (ko) 전류원-숏회로
JPS5953726B2 (ja) 鋸歯状波発生装置
EP0086334A1 (en) Pulse duty conversion circuit
SU1205264A1 (ru) Генератор напр жени треугольной формы
JPS5826850B2 (ja) アステ−ブルマルチバイブレ−タ
JPS645384Y2 (ko)
SU1200383A1 (ru) Мультйвибратор
JPS587725Y2 (ja) パルス遅延回路
KR900002359Y1 (ko) 펄스 지연 회로
JPS5711537A (en) Logical circuit
SU1081797A1 (ru) Коммутатор
SU1169162A1 (ru) Транзисторный ключ
KR890000411Y1 (ko) 마이크로 프로세서의 리셋트 회로
SU1188872A1 (ru) Транзисторный ключ
SU1228223A1 (ru) Симметричный мультивибратор
JPS6311768Y2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 19981231

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee