JPS60259020A - 非再生形電圧制御式スイツチング半導体素子のタ−ンオフ電圧変化速度を制御する回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明は電力スイッチング半導体に関するものであり、
更に詳しくは電界効果トランジスタ、絶縁ゲート・トラ
ンジスタ等の非再生形電圧制御式電力スイッチング半導
体素子（デバイス）のターンオフ・スイッチング制御の
ための新規な集積可能な回路に関するものである。

非再生形電力スイッチング半導体素子が「能動領域」で
賀す時間を最小限にすることによりその素子の過大な電
力消費を防止Ｊることは周知である。負荷に流れる電流
を制御するために電力用電界効果トランジスタ（Ｆ　Ｅ
　Ｔ　）　、絶縁ゲート・トランジスタ（Ｔ　Ｇ　’Ｔ
　）等の電圧制御式非再生形半導体素子を使用するとき
、素子の最大ｄ　Ｖ／Ｃｌｔ限界値を満足してできる限
り早く素子を完全なオン状態から完全なオフ状態へスイ
ッチングすることによって電力消費が最小限になる。

電圧制御式電力スイッチング素子の急速なターンオンと
その素子を通って流れる負荷電流のターンオフを時間制
御方式で行うための特に有用な１つの回路が米国特許出
願第４９９５７．９号（１９８３年５月３１日出願）に
開示されている。上記出願では、第１図の回路に類似し
た急速なターンオンと制御されたターンオフを行う回路
が開示されている。詳細は上記出願に説明されているが
、第１図の回路１０を参照して簡単に説明すると、電力
用ＦＥＴまたはＩＧＴ素子１１のソースまたはエミッタ
電極が制御回路端子１０ａで回路の共通電位に接続され
ている。素子１１の制御電極は制御回路端子１０ｂに接
続されており、入力端子１０Ｃの回路共通端子１０ａに
対する入力電圧Ｖ１ｏの２つの可能な状態のうちの１つ
に応じたターンオン信号またはターンオフ信号を受ける
。この入力信号は電圧値Ｖｓの単極性電圧源１２から抵
抗値ＲＬの負荷抵抗１４を通って流れる負荷電流ＩＬの
導通を制御する。関連するスイッチング素子のコレクタ
または陽極電圧が負荷電流値に応じた値を持ち、回路端
子１０ｄに与えられる。回路１０の第５の端子１０’ｅ
に値＋ＶＯの動作電圧源が与えられる。上記米国特許出
願の回路では論理インバータ１６が使用されており、こ
の論理インバータ１６の入力は制御入力電圧端子１０Ｃ
に接続され、出力は両方向被制御導通手段１８の制御電
極１８ａに接続されている。手段１８の被制御導通回路
は端子１’　Ｏｂと１Ｑｅとの間に接続されている。Ｐ
ＮＰトランジスタ２０のエミッタ電極が端子１０１）に
接続され、ＰＮＰＩ−ランジスタ２０のコレクタ電極は
インバータ１６の出力に接続されている。ＰＮＰｔ−ラ
ンジスタ２０のベース電極はＮＰＮＩ−ランジスタ２２
のコレクタ電極と積分コンデンサ２３の一方の端子の両
方に接続されている１、積分コンデン′リ−２３は容量
１ｉ４Ｃ１であり、その残りの端子は回路の共通電位に
接続されている。トランジスタ２２のエミッタ電極は結
合コンデンサ２４と抵抗２５の直列接続を介してスイッ
チング素子のコレクタまたは陽（セミ圧端子１０ｄに接
続され、またエミッタ抵抗２６を介して回路共通電位に
も接続されている。回路入力端子１０Ｇは直列バイアス
抵抗２７を介してトランジスタ２２のベース電極に接続
されている。トランジスタ２２のベース電極は直列接続
された第２のバイアス抵抗２８と温度補償ダイオード２
つを介して回路共通電位に接続されている。回路１０で
は、ランプ（ｒａｍｐ）電圧を発生づるために積分コン
デン１す２３の電流源としてトランジスタ２２が使用さ
れ、微分コンデンサとしてコンデンサ２４が使用されて
いる。次に動作について説明すると、入力電圧Ｖｉｎが
低レベルすなわちほぼゼロ・レベルにあるとぎ、第１の
トランジスタ２２が遮断され、コンデンサ２３はトラン
ジスタ２２によって放電されない。インバータ１６の出
力は高レベルすなわち論理ルベルになっており、両方向
被制御導通手段１８がターンオンするので、スイッチン
グ素子１１のゲート電極がほぼ高動作電位子Ｖｏに引き
上げられる。同時に、トランジスタ２０のエミッタ電極
と］レクタ電極はともに高レベルに引き上げられるので
、トランジスタ２０のベース電極からベース電流が流れ
、コンデンサ２３はほぼ動作電圧値子■０に充電される
。したがって、スイッチング素子１１がターンオンし、
負荷電流ＩＬが電源１２から負荷抵抗１４と素子１１を
介して流れる。入力端子１０Ｃの入力電圧Ｖｉ。が高レ
ベルすなわち＋ＶＯレベルに上昇すると、トランジスタ
２２が導通状態にバイアスされてコンデンサ２３が抵抗
２６を通って放電し始め、ターンオフ・サイクルが開始
される。同時に、インバータ手段１６の出力が低レベル
に低下して、両方向被制御導通手段１８をターンオフし
、１〜ランジスタ２０のコレクタ電極の電圧を低電圧レ
ベル（はぼゼロ・レベル）に低下させる。端子１０ｂの
スイッチング素子の制御電圧は第１の速度で低下し始め
る。そしてスイッチング素子の飽和闇値電圧Ｖｃに達す
ると、負荷電流ＩＬの値は減少し始める。負荷電流の減
少により、端子１０ｄの電圧がそれに比例して変化する
。端子１０ｄの電圧の変化速度＜　ｒａｔｅ　−ｏｆ　
−ｃｈａｎｇｅ）によって、コンデンサ２７！Ｉと抵抗
２５を通って比例的な電流が流れる。この帰還電流はエ
ミッタ抵抗２６を通って流れて、トランジスタ２２に流
れる電流を減少させる。したがって、素子電圧／負荷電
流の変化速度が増大すると、コンデン＃ｆ２３の放電速
度が遅くなり、端子１０ｂに於けるスイッチング素子の
電圧低下の変化速度が小さくなる。これに対して素子電
圧／負荷電流の変化速度が低下すると、コンデンサ２３
の放電速度が早くなり、端子１０ｂに於【プるスイッチ
ング素子の電圧低下の変化速度が大きくなる。このよう
にして、素子１１の被制御回路に流れる電流の実際のタ
ーンオフの間、素子ターンオフ電圧の変化速度（ｌ　Ｖ
／ｄｔはほぼ一定に保たれる。暫くして索子１１の導通
閾値電圧Ｖ１にｊヱしたとき、負荷電流ＩＬはほぼゼロ
の大きさにまで低下し、その変化速度によっ１、コンデ
ンサ２４と抵抗２５を通って流れる電流はほぼゼロに戻
る。これによりトランジスタ２２を通って流れる電流が
増大するので、コンデンサ２３の放電速度と端子１０ｂ
の電圧の低下速度が増大する。

したがって、導通閾値に達した後、端子１０ｂの制御電
圧は一層急速に低下し、端子１０ｂの電圧はほぼ回路共
通電位になる。

所望の電圧変化速度ｄＶ／ｄｉを得るためには、コンデ
ンサ２３および２４の容量値の比をほぼ一定に保つだけ
でなく、コンデンサ２３および２４の各々の絶対容量値
を比較的厳しい許容差内に保たな【プればならないこと
がわかる。また、コンデンサ２４は電源電圧値Ｖｓまで
動作できるものでなければならないこともわかる。回路
１０はハイブリッド形式または部分的集積回路形式で作
ることができるが、高電圧帰還用のコンデンサ２４は容
量値と電圧定格を特定の用途に合わせて選んだ個別部品
としな（プればならないことも多い。また回路１０は低
コストのＣＭＯ３集積回路技術で実現することは容易で
なく、（非再生形電力スイツヂング素子１１、電源１２
、おＪ：び負荷１４を除く）回路全体を１つの集積回路
に収容することができない。

したがって、低コストのＣＭＯ８集積回路技術を使うこ
とができ、しかも集積化できない制御回路部品のない、
１つ以上の非再生形電力スイッヂング素子を制御するた
めの、急速なターンオンと制御されたターンを行う回路
を提供することが非常に望ましい。

発明の要約 本発明によれば、ＦＥ”ｒ、ＩＧＴ等の非再生形電力ス
イッチング素子のターンオフ時の電圧変化速度（ｄ　Ｖ
／ｄｔ）を制御するための集積可能な回路は、第１の電
流源とともに単一の容量性素子を用いて、ランプ電圧発
生器端子が回路共通電位から切り離された場合だけラン
プ電圧を発生する手段を楢成し、また電力スイッチング
素子に制御電極駆動信号を与えるために第２の電流源と
被制御導通素子を用いる。また１つ以上の電力スイッチ
ング素子の各々のコレクタ（または陽１）とソース（ま
たは陰極）どの間の電圧が減衰された５形でランプ電圧
発生器手段のもう１つの入力に与えられて、負荷電流タ
ーンオフの際の負荷電圧の変化速度を制御する。

好ましい態様では、完全に集積可能な、急速なターンオ
ンと制御されたターンオフを行う回路は単極性（直流）
または両極性（交流）電源／負荷回路の中の１つ以上の
電圧制御式電力スイッチング素子を制御する。

したがって、本発明の１つの目的は電源から負荷を通っ
て流れる電流を制御する非再生形電力スイッチング素子
の両端間の電圧のターンオフ時の変化速度ｄＶ／ｄｔを
制御するための新規な集積可能な回路を提供することで
ある。

本発明のこの目的および曲の目的は図面を参照した以下
の詳細な説明により明らかとなる。

３、発明の詳細な説明 第２図は本発明による集積可能な制御されたターンオフ
を行う回路３０の第１の実施例を示す。

この回路３０は負荷１４および単極性電圧源１２と直列
に接続された非再生形電力スイッチング素子１１のコレ
クタ（または陽極）とソース（または陰極）どの間の電
圧の変化速度を制御する。回路３０はほぼ一定の電流を
発生する電流源３２を用いており、この電流源３２はＰ
型電界効果トランジスタ（ＦＥＴ’＞３４のソース電極
にバイアス電流（Ｂを供給する。ＦＥＴ３４１のソース
電極は回路３０のゲート駆動出力端子３Ｑｌ、にも接続
されている。Ｆ　Ｅ　Ｔ’　３４のドレイン電極は回路
端子３０ａで回路共通電位に接続されている。ＦＥＴ３
４のゲルト電極は演算増幅器３６の出力３６ａに接続さ
れている。演算増幅器３６の第１の入力である反転（−
）入力３６ｂは回路制御入力端子３０ｃに接続されてい
る。演算増幅器３６のもう１つの入力である非反転（＋
）入力３６Ｃは抵抗値Ｒ１の第１の抵抗３８を介してス
イツヂング索子コレクタ（または陽極）電圧入力端子３
０ｄに接続されている。入力３６Ｃは抵抗１直Ｒ２の第
２の抵抗４０を介して回路共通電位に接続されている。

容量値Ｃの積分コンデンサ４１が演算増幅器の出力３６
ａと入力３Ｒｂとの間に接続されている。ぼは一定のラ
ンプ電流１ｐを発生する第２の電流源４４が入力端子３
０Ｃに接続されている。

両方の電流源３２および４４は回路動作電位端子３０ｅ
からそれぞれ回路端子３０ｂおよび３０ｃに接続されて
おり、ゼロ・バイアスのＦＥ丁や集積回路の分野で周知
のその他のほぼ一定電流の電流源手段を使うことかでき
る。端子３Ｑｅの回路動作電位子Ｖｏは演算増幅器３６
の動作電位人力３６ｄにも接続されており、演算増幅器
３６の共通電位端子３６ｅが回路共通電位に接続されて
いる。

以下、動作について説明する。本発明による急速なター
ンオンと制御されたターンオフを行う回路３０はスイッ
チング手段４２によって制御される。スイッチング手段
４２は、入力端子３０ｃと共通端子３０ａとの間の接続
を完成することにより素子１１をＵオン」状態すなわち
電＆導通状態にし、また制御入力端子３０ｃを共通回路
端子３Ｑａから切り離すことにより素子１１を「オフ」
状態すなわち非導通状態に切換える。スイッチング手段
４２は、第１の端子すなわち１オン」）へ択端子４２ａ
、第２の端子すなわち「オフ」選択可能端子４２ｂ、お
よび共通端子７１２ｃを有する単極双１９の機械的スイ
ッチとして図示しであるが、この代りに、１オン」状態
と［オフ１状態に対して端子３Ｑａおよび３０ｃ間に比
較的低いインピーダンスの状態と比較的高いインピーダ
ンスの状態をそれぞれ与えるように制Ｏ１１できる任意
のスイッチング手段が利用できることを理解されたい。

スイッチング手段４２が開放状態にある、たとえば共通
スイッチ端子４２ｃが「オフ」選択端子４２ｂに接続さ
れていると仮定すると、入力端子３０ｃに高インピーダ
ンスの「開放」状態が存在する。このとき、第２ａ図の
部分４４ａで示されるように、電流源４４がコンデンサ
４１を充電していて端子３０ｃを動作電位子Ｖｏにして
いる。

したがって、第２ｂ図の部分４５ａで示されるように、
演算増幅器の出力３６ａの電圧Ｖ３６ａはほぼゼロの電
圧レベルになっている。この電圧はＦＥＴ３４を駆動し
、第２Ｃ図の部分４６ａで示１ように、スイッチング素
子の制御電極端子３０ｂの電圧をＦＥＴ３４の被制御導
通チャンネル両端間のソース・ドレイン電圧降下に等し
い電圧Ｖｑにする。電圧Ｖｑは、スイッチング素子１１
が電流を通し始める導通閾値電圧■ゎより小さくなるよ
うに選択されているので、スイッチング素子１１はター
ンオフ状態にある。したがって、第２ｄ図の部分４７ａ
で示すように、端子３０ｄのスイッチング素子のコレク
タ（または陽極）電圧は電源電圧ＶＳの大きさであり、
そして第２ｅ図の部分４８ａで示すように、演算増幅器
の非反転入力３６ｃにおける分圧された電圧Ｖ３６ｃは
電源電圧Ｖｓに減衰係数ｋを乗じたものに等しい。ここ
でｋ　＝Ｒ２／　（Ｒ１＋Ｒ２，）で・ある。

時点ｔＯＮに於いて、スイッチング手段４２が閉じて、
制御入力端子３０ｃを回路共通端子３０ａに接続すると
、これにより、第２ａ図の立下がり４．４　ｂに続く部
分＝１．４０で示すように制御入力端子電圧Ｖ３０ｃが
ばばゼロの大きさまで下り、電流源４４の電流ＴＲはず
べてスイッチング手段４２を通って回路共通電位に流れ
て、コンデンサ４１には電流が流れない。演算増幅器出
力電圧Ｖ３６ａは、第２ｂ図に示すように、立上り４５
ｂにより部分４５ｃで示すほぼ回路動作電位子Ｖ。

のレベルまで上昇づ−る。スイッチング素子の入力容量
が充電されるにつれて、スイッチング素子の制御電極端
子３０ｂの電圧が部分４６ｂで示すように上昇し、時点
ｔｏＮより少し後に第２ｃ図の部分４６Ｃで示すように
ほぼ回路動作電位−ｆ−Ｖ。

に達する。部分４６ｃの電圧レベルはスイッチング素子
の導通閾値電圧レベルＶｔと飽和閾値電圧レベルＶｃの
いずれよりも大きいので、素子１１は完全な導通状態に
急速にターンオンする、すなわち急速に飽和する。した
がって負荷電流ＩＬは、電圧Ｖ３０ｂが導通閾値Ｖ、よ
り大きくなったときに増加し始め、電圧Ｖ３０ｂが飽和
量値電圧ＶＧに達したときに（電源電圧Ｖｓと負荷抵抗
ＲＬによって設定された）最大負荷電流値に達する。

このようにしてスイッチング素子のコレクタ（または陽
極ンの電圧Ｖ３０ｄは部分４７ｂで示すように電源電圧
値＋Ｖｓから素子１１の「オン」電圧ＶＯＮ％たとえば
約２乃至４ボルトの飽和電圧Ｖまで低下し、スイッチン
グ手段４２が閉じている間は第２ｄ＠の部分４７ｃで示
すように電圧ＶＯＮのレベルにとどまる。これに対応し
て分圧器出力電圧Ｖ３６ｃは部分４８ｂで′示すように
低下し、素子１１がターンオン状態にとどまっている間
は部分４８ｃで示す低レベル（第２ｅ図）にとどまる。

このようにして、回路３０の急速なターンオン作用が達
成される。

回路３０の制御されたターンオフ作用は、回路入力共通
端子３０ａと制御入力端子３０ｃとの問を高インピーダ
ンス状態にする（時点ｔｏにお【プる）スイッチング手
段４２の開放により始まる。

これにより、電流源４４のランプ電流ＩＲがコンデンサ
４１に流れ始める。スイッチング索子１１は飽和してい
たので、非反転入力電圧Ｖ３ｆ３Ｃ１，Ｌ部分４８ｄで
示すように低レベルの電圧ｋ　Ｖｏ　Ｎにとどまり、反
転入ノ１３６１）の電圧したがって入力端子電圧Ｖ３０
ｃを部分４４ｄで示すようにほぼゼロ・ボルトにとどま
るようにする。したがって、コンデンサ４１を通る電流
の流れにより、演算増幅器出力電圧Ｖ３６ａが部分４５
ｄで承りように低下していく。その結果、ＦＥＴ３４の
ソース・ドレイン間導通チャンネルの両ｐＪ間の電圧が
低下し、部分４６ｄで示すように制御電極端子電圧Ｖ３
０ｂが低下する。ＦＥＴ３４のケート電極に印加される
演算増幅器出力電圧Ｖ３６ａの電圧変化速度Ｍは端子３
０ｂに於けるスイッチング素子制御電極電圧の変化速度
Ｍとほぼ同じであり、これは電流源４４のランプ電流Ｉ
Ｒとコンデンサ４１の容量との比によって設定される。

すなわち、ｄ　（Ｖ３６ａ　＞／ｄ　ｔ　＝ＩＲ／Ｃで
ある。電圧■３６ａとＶ３．Ｏｂは速度Ｍで低下し、時
点ｔ１において制御電極電圧Ｖ３０ｂはスイッチング素
子１１の飽和閾値電圧Ｖｃに達する。この時点ｔ１で、
ノインヂンク茶ア１７ｉ、：館餡菜！ぷｔパら爬し、こ
のため端子３０１）の制御電極電圧の低下に応じて、負
荷電流■しであるスイッチング素子の被制御電流が減少
し始める。したがって、部分４７ｅで示すようにスイッ
チング素子のコレクタ（または陽極）の電圧Ｖ３０ｄが
上昇し始める。この上界する電圧は抵抗３８および４０
によって分圧されて、演算増幅器の非反転入力３６Ｇに
帰還される。演算増幅器の高利得のため演算増幅器の差
動入力電圧は小さな値にとどまっていなければならない
ので、反転入力３６ｂの電圧Ｖ３０ｃは、コレクタ（ま
たは陽極）電圧Ｖ３０ｄの上昇に伴なって上昇する非反
転入力電圧■３６Ｃに追従する。

演算増幅器の出力電圧Ｖ３６ａはコンデンサ４１を介し
て演算増幅器の反転入力３６ｂの電圧に関連しているの
で、第２ａ図の部分４４ｅで示すように入力電圧Ｖ３０
ｃが上昇すると、第２ｂ図の部分４５ｅの新しい電圧変
化速度Ｍ′で示すように電圧Ｖ３’６ａの変化速度は減
少しなければならない。その結果、時点Ｌ１で始まり時
点ｔ２まで続く第２ｃ図の部分４６ｃで示すように、制
御電極電圧Ｖ３０ｂは対応した遅い変化速度ＭＮを有す
る。時点１２で導通闇値Ｖ、に達すると、スイッチング
素子１１の制御２１Ｉ電極電圧の低下によって負荷電流
ＩＬが変化することはもはやない。時点［１とＬ２どの
間の演算増幅器出力３６’ａの電圧の変化速度Ｍ”（Ｊ
、初期ランプ電圧の変化速度すなわちＩＦｔ／Ｃと演算
増幅器入力３６ｃの電圧の変化速度ｄ　（Ｖ３６ｃ　）
／ｄ　ｔどの差である。この変化速度ｄ　（Ｖ３６Ｃ）
／ｄｔは勾配Ｍ’ｌ、ｍ等しく、これはｋｍに等しい。

但し、ｋは抵抗比Ｒ２／＜Ｒ１中Ｒ２）である。したが
って、スイッチング素子のコレクタ（または陽極）電圧
Ｖ３０ｄは時点ｔ１と［２の間で完全オン電圧ＶＯＮが
ら電源電圧Ｖｓまで変化する。電圧Ｖ３０ｄがほぼ直線
的に増加するとすると、その勾配はｍ−ｄＶ／ｄｔであ
る。ここでＶはスイッチング素子１１の被制御導通回路
両端間の電圧である。演算増幅器の非反転入力の電圧Ｖ
３６Ｃも（部分４８ｅで示すように）実質的にｆｕｎに
等しい勾配ｍ′で上昇し、時点ｔ２で最大電圧ｋ　Ｖｓ
に達する。

このように、演算増幅器の非反転入力への帰還によって
スイッチング素子の制御電極電圧が制御されることによ
り、スイッチング素子の被制御回路の電圧変化速度ｄ　
Ｖ／ｄｔはほぼ一定に相持される。この勾配ｍは次式に
よって定められる。

ｍ＝ｄＶ／ｄｔ−（ＩＲ／Ｃ）［（Ｒ１中Ｒ２）／Ｒ２
］ このように、スイッチング素子の電圧利得（たとえばｇ
ｍ　Ｒ１％但しｇ□は相互コンダクタンス）およびソー
ス・フォロワとして％ｊ　＜　Ｆ　Ｅ　Ｔ　３４のほぼ
１の利得は、端子３’０（ｊの電圧の部分４７ｅの変化
速度ｍ　＝ｄ　Ｖ／ｄｔとそれに対応する演紳増幅器非
反転入力の電圧の部分４８ｅの変化速度とに対してせい
ぜい二次的な影響しか及ぼさないことがわかる。したが
って、所望の（Ｉ　Ｖ／ｄｔが約５ボルト／マイクロ秒
の場合、完全に集積可能な回路３０は、電流源４４によ
り発生されるランプ電流ＩＲとして約１０マイクロアン
ペア、積分コンデンサ４２の容量Ｃの値として約２５ピ
コフアラツド、抵抗分圧器の分圧比（Ｐ　１　／　Ｒ２
）として約１１．５：１という値を用いる。これらの電
流値容但値および抵抗比はＣＭＯ３集積回路で比較的容
易に実説できる。また、バイアス用電流源３２、ＦＥＴ
３４、および演算増幅器３６も同様に０ＭＯ３構成にす
ることができるので、比較的低コストの集積回路となり
、関連する制御スイッチング素子１１に対して所望の制
御されたターンオフ時のｄＶ／ｄ［値を設定するのに何
ら外部部品を必要としない。

時点ｔ２で、スイッチング素子の制御電極電圧Ｖ　３０
　ｂ　ｈ＜導通電圧閾値Ｖｔに達すると、制御電極電圧
■３０ｂが更に低下しても、負荷電流ＩＬはそれ以上減
少しない。スイッチング素子の被制御導通回路電圧Ｖは
電源電圧値Ｖｓに達しているので、電圧Ｖ３０ｄは時点
ｔ２と時点［３との間の部分４．７　ｆおよび時点ｔ３
の後の部分４７ｇで電源電圧値にとどまる。したがって
、演算増幅器の非反転入力３６ｃの電圧は部分４８ｆお
よび４８ｇで示ずように電圧ｋＶＳの大きさになる。こ
れにより、演算増幅器の反転入力の電圧Ｖ３０ｃは時点
１２と１３との間の部分４４ｆで示すようにほぼ一定に
とどまり、演算増幅器出力電圧■３６ａはほぼゼロ・レ
ベルに達する時点ｔ３まで部分４５［で示すように以前
のより大きな変化速度Ｍ′Ｃ−低Ｃ−続ける。時点ｔ３
の後は、スイッチング手段４２を再び閉じてスイッチン
グ素子１１のターンオン状態を指令するまで、演算増幅
器の出力はほぼゼロ・レベル４５ｇにとどまる。時点ｔ
２と時点ｔ３との間の期間中、演算増幅器出力電圧の低
下に応じてＦＥＴ３４のゲート電圧が部分４５ｆで示す
ように低下するので、ＦＥＴ３４の被制御導通チャンネ
ル両端間の電圧は減少し続けて、スイッチング素子の制
御電極端子３０ｂの電圧Ｖ３０ｂを部分４６ｆで示すよ
うに低下させる。

ＦＥＴの電圧ＶＣ＋に達すると、その後、部分４６ｆ′
で示すように端子３０ｂと３０８との間に電圧Ｖｑが現
われる。演算増幅器出力電圧Ｖ３６ａは時点ｔ３で最終
的にほぼゼロの値に達し、その後、部分４５（＋で示す
ようにこの値にとどまる。

一方、演算増幅器の反転入力電圧は部分４４（＋で示す
ように上昇し、部分４４ｇ′では動作電圧ＶＯのレベル
にほぼ等しくなる。したがって、完全にターンオフした
最初の状態が再び設定される。

上記の説明から回路３０が、単極性電源１２に接続され
た負荷１４を通る負荷電流Ｉしをスイッチングするよう
に動作する電圧制御式電ツノスイッチング素子１１の急
速なターンオンと制御されたターンオフを行うことが理
解されよう。

次に第３図について説明すると、集積可能な急速なター
ンオンと制御されたターンオフを行う回路３０’は、複
数の電圧制御式非再生形スイッチング素子、たとえば一
対のＩＧＴスイッチング素子１ｌ−１Ｊ５よび１１−２
に対して用いて、両極性（交流）電！　１．２　’に接
続された負荷１４′を通る両方向負荷電流ＩＬ’のター
ンオンとターンオフを制御することができる。電源には
第１および第２の線路端子Ｌ１およびＬ２が設けられて
いて、線路端子Ｌ１は負荷１４′の一方の端子に接続さ
れている。負荷１４′の他方の端子は第１の電圧制御式
スイッチング素子１１−１のコレクタ（または陽極）、
索子１１−１の被制御導通回路と並列に接続された逆導
通ダイオード１１’−１の陰極、ならびに回路３０’の
第１のスイッチング素子コレクタ（または陽極）電圧端
子３０′ｄ−１に接続されている。線路端子Ｌ１は回路
３０′の第１の補助端子３０′［にも接続されている。

第２の線路端子Ｌ２は第２の電圧制御式スイッチング素
子１１−２のコレクタ（または陽極）、スイッチング素
子１１−２の被制御導通回路と並列に接続された別の逆
導通ダイオード１１′−２の陰極、ならびに回路３０’
の第２のスイッチング素子コレクタ（または陽極）電圧
端子３０′ｄ−２に接続されている。スイッチング素子
１１−１および１１−２の各々の制御電極はそれぞれ制
御電極端子３０’ｂ−１６よび３０’ｂ−２の対応する
端子に接続されている。第３図に示すように、端子３０
’ｂ−１および３０’　ｂ　−２は集積可能な回路３０
′内部で相互に接続されている。

回路端子３０′ａの回路共通電位はスイッチング索子１
１−１．ｔｊよび１１−２のソース（またはエミッタ）
電極、ならびに逆導通ダイオード１１′−１および１１
’−２の陽極端子に接続されている。回路端子３０’ｅ
に動作電位＋ＶＯが与えられる。第３図の場合も、回路
３０’の制御入力端子３０’　Ｃと回路共通電位端子３
０’ａとの間にスイッチング手段４２が設けられる。第
２図の１つのスイッチング素子を制御する回路と同様に
、バイアス用の電流源３２が動作電位端子３０’ｅとス
イッチング素子制御電極端子３０’ｂ　１および３０’
ｂ−２との間に接続されている。電流源３２と制御電極
端子３０’ｂ−１および３０’ｂ−２との結合点から回
路共通電位にＦＥＴ素子３４の被制御導通ソース・ドレ
イン回路が接続されている。ＦＩＥＴ３４のゲート電極
は演算増幅器３６の出力３６ａと積分コンデンサ４１の
一方の端子とに接続されている。演算増幅器の反転入力
３６ｂは積分コンデンサ４１の他方の端子、制御入力端
子３０’Ｃ，ならびに第２の電流源４４の出力に接続さ
れている。この電流源は、動作電位端子３０′ｅに接続
されていてほぼ一定電流のランプ電流ＩＲを供給する。

本発明によれば、両極性（交流）電源に使−うため、演
算増幅器の非反転入力３６ｃは抵抗値Ｒ２の抵抗４０を
介して共通電位に接続されると共に、一対の被制御スイ
ッチング手段９５および９７を介して分圧器の第１の抵
抗３８ａおよび３８ｂに接続されている。抵抗３８ａお
よび３８ｂの抵抗値Ｒ１ａおよびＲｌｂはぼぼ同じ値で
ある。抵抗３８ａおよび３８ｂの残りの端子はスイッチ
ング素子の被制御回路入力端子３０’ｄ−１および３０
’ｄ−２にそれぞれ接続されている。被制御導通手段９
５および９７の制御人力９５ａおよび９７ａは電源線路
の正極性検出器手段９１および９２の出力９１ａおよび
９２ａにそれぞれ接続されている。正極性検出器手段９
１および９２の入力９１ｂ１および９２ｂは補助端子３
０′ｆおよび端子３０′ｄ−２にそれぞれ接続され、入
力９１Ｃおよび９２ｃの地気電位に対する線路端子Ｌ１
およびＬ２の電圧を受ける。線路端子Ｌ１の電圧が回路
共通電位に対して正であるとぎ、正極性検出器手段９１
の出力９１ａが作動して、対応する第１の被制御スイッ
チング手段９５を導通さぜる。

線路端子Ｌ２の電圧が回路共通端子３０’ａに対して正
であるとぎ、正極性検出器手段９２の出力が作動して、
対応する第２の被制御スイッチング手段９７を導通させ
る。線路端子Ｌ　１およびＬ２の極性が交互に反転する
とき、スイッチング素子１１−１および１１−２のうら
コレクタ（または陽極）が正極性の線路端子に結合され
たものだけが導通し、またスイッチング素子と並列接続
された逆導通ダイオード１１−２および１１−１のうち
、そのとぎ（回路共通端子３０′ａに対して）負極性の
線路電圧を受けているダイオードが導通する。したがっ
て、ある特定の極性の半サイクルの間、分圧器の第１の
抵抗３８ａおよび３８ｂのうち、動作している電力スイ
ッチング素子１１−１または１１−２に対応する抵抗だ
けが、対応する被制御スイッチング手段９５または９７
を介じて演算増幅器入力３６ｃに接続される。スイッチ
ング素子の制御電極は並列に駆動され、被制御導通手段
９５および９７は線路の極性に応じて制御されるので、
制御されたターンオフを行う間、電力スイッチング素子
１１−１６よび１１−２のうちそのとき導通状態にある
ものだ１プから演算増幅器にスイッチング素子のコレク
タ（または陽極）電圧のｄ　Ｖ／ｄｔ信号が帰還される
。他のすべての点で、この両極性電源を用いた構成の場
合の回路３Ｑ’とその関連するスイッチング素子１１−
１および１１−２の実際の動作は第２図の単極性電源を
用いた構成について述べた動作と同じである。

被制御導通手段９５＃よび９６は正極性検出器手段９１
および９２と同様、集積回路技術量に周知の方法で０Ｍ
Ｏ８技術を使用した被制御両方向導通ゲートとすること
ができる。したがって、集積可能な回路３０′は通常リ
ード数が８以下の小さな集積回路パッケージに完全に集
積化することができる。同じ集積化された制御回路を使
って、両極性電源１２′から負荷を通って流れる両方向
電流を制御するために必要な複数の外部スイッチング素
子を制御することもできるし、第２図の回路３０のよう
に接続ずれば、単極性電源からの一方向負荷電流を制御
するために１つ以上のスイッチング素子１１を制御する
こともできる。

非再生形電圧制御式スイッチング半導体素子のターンオ
フ電圧変化速度を制御するための本発明による集積可能
な回路のいくつかの実施例を詳細に説明してぎたが、当
業者には多数の変形や変更を行うことができることが明
らかであろう。したがって、本発明は特許請求の範囲に
よって限定されるものであり、実施例の説明のため示し
た詳細な事項−％ｂ手段によって限定されるらのではな
い。

【図面の簡単な説明】

第１図は従来技術による急速なターンオンと制御された
ターンオフを行う回路の概略回路図である。第２図は本
発明による非再生形電力スイッチング素子のターンオフ
を制御するための完全に集積可能な回路の概略回路図で
ある。第２ａ図乃至第２ｅ図は第２図の回路の種々の点
に於ける信号波形を示す時間線図である。第３図は負荷
を通る交流電流を制御するために複数の非再生形電力ス
イッチング素子の急速なターンオンと制御されたターン
オフを制御するための完全に集積可能な回路の概略回路
図である。 （主な符号の説明） １１・・・非再生形電力スイッチング素子、１１−１１
．１１−２・・・非再生形電力スイッチング素子、１２
・・・単極性電源、１２′・・・両極性電源、１４．１
４′・・・負荷、３２・・・電流源、３４・・・Ｐ型電
界効果トランジスタ、３６・・・演算増幅器、４２・・
・スイッチング手段、４４・・・電流源、９１・・・正
極性検出器手段、９２−・・正極性検出器手段、９５．
９７・・・被制御スイッチング手段。 Ｌ６　、　Ｌｌ　１２Ｌ３

Claims (1)

1. 【特許請求の範囲】 １、制御電極および被制御導通回路を有し、該制御電極
   の信号の大きさが導通閾値と飽和閾値の間にあるとぎそ
   れに応じて該被制御導通回路に電流が流れるような非再
   生形電力半導体素子の完全なターンオン状態と完全なタ
   ーンオフ状態との間のスイッチングを制御するための東
   拍可能な制御回路において、ａ）上記電力半導体素子の
   完全なターンオン状態と完全なターンオフ状態をそれぞ
   れ指示する第１の特性と第２の特性を有する入力信号を
   受信する受ｆΔ手段、ｂ）上記入力信号の第１の特性に
   応答して上記電力半導体素子を急速に完全にターンオン
   するのに充分な大きさを持つ上記制御Ｉ電極信号を発生
   し、また上記入力信号の第２の特性に応答して第１の変
   化速度を持つランプ信号として上記制御電極信号を発生
   ずる制御電極信号発生手段、ならびにＣ）上記被制？１
   １導通回路両端間の電圧の変化速度に応じた大きさの帰
   還信号を供給する帰遷信号供給手段であって、上記制御
   電極信号の大きざが上記導通閾値と」−記飽和閾値との
   間にあるとぎ上記被制御導通回路を通る電流の大ぎさに
   応答して、上記制御電極信号発生手段からの上記制御電
   極信号の変化速度を上記第１の変化速度よりも小さい第
   ２の変化速度に減少させる帰）甲信号供給手段を有する
   ことを特徴とする制御回路。 ２、特許請求の範囲第１項記載の制御回路において、更
   に回路共通電位に対する回路動作電位を受ける手段、お
   よび上記ランプ信号を受けて、上記完全なターンオン状
   態ではほぼ上記動作電位の値を持つ上記制御電極信号を
   供給し、上記完全なターンオフ状態では上記回路共通電
   位に近い電位を持つ上記制御電極信号を供給する手段を
   含んでいる制御回路。 ３、特許請求の範囲第１項記載の制御回路において、上
   記制御電極信号発生手段が、上記入力信号の第２の特性
   に応答して、上゛記帰還信号によって制御された勾配を
   持つランプ電圧を発生ずる手段、および上記ランプ電圧
   を上記電力半導体素子の制御電極に印加づ゛るバッファ
   手段を含んでいる制御回路、１ ４、特：！Ｆ晶求のに５囲第３項記載の制御回路におい
   て、上記バッファ手段が、上記ランプ電圧を受信する制
   御電極を持ち、かつ上記電力半導体素子の制御電極と上
   記回路共通電位との間に接続された被制御導通チャンネ
   ルを持つ電界効果トランジスタ、および上記回路動作電
   位から上記電界効果トランジスタの被制御導通チー１／
   ンネルと上記電力半導体素子の制御電極と間の結合点に
   ほぼ一定の大きさの電流を供給する手段で構成されてい
   る制御回路。 ５、特許請求の範囲第３項記載の制御回路において、上
   記制御電極信号発生手段が、上記入力信号を受ける第１
   の入力と、上記帰還信号を受（プる第２の入力と、上記
   電力半導体素子の制御電極に結合された出力とを持つ演
   算増幅器、上記演算増幅器の出力と第１の入力との間に
   結合纏れた積分素子、および上記演算増幅器の第１の入
   力にほぼ一定のランプ電流を供給するランプ電流供給手
   段を含んでいる制御回路。 ６、特許請求の範囲第５項記載の制御回路において、上
   記積分素子が上記演算増幅器の出力と第１の入力との間
   に結合された容量性素子である制御回路。 ７、特許請求の範囲第６項記載の制御回路において、上
   記帰還信号供給手段が、上記電力半導体素子の被制御導
   通回路両端間の電圧を受ける入力８５　Ｊ：び上記演算
   増幅器の第２の入ノコに上記帰還信号を供給する出力を
   そなえた電圧減衰器で構成されている制御回路。 ８、特許請求の範囲第７項記載の制御回路において、上
   記電圧減衰器が、上記電力半導体素子の被制＠導通回路
   電圧を受ける第１の端子と上記演算増幅器の第２人力に
   接続された第２の端子とをそなえた抵抗値Ｒ１の第１の
   抵抗素子、および上記演算増幅器の第２人力と上記回路
   共通電位との間に接続された抵抗値Ｒ２の第２の抵抗素
   子で構成されている制御回路。 ９、特許請求の範囲第８項記載の制御回路において、上
   記容量性素子が容量性Ｃを有し、上記ランプ電流供給手
   段が電流値ＪＲの電流を供給し、かつ」−記第１および
   第２の抵抗素子の抵抗値、上記容量性素子の容量値、並
   びに上記ランプ電流供給手段の電流が上記電力半導体素
   子の被制御導通回路両端間の電圧Ｖの変化速度ｄ　Ｖ／
   ｄｔを所望の値にづるように設定されている制御回路。 １０、特許請求の範囲第９項記載の制御回路に１１３い
   て、上記変化速度ｄ　Ｖ／ｄｔか（ＩＲ／Ｃ）（Ｒ１＋
   Ｒ２）　／　Ｒ２にほぼ等しい制御回路。 １１、特許請求の範囲第１０項記載の制御回路において
   、上記電流値ＩＲが約１０マイクロアンペアである制御
   回路。 １２、特許請求の範囲第１０項記載の制御回路において
   、上記各ｆｍｌｉｉ′ｉｃが約２５ピコフアラツドであ
   る制御回路。 １３、特許請求の範囲第１０項記載の制御回路において
   、上記第１および第２の抵抗素子の抵抗値の比Ｒ１／Ｒ
   ２が約１１．５：１である制御回路。 １４、特許請求の範囲第８項記載の制御回路において、
   上記第１および第２の抵抗素子の抵抗値の比Ｒ１／Ｒ２
   が約１１．５：１である制御回路。 １５、特許請求の範囲第１項記載の制御回路において、
   上記制御回路が単一の集積回路に構成されている制御回
   路。 １６、特許請求の範囲第１項記載の制御回路にＪ５いて
   、更にそれぞれ別個の入力と出力をそなえ、上記回路共
   通電位に対して所定の極性を持つ信号が対応覆る入力に
   ちえられたことに応答してそれぞれ別個の出力信号を発
   生する複数の極性検出手段、少なくとも複数の帰還信号
   を受ける手段、および上記複数の極性検出手段の少なく
   とも１つからの出力信号が存在することに応答して、上
   記複数の帰還信号のうち上記制御電極信号発生手段に接
   続すべぎ１つの＠運信号を選択する手段を含んでいる制
   御回路。 １７、特許請求の範囲第１６項記載の制御回路において
   、上記複数の帰還信号を受ける手段がそれぞれ相異なる
   帰還信号を与えられる一対の回路端子で構成されており
   、上記帰還信号供給手段が、上記帰ｊ７信号が与えられ
   る第１の端子と上記回路共通電位に接続された第２の端
   子をそなえた第１の抵抗素子、上記極性検出手段のうち
   のそれぞれ対応する第１および第２の極性検出手段によ
   って互に相異なる時間導通状態になるようにそれぞれ制
   御される第１および第２の被制御導通手段、ならびに上
   記第１の抵抗素子の第１の端子と上記一対の回路端子の
   うちの所定の信号極性を受ける対応する回路端子との間
   に上記被制御導通手段のうちの対応する被制御導通手段
   とそれぞれ直列に接続された第２および第３の抵抗素子
   で構成されている制御回路。 １８、特許請求の範囲第１項記載の制御回路において、
   上記制御回路が、少なくとも１つの電力半導体素子、電
   源、ならびに上記電力半導体素子と上記電源との間に結
   合された負荷と組み合わせて用いられ、上記少なくとも
   １つの電力半導体素子の被制御導通回路から上記負荷に
   流れる電流が上記入力信号の第１および第２の特性に応
   じて上記制御回路により制御される制御回路。 １９、特許請求の範囲第１８項記載の制御回路において
   、上記電源が単極性電源である制御回路。 ２、特許請求の範囲第１項記載の制御回路において、上
   記制御回路が、複数の電力半導体素子、両極性電源、な
   らびに上記複数の電力半導体素子と上記電源との間に接
   続された負荷と組み合わせて用いられ、少なくとも１つ
   の上記電力半導体素子の被制御導通回路から上記負荷に
   流れる電流が上記入力信号の第１および第２の特性に応
   じて上記制御回路により制御される制御回路。