JPH0334693B2 - - Google Patents
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- Publication number
- JPH0334693B2 JPH0334693B2 JP24319983A JP24319983A JPH0334693B2 JP H0334693 B2 JPH0334693 B2 JP H0334693B2 JP 24319983 A JP24319983 A JP 24319983A JP 24319983 A JP24319983 A JP 24319983A JP H0334693 B2 JPH0334693 B2 JP H0334693B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- time
- comparison
- constant
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007423 decrease Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 238000011084 recovery Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば送電線保護継電器など各種の
電気回路に用いられる制御または保護用の限時回
路に関する。
電気回路に用いられる制御または保護用の限時回
路に関する。
第１図は従来の限時回路を示す回路図であり、
１は入力電圧VINが印加される入力端子、２はこ
の入力電圧VINを積分し、積分出力Vcを導出する
積分回路、３は所定の一定電圧Vrefが印加される
入力端子、４は上記積分出力Vcと一定の比較電
圧Vrefとが入力され、Vcが比較電圧Vrefより大き
くなつたとき、出力端子５に動作信号Vputを出力
する比較回路である。２１は積分時定数を定める
抵抗値Ｒを有する抵抗、２２は積分時定数を定め
る容量値Ｃを有するコンデンサ、２３は演算増幅
器、２４はゼナー電圧VZを有するゼナーダイオ
ードであり、上記２１〜２４により上記積分回路
２が構成されている。
１は入力電圧VINが印加される入力端子、２はこ
の入力電圧VINを積分し、積分出力Vcを導出する
積分回路、３は所定の一定電圧Vrefが印加される
入力端子、４は上記積分出力Vcと一定の比較電
圧Vrefとが入力され、Vcが比較電圧Vrefより大き
くなつたとき、出力端子５に動作信号Vputを出力
する比較回路である。２１は積分時定数を定める
抵抗値Ｒを有する抵抗、２２は積分時定数を定め
る容量値Ｃを有するコンデンサ、２３は演算増幅
器、２４はゼナー電圧VZを有するゼナーダイオ
ードであり、上記２１〜２４により上記積分回路
２が構成されている。
第２図は第１図の各部における電圧の波形を示
す図であり、以下この第２図を用いて第１図の動
作について説明する。いま入力端子１に入力電圧
VIN（説明の便宜上負電圧を有意の電圧とする）
が入力されると、演算増幅器２３の出力電圧Vc
はVc＝VIN・τ・ｔの式にしたがつて時間経過と
共に上昇してゆく。こゝでｔは時間、τはτ＝
Ｒ・Ｃで定まる時定数である。所定時間経過後、
Vcが所定の一定電圧Vrefを越えると、比較回路４
の出力電圧Vputが反転することになる。この時の
入力VINが印加されてからVputが反転するまでの
時間、つまり動作時間TOPはTOP＝１／τ・Vref／VINで
表 わされる。その後Vcはゼナーダイオード２４で
定められる電圧VZまで昇りつめることになる。
次に入力VINが正となつたときから出力Vputが再
度反転するまでの時間、つまり復帰時間TREは、
TRE＝１／τ・VZ−Vref／VINで表わされる。
す図であり、以下この第２図を用いて第１図の動
作について説明する。いま入力端子１に入力電圧
VIN（説明の便宜上負電圧を有意の電圧とする）
が入力されると、演算増幅器２３の出力電圧Vc
はVc＝VIN・τ・ｔの式にしたがつて時間経過と
共に上昇してゆく。こゝでｔは時間、τはτ＝
Ｒ・Ｃで定まる時定数である。所定時間経過後、
Vcが所定の一定電圧Vrefを越えると、比較回路４
の出力電圧Vputが反転することになる。この時の
入力VINが印加されてからVputが反転するまでの
時間、つまり動作時間TOPはTOP＝１／τ・Vref／VINで
表 わされる。その後Vcはゼナーダイオード２４で
定められる電圧VZまで昇りつめることになる。
次に入力VINが正となつたときから出力Vputが再
度反転するまでの時間、つまり復帰時間TREは、
TRE＝１／τ・VZ−Vref／VINで表わされる。
従来の限時回路は上記のように入力VINと出力
Vputとの間に遅れ時限をもたせるのであるが、そ
の遅れ時限の調整は、入力電圧VINの電圧調整あ
るいは比較電圧Vrefの電圧調整により行なわれ
る。
Vputとの間に遅れ時限をもたせるのであるが、そ
の遅れ時限の調整は、入力電圧VINの電圧調整あ
るいは比較電圧Vrefの電圧調整により行なわれ
る。
ところが上記従来回路では、その回路構成上、
上述の動作式からも明らかなように動作時間TOP
と復帰時間TREとが連動してしまい、動作時間
TOPと復帰時間TREとを独立的に調整することが
できない。即ち、例えば動作時間TOPのみを大き
くしたいとの要求から比較電圧Vrefを大きくする
と、復帰時間TREは小さくなり、入力電圧VINを
小さくすると復帰時間TREは大きくなつてしま
う。
上述の動作式からも明らかなように動作時間TOP
と復帰時間TREとが連動してしまい、動作時間
TOPと復帰時間TREとを独立的に調整することが
できない。即ち、例えば動作時間TOPのみを大き
くしたいとの要求から比較電圧Vrefを大きくする
と、復帰時間TREは小さくなり、入力電圧VINを
小さくすると復帰時間TREは大きくなつてしま
う。
また従来回路では、その回路構成上比較電圧
Vrefがゼナー電圧VZよりも低くなければならない
との制約があり、比較電圧Vrefの調整による遅れ
時限の調整に限界があつた。
Vrefがゼナー電圧VZよりも低くなければならない
との制約があり、比較電圧Vrefの調整による遅れ
時限の調整に限界があつた。
この発明は、上記欠点を解消するためになされ
たもので、比較回路の入力端子間に積分出力電圧
が比較電圧より高い時所定の一定電圧を出力し、
低い時高インピーダンスを呈する定電圧素子を接
続し、積分出力を比較電圧より少し高い電圧に固
定させることにより、動作時間と復帰時間とを独
立的に設定し得る限時回路を提供しようとするも
のである。
たもので、比較回路の入力端子間に積分出力電圧
が比較電圧より高い時所定の一定電圧を出力し、
低い時高インピーダンスを呈する定電圧素子を接
続し、積分出力を比較電圧より少し高い電圧に固
定させることにより、動作時間と復帰時間とを独
立的に設定し得る限時回路を提供しようとするも
のである。
第３図はこの発明の一実施例を示す回路図であ
り、６は比較回路４の入力端子間に挿入された定
電圧素子であり、図はダイオードの順方向電圧降
下VFを利用した場合を示している。２５はダイ
オードであり、他は上記第１図に示した従来回路
と同一である故説明は省略する。
り、６は比較回路４の入力端子間に挿入された定
電圧素子であり、図はダイオードの順方向電圧降
下VFを利用した場合を示している。２５はダイ
オードであり、他は上記第１図に示した従来回路
と同一である故説明は省略する。
第４図は第３図の各部における電圧の波形を示
す図であり、以下この第４図を用いて第３図の動
作について説明する。入力端子１に入力電圧VIN
が印加され、比較回路４の出力電圧Vputが反転す
るまでの動作は、上述の従来回路と同じである。
ところが、その後の積分回路２の出力電圧Vcは、
（比較電圧Vref＋定電圧VF）の値に固定される。
したがつて復帰時間TREはTRE＝１／τ・VF／VINとな り、比較電圧Vrefの影響を受けないことになる。
これにより動作時間TOPの調整は、比較電圧Vref
を任意に調整することにより、復帰時間TREと関
係なく独立的に行なうことが可能となる。また復
帰時間TREの調整は、定電圧VFを調整することに
より、動作時間TOPと関係なく独立的に行なうこ
とができる。定電圧VFの調整は、例えば定電圧
素子６が第４図のようにダイオードの順方向電圧
降下を利用するものである場合なら、ダイオード
の個数を加減することにより任意に設定し得る。
す図であり、以下この第４図を用いて第３図の動
作について説明する。入力端子１に入力電圧VIN
が印加され、比較回路４の出力電圧Vputが反転す
るまでの動作は、上述の従来回路と同じである。
ところが、その後の積分回路２の出力電圧Vcは、
（比較電圧Vref＋定電圧VF）の値に固定される。
したがつて復帰時間TREはTRE＝１／τ・VF／VINとな り、比較電圧Vrefの影響を受けないことになる。
これにより動作時間TOPの調整は、比較電圧Vref
を任意に調整することにより、復帰時間TREと関
係なく独立的に行なうことが可能となる。また復
帰時間TREの調整は、定電圧VFを調整することに
より、動作時間TOPと関係なく独立的に行なうこ
とができる。定電圧VFの調整は、例えば定電圧
素子６が第４図のようにダイオードの順方向電圧
降下を利用するものである場合なら、ダイオード
の個数を加減することにより任意に設定し得る。
さて上記実施例では、積分回路として演算増幅
器を使用した例を示したが、これに限られるもの
でなく、何等の制約を受けるものでないことは上
記動作説明に徴して明らかである。また上記実施
例では、積分回路の出力を抑える定電圧素子とし
てダイオードの順方向電圧降下を利用するものと
したが、その他の定電圧素子例えがゼナーダイオ
ードとこれの順方向（アノードからカソード方
向）電流を阻止するダイオードとの直列回路を用
いても同様の効果を奏する。
器を使用した例を示したが、これに限られるもの
でなく、何等の制約を受けるものでないことは上
記動作説明に徴して明らかである。また上記実施
例では、積分回路の出力を抑える定電圧素子とし
てダイオードの順方向電圧降下を利用するものと
したが、その他の定電圧素子例えがゼナーダイオ
ードとこれの順方向（アノードからカソード方
向）電流を阻止するダイオードとの直列回路を用
いても同様の効果を奏する。
以上のようにこの発明によれば、比較回路の入
力端子間に定電圧素子を挿入し、積分回路の出力
電圧をこの定電圧素子による定電圧分だけ比較電
圧より高くするものとしたから、動作時間と復帰
時間とをそれぞれ独立的に調整できると共に、比
較電圧を何等の制約を受けることなく任意の値に
調整することができる。
力端子間に定電圧素子を挿入し、積分回路の出力
電圧をこの定電圧素子による定電圧分だけ比較電
圧より高くするものとしたから、動作時間と復帰
時間とをそれぞれ独立的に調整できると共に、比
較電圧を何等の制約を受けることなく任意の値に
調整することができる。
第１図は従来の限時回路を示す回路図、第２図
は第１図の動作を説明するための電圧波形図、第
３図はこの発明に係る限時回路の一実施例を示す
回路図、第４図は第３図の動作を説明するための
電圧波形図であり、図において１は入力電圧VIN
が印加される入力端子、２は積分回路、３は所定
の一定電圧Vrefが印加される入力端子、４は比較
回路で、５はその出力端子、６は定電圧素子であ
る。なお、各図中同一符号は同一または相当部分
を示すものとする。
は第１図の動作を説明するための電圧波形図、第
３図はこの発明に係る限時回路の一実施例を示す
回路図、第４図は第３図の動作を説明するための
電圧波形図であり、図において１は入力電圧VIN
が印加される入力端子、２は積分回路、３は所定
の一定電圧Vrefが印加される入力端子、４は比較
回路で、５はその出力端子、６は定電圧素子であ
る。なお、各図中同一符号は同一または相当部分
を示すものとする。
Claims (1)
- 【特許請求の範囲】 １ 所定極性の一定電圧の印加により出力電圧が
上昇し、上記極性とは逆極性の一定電圧の印加に
より出力電圧が低下する積分回路、この積分回路
の出力電圧と所定の一定値である比較電圧とが入
力され、その大小に応じ異つた極性の電圧を出力
する比較回路、及びこの比較回路の入力端子間に
接続され、上記積分回路の出力電圧が上記比較電
圧より高い時所定の一定電圧を出力し、低い時高
インピーダンスを呈する定電圧素子を備えたこと
を特徴とする限時回路。 ２ 定電圧素子がダイオードの順方向電圧降下を
利用するものであることを特徴とする特許請求の
範囲第１項記載の限時回路。 ３ 定電圧素子が、ゼナーダイオードとそれの順
方向電流を阻止するダイオードとの直列回路であ
ることを特徴とする特許請求の範囲第１項記載の
限時回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24319983A JPS60134519A (ja) | 1983-12-22 | 1983-12-22 | 限時回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24319983A JPS60134519A (ja) | 1983-12-22 | 1983-12-22 | 限時回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60134519A JPS60134519A (ja) | 1985-07-17 |
| JPH0334693B2 true JPH0334693B2 (ja) | 1991-05-23 |
Family
ID=17100302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24319983A Granted JPS60134519A (ja) | 1983-12-22 | 1983-12-22 | 限時回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134519A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2856365B2 (ja) * | 1991-03-15 | 1999-02-10 | 株式会社村田製作所 | 偏平型電源素子 |
-
1983
- 1983-12-22 JP JP24319983A patent/JPS60134519A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60134519A (ja) | 1985-07-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |