KR19980078561A

KR19980078561A - 리세트 회로

Info

Publication number: KR19980078561A
Application number: KR1019970016123A
Authority: KR
Inventors: 라근수
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1997-04-29
Filing date: 1997-04-29
Publication date: 1998-11-16
Also published as: KR100253536B1

Abstract

본 발명은 반도체 기억소자의 리세트 신호를 발생시키기 위하여 저항과 캐패시터와 슈미트트리거를 가지고 구성된 리세트 회로에 있어서, 입력전압이 일정한 값이 될때 까지 리세트 신호의 출력을 제어하기 위한 전압안정수단을 추가하여 입력전압(Vdd)이 일정한 전압으로 상승하는데 걸리는 시간이 불안정하여도 정확한 리세트 신호를 얻을 수 있다.

Description

리세트 회로

본 발명은 반도체 기억소자에서 사용되는 리세트 회로에 관한 것으로서, 특히 입력전압의 불안정한 전압상승시간에 관계없이 안정된 리세트 펄스파형을 발생시킬 수 있도록 한 리세트 회로에 관한 것이다.

일반적으로 리세트 회로는 슈미트트리거 회로를 이용하여 구성한다.

슈미트트리거 회로는 2대의 증폭기의 접지측 단자를 공통접속하여 양귀한을 걸어주어 입력전압의 진폭에 따른 2가지 안정상태를 가지도록 구성한 것이다. 입력전압이 아주 낮은 값으로부터 상승되어 어떤일정한 값 Vdd에 이르면 한쪽의 안정한 상태로부터 다른안정한 상태로 옮겨지고, 입력전압이 다시 충분히 낮은 값으로 떨어지면 또다른 안정한 상태로 옮겨지는 특성을 가진다.

도1은 종래의 리세트 회로도이다.

종래의 리세트 회로는 입력전압 Vdd와 접지사이에 저항Ra과 캐패시터Ca가 직렬로 연결되어 있고, 상기 저항Ra과 캐패시터Ca사이의 단자a는 리세트 펄스를 출력하는 슈미트트리거(1)의 입력에 연결되어 구성된다.

이하 도면을 참고하여 종래의 리세트 회로의 동작을 설명한다.

도2는 도1의 리세트 회로의 입출력 파형도이다.

입력전압(Vdd)을 저항Ra에 인가한다. 이때 입력되는 전압(Vdd)가 일정한 값(5V)으로 상승하면 저항Ra과 캐패시터Ca의 용량에 따라 좌우되는 문덕전압 값에 의하여 t1~t2시간동안 펄스가 발생하며, 이 발생되는 펄스는 메모리 소자의 리세트 신호로 사용된다.

이때 저항Ra과 캐패시터Ca의 용량에 따라 좌우되는 문덕전압값(Vt)은

Vt = -(Vdd / RaCa)·t

에 좌우된다.

그러므로 입력전압(Vdd)이 일정한 값(5V)으로 상승하는데 걸리는 시간(t)이 길어지면 입력전압(Vdd)이 충분한 입력값을 가지기전에 문덕전압값(Vt)이 발생할 수 있다.

따라서 도2의 (b)와 같이 리세트 신호가 미리 발생하고 사라져 t1~t2시간동안 원하는 출력을 얻어낼 수 없다.

그러므로 종래의 리세트 회로는 입력전압이 일정한 값으로 상승되는 시간이 길어지면 원하는 시간에서의 정확한 리세트 파형을 얻어낼수 없는 문제점을 가진다.

따라서 본 발명의 목적은 입력전압이 일정한 값으로 상승될때까지 문덕전압값(Vt)의 출력을 방지하여 정확한 리세트 파형을 얻을 수 있는 리세트 회로를 제공함에 있다.

상기 목적을 달성하기 위한 본 발명은 반도체 기억소자의 리세트 신호를 발생시키기 위하여 저항과 캐패시터와 슈미트트리거를 가지고 구성된 리세트 회로에 있어서 입력전압이 일정한 값이 될때 까지 리세트 신호의 출력을 제어하기 위한 전압 안정수단을 추가하여 구성된다.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.

[도1]는 종래의 리세트 회로도

[도2]는 도1의 리세트 회로의 입출력 파형도

[도3]는 본 발명에 따른 리세트 회로도

[도4]는 도3의 리세트 회로의 입출력 파형도

도면의 주요 부분에 대한 부호의 설명

1, 31 : 슈미트트리거 20 : 전압안정부

21 : 전압비교기 22 : 비교전압발생부

23 : 기준전압발생부 Ca, Cb : 캐패시터

Vz : 비교전압 Vr : 기준전압

Ra, Rb, R1, R2, R3 : 저항 D : 제너다이오드

도3은 본 발명에 리세트 회로도이고, 도4는 도3의 리세트 회로의 입출력파형도이다.

본 발명의 리세트 회로에 추가된 전압안정부(20)는 입력전압(VDD)을 입력받아 일정전압(Vc)을 출력하기 위하여 전압비교기(21)와 비교전압발생부(22)와 기준전압발생부(23)를 가진다.

상기 비교전압발생부(22)는 비교전압(Vz)를 출력하고 기준전압발생부(23)는 기준전압(Vr)을 출력하고 전압비교기(21)는 상기 출력된 비교전압 (Vz)과 기준전압(Vr)을 입력받아 일정전압(Vc)을 출력한다.

상기 비교전압발생부(22)는 입력전압(Vdd)와 접지사이에 저항R1과 제너다이오드D가 직렬로 연결되고, 상기 저항R1과 제너다이오드D 사이의 전압이 비교전압(Vz)으로 출력되며, 상기 기준전압발생부(23)는 입력전압(Vdd)와 접지사이에 저항R2과 저항R3가 연결되어 저항R2과 저항R3 사이의 전압이 기준전압(Vr)으로 출력된다.

상기 전압비교기(21)의 출력인 일정전압(Vc) 저항Rb에 연결되고 상기 저항Rb의 다른 한쪽단은 한쪽단이 접지된 캐패시터Cb와 리세트 신호를 출력하는 슈미트트리거(31)의 입력에 연결되어 리세트 회로를 구성된다.

상기 제너다이오드D는 정압이 일정한 값(5V)의 정전압특성을 가지는 것을 선택한다.

상기 본 발명에 따른 리세트 회로는 다음과 같이 동작한다.

입력전압(Vdd)을 저항R1과 저항R2에 인가한다. (t0~t1)이때 일정한 값(5V)이하의 전압(Vdd)이 입력되면 단자a의 비교전압(Vz)은 단자b의 기준전압(Vr)보다 크므로 전압비교기(21)의 출력은 나타나지 않는다. (t1~t2)이후 입력되는 전압(Vdd) 일정한 값(5V)으로 상승하면 제너다이오드D의 정전압특성에 의하여 단자a의 전압Vz는 전압강하가 발생하여 단자b의 전압Vr보다 작아져 전압비교기(21)의 입력된 일정한 값(5V)을 출력한다.(도 4b) 전압비교기(21)의 출력전압(Vc)는 슈미트트리거(31)에서 출력되고 저항Rb와 캐패시터Cb에 의한 문턱전압(Vt)에 도달하기전까지 리세트 펄스파형이 발생되어 메모리 소자를 리세트 시킨다.(t2이후) 문턱전압(Vt)에 도달하면 슈미트트리거(31)에서 출력은 다시 OV로 하강하여 리세트 동작을 마친다.

따라서, 본 발명에 따른 리세트 회로는 입력전압(Vdd)이 일정한 전압으로 상승하는데 걸리는 시간이 불안정하여도 정확한 리세트 신호를 얻을 수 있는 잇점을 가진다.

Claims

반도체 기억소자의 리세트 신호를 발생시키기 위하여 저항과 캐패시터와 슈미트트리거를 가지로 구성된 리세트 회로에 있어서, 입력전압이 일정한 값이 될때 까지 리세트 신호의 출력을 제어하기 위한 전압안정수단을 추가하여 구성된 것이 특징인 리세트 회로.
청구항 1에 있어서, 상기 전압안정수단은, 상기 입력전압(VDD)이 인가되어 비교전압(Vz)를 출력하는 비교전압발생부와, 상기 입력전압(VDD)이 인가되어 기준전압(Vr)을 출력하는 기준전압발생부와 상기 비교전압(Vz)과 기준전압(Vr)을 입력받아 일정전압(Vc)을 출력하는 전압비교기로 구성된 것이 특징인 리세트 회로.
청구항 2에 있어서, 상기 비교전압발생부는 입력전압(Vdd)와 접지사이에 저항과 제너다이오드가 직렬로 연결되어 상기 저항과 제너다이오드 사이의 전압이 비교전압(Vz)으로 출력되도록 구성된 것이 특징인 리세트 회로.
청구항 2에 있어서, 상기 기준전압발생부는 입력전압(Vdd)와 접지사이에 저항들이 직렬로 연결되어 상기 저항들 사이의 전압이 기준전압(Vr)으로 출력되도록 구성된 것이 특징인 리세트회로.