KR100271056B1 - 전원전압변동 검출회로 - Google Patents

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Abstract

전압 레귤레이터 전원으로부터 공급전원을 제공받는 로직 회로라든가 전원 안정성에 영향을 받는 전압 레귤레이터 전원이 불안정할 때 오동작 할 우려가 있다. 이에 본 발명은 로직화로에 공급되는 전원이 불안정할시에 공급전원을 차단하여 오동작의 소지를 제거하고, 전원 정상적으로 공급되면 전원을 재차 로직회로에 공급하는 전원전압변동 검출회로가 개시되어 있다. 제1 비교부는 제1 기준신호 및 제2 기준신호를 제공받아 이를 비교하여 제1 비교신호를 출력하고, 지연부는 제1 비교부로부터 제1 비교신호를 제공받아 소정 시간 동안 지연한 후 지연신호를 출력하며, 제2 비교부는 지연부로부터 지연신호를 제공받아 제2 비교신호를 출력하고, 출력부를 통해 제2 비교부로부터 제2 비교신호를 제공받아 리셋신호를 출력하므로써 전원의 불안정한 상태를 감지하여 사전에 오동작을 방지하기 위해 전원을 차단하고, 전원이 안정화되면 재차 전원을 회로에 공급한다.

Description

전원전압변동 검출회로
본 발명은 전원전압변동 검출회로에 관한 것으로, 보다 상세하게는 로직회로에 공급되는 전원이 불안정할시 공급전원을 차단하여 오동작의 소지를 제거하고, 전원이 정상적으로 공급되면 전원을 재차 로직회로에 공급하는 전원전압변동 검출회로에 관한 것이다.
통상적으로 일반 사무실이나 가정 등에 인가되는 교류 전원은 보통 110 볼트 또는 220 볼트의 전위를 가지고 인가되지만 항상 그 값에 고정되어서 인가되지 않고 일정의 오차를 가지고 인지된 값(보통 110 볼트 또는 220 볼트)보다 크거나 또는 작은 값으로 인가되지만 직접 전력을 소모하는 전기 기기는 이를 어느 정도 용인하면서 전력을 소비한다.
일반적으로 텔레비젼 수신기와 같은 가전제품에서는 그 회로 구성이 집적화되고 신호처리기술이 고정밀화 되어감에 따라 동작전원의 안정화가 필연적으로 요구된다. 따라서, 이러한 가전제품의 전원공급장치는 스위칭모드 전원공급장치(SMPS)를 채택하고 있다.
그러나 상기한 스위칭모드 전원공급장치에서 일정 오차의 전압치가 클 때, 즉 허용 전압이 큰 경우에서는 상기 전압 조정기(Voltage regulator)의 전원으로부터 공급전압을 제공받는 로직회로라든가 전원의 안정성에 영향을 받는 회로는 상기 전압 조정기의 전원을 불안정하게 하는 요인인 ①노드 레귤레이터(Load Regulator)에 의한 에러, ②라인 레귤레이터(Line Regulator)에 의한 에러, ③출력분배기에 의한 에러, ④비교부와 에러 증폭기의 오프셋 전압에 의한 에러 그리고 ⑤비교부 히스테리시스에 의한 에러에 의해 공급전압이 불안정하게 됨에 따라 오동작을 할 우려가 있다.
이에, 본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로, 본 발명의 목적은 전원의 불안정한 상태를 감지하여 사전에 오동작을 방지하기 위해 전원을 차단하고 전원이 안정화되면 전원을 다시 공급하는 전원전압변동 검출회로를 제공하는 것을 그 목적으로 한다.
도 1은 본 발명의 전원전압변동 검출회로를 설명하기 위한 블록도이다.
도 2는 상기한 도 1의 블록도를 보다 상세히 설명하기 위한 전원전압변동 검출회로의 상세 회로도이다.
도 3은 본 발명에 의한 도 2의 회로에서 주요 노드 특성을 나타낸다.
도 4는 본 발명에 의한 도 2의 제2 비교부의 히스테리시스(Hysterisis) 동작 특성 곡선을 도시한다.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 제1 비교부 200 : 지연부
300 : 제2 비교부 400 : 출력부
410 : 에지조정부 CS : 커런트 소스부
상기한 본 발명의 목적을 실현하기 위하여, 본 발명은 제1 기준신호 및 제2 기준신호를 제공받아 이를 비교하여 제1 비교신호를 출력하기 위한 제1 비교부; 상기 제1 비교부로부터 제1 비교신호를 제공받아 소정 시간 동안 지연한 후 지연신호를 출력하기 위한 지연부; 상기 지연부로부터 지연신호를 제공받아 제2 비교신호를 출력하기 위한 제2 비교부; 그리고 상기 제2 비교부로부터 제2 비교신호를 제공받아 리셋신호를 출력하기 위한 출력부를 포함하는 전원전압변동 검출회로를 제공한다.
상기한 전원전압변동 검출회로에 의하면, 출력단자로부터 출력되는 전압이 일정한 허용치를 유지하지 못하고 소정의 허용치 아래로 떨어지면 이를 감지하여 출력단자를 로우레벨로 만들어 전원을 차단하고, 전원이 안정화되면 다시 전원을 공급한다.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 전원전압변동 검출회로를 설명하기 위한 블록도이다.
도 1을 참조하여, 본 발명의 전원전압변동 검출회로는 제1 비교부(100), 지연부(200), 제2 비교부(300) 그리고 출력부(400)를 포함한다.
상기 제1 비교부(100)의 양(+)의 입력단은 기준전압(Vref)으로부터 제1 기준신호(98)를 제공받고, 음(-)의 입력단은 출력전압의 분기부(50)에서 출력되는 제2 기준신호(99)를 제공받아 입력된 상기 두 기준신호(98)(99)를 비교하여 출력한 제1 비교신호(101)를 상기 지연부(200)에 제공한다.
이때 상기 출력전압의 분기부(50)는 제1 저항(R1), 제2 저항(R2) 그리고 제3 저항(R3)으로 구성되어 제1 저항(R1)의 일단은 접지되고, 타단은 상기 제2 저항(R2)의 일단과 공통으로 조정전압(Vreg)을 제공받고, 상기 제2 저항(R2)의 타단은 상기 제3 저항(R3)에 접속된다. 또한 상기 제3 저항(R3)의 일단은 출력전압(Vout1)을 제공받고, 타단은 상기 제2 저항(R2)의 타단에 접속되어 전압강하된 신호인 제2 기준신호(Vref'; 99)를 상기 제1 비교부(100)의 음(-)의 입력단에 제공한다.
상기 지연부(200)는 상기 제1 비교부(100)로부터 제1 비교신호(101)를 제공받아 일정 시간 동안 지연한 후 지연신호(201)를 상기 제2 비교부(300)에 제공한다.
이를 보다 상세히 설명하면, 상기 지연부(200)는 제1 트랜지스터(Q1), 내부커런트소스(CS), 외부캐패시터(Ce), 다이오드(D), 제1 정전압원(V1) 그리고 제2 정전압원(V2)으로 구성된다.
상기 제1 트랜지스터(Q1)의 베이스전극은 상기 제1 비교부(100)로부터 제1 비교신호(101)를 제공받고, 에미터전극은 접지되어 상기 제1 비교신호(101)에 응답하여 온/오프동작을 수행한다.
상기 내부커런트소스(CS)의 일단은 공급전원(Vcc)에 접속되고, 타단은 상기 제1 트랜지스터(Q1), 외부커패시터(Ce), 다이오드(D) 그리고 제2 비교부(300)에 병렬로 접속되어, 상기 제1 트랜지스터(Q1)의 온/오프동작에 응답하여 소정의 전류를 제공한다.
상기 외부캐패시터(Ce)의 일측은 상기 제1 트랜지스터(Q1)의 콜렉터전극에 접속되고, 타측은 접지되어 상기 제1 트랜지스터(Q1)의 온/오프동작에 응답하여 충/방전동작을 수행한다.
상기 다이오드(D)의 일측은 상기 제1 트랜지스터(Q1), 내부커런트소스(CS), 외부캐패시터(Ce) 그리고 제2 비교부(300)에 각각 접속되고 타측은 상기 제1 정전압원(V1)에 접속되어 도통되는 신호에 응답하여 온/오프동작을 수행한다.
상기 제1 정전압원(V1)의 일측은 접지되고, 타측은 상기 다이오드(D)의 타측에 접속되고, 상기 제2 정전압원(V2)의 일측은 접지되어 소정의 스위칭신호에 응답하여 다이오드(D)에 접속된 제1 정전압원의 타측과 제2 정전압원(V2)의 타측은 선택적으로 상기 제2 비교부(300)에 접속된다. 이때 상기 소정의 스위칭신호는 상기 다이오드(D)가 온되면, 상기 제1 정전압원(V1)은 구동되고, 제2 정전압원(V2)은 오프되어 제1 정전압을 상기 제2 비교부(300)에 제공하고, 역으로 상기 다이오드(D)가 오프되면, 상기 제1 정전압원(V1)은 오프되고, 제2 정전압원(V2)이 구동되어 제2 정전압을 상기 제2 비교부(300)에 제공한다.
상기 제2 비교부(300)는 안전한 동작을 위하여 히스테리시스전압을 갖고서 상기 지연부(200)로부터 지연신호(201)를 제공받아 출력단을 통해 제2 비교신호(301)를 상기 출력부(400)에 출력한다.
이를 보다 상세히 설명하면 상기 제2 비교부(300)의 음(-)의 입력단은 상기 지연부(200)로부터 지연신호(201)를 제공받고, 양(+)의 입력단은 상기 제1 정전압(V1) 또는 제2 정전압(V2)중 택일적으로 제공받아 입력된 두 신호인 지연신호(201)와 제1 정전압(V1) 또는 지연신호(201)와 제2 정전압(V2)을 비교하여 제2 비교신호(301)를 상기 출력부(400)에 제공한다.
상기 출력부(400)는 상기 제2 비교부(300)로부터 제2 비교신호(301)를 제공받아 상기 제2 비교신호(301)에 응답하여 리셋신호(Reset)를 출력한다.
상기한 본 발명의 블록도의 기능은 전압조정기(Voltage regulator)의 문제와 관련되어 있으므로 전압조정기와 함께 집적화시켜야 정확한 동작을 얻을 수 있으며, 또한 이중으로 기준전압을 이용하고, 이를 조정하는 번거로움을 피할 수 있다.
도 2는 상기한 도 1의 블록도를 보다 상세히 설명하기 위한 전원전압변동 검출회로의 상세 회로도이다.
도 2를 참조로, 본 발명에 의한 전원전압변동 검출회로는 제1 비교부(100), 지연부(200), 제2 비교부(300) 그리고 출력부(400)로 구성된다.
상기 제1 비교부(100)는 제11 pnp트랜지스터(Q11), 제12 pnp트랜지스터(Q12), 제1 저항(R1), 제13 npn트랜지스터(Q13), 제14 npn트랜지스터(Q14)로 구성되어 기준전압(Vref)으로부터 제1 기준신호(98)를 제공받고, 출력전압의 분기부에서 출력되는 제2 기준신호(99)를 제공받아 입력된 두 기준신호(98)(99)를 비교하여 제1 비교신호(101)를 상기 지연부(200)에 제공한다.
이를 보다 상세히 설명하면, 상기 제11 pnp트랜지스터(Q11)의 베이스전극은 제1 기준신호(98)를 제공받고, 에미터전극은 상기 제1 저항(R1)에 접속되고, 콜렉터전극은 상기 제13 npn트랜지스터(Q13)에 접속된다.
상기 제12 pnp트랜지스터(Q12)의 베이스전극은 상기 제2 기준신호(99)를 제공받고 콜렉터전극은 상기 제14 npn트랜지스터(Q14)에 접속되며, 에미터전극은 상기 제1 저항(R1)에 접속된다.
상기 제1 저항(R1)의 일단은 상기 제11 pnp트랜지스터(Q11)의 에미터전극에 접속되고, 타단은 상기 제12 pnp트랜지스터(Q12)의 에미터전극에 접속된다.
상기 제13 npn트랜지스터(Q13)의 콜렉터전극은 베이스전극과 공통되어 상기 제11 pnp트랜지스터(Q11)의 콜렉터전극에 접속되고, 콜렉터전극과 공통된 베이스전극은 상기 제14 npn트랜지스터(Q14)에 접속되고, 에미터전극은 접지된다.
상기 제14 npn트랜지스터(Q14)의 에미터전극은 접지되고, 베이스전극은 상기 제13 pnp트랜지스터(Q13)의 베이스전극에 접속되고, 콜렉터전극은 상기 제12 pnp트랜지스터(Q12)의 콜렉터전극에 접속된다.
상기 지연부(200)는 제2 저항(R2), 제1 npn트랜지스터(Q1), 내부커런트소스(CS), 외부커패시터(Ce), 다이오드(D), 제1 정전압원(V1) 그리고 제2 정전압원(V2)으로 구성되어 상기 제1 비교부(100)로부터 제1 비교신호(101)를 제공받아 일정 시간 동안 지연한 후 지연신호(201)를 상기 제2 비교부(300)에 제공한다.
이를 보다 상세히 설명하면, 상기 제2 저항(R2)의 일단은 상기 제1 비교부(100)로부터 출력되는 제1 비교신호(101)를 제공받아 전압 강하한 후 상기 제1 npn트랜지스터(Q1)에 제공한다.
상기 제1 npn트랜지스터(Q1)의 에미터전극은 접지되고, 베이스전극은 상기 제2 저항(R2)의 타단을 통해 전압강하된 제1 비교신호(101)를 제공받으며 콜렉터전극은 상기 외부커패시터(Ce), 제2 정전압원(V2), 내부커런트소스(CS), 제21 pnp트랜지스터(Q21)에 접속된다.
상기 내부커런트소스(CS)는 베이스전극이 공통된 제24 pnp트랜지스터(Q24), 제25 pnp트랜지스터(Q25) 그리고 제26 pnp트랜지스터(Q26)로 구성되어 전압 강하하다 공급전원(Vcc)을 제공받아 소정의 전류를 상기 제1 npn트랜지스터(Q1), 외부커패시터(Ce), 다이오드수단(D) 그리고 제2 비교부(300)에 제공한다.
상기 외부커패시터(Ce)의 일측은 접지되고, 타측은 제1 단자를 경유하여 상기 제21 트랜지스터(Q21), 내부커런트소스(CS), 제1 트랜지스터(Q1) 그리고 제2 비교부(300)에 접속되어, 상기 제1 npn트랜지스터(Q1)의 출력전류에 대해 충전 또는 방전동작을 수행한다.
상기 다이오드수단(D)은 제21 pnp트랜지스터(Q21)로 구성된다.
상기 제21 pnp트랜지스터(Q21)의 콜렉터전극은 접지되고, 베이스전극은 제1 기준전압(Vref)을 제공받고, 에미터전극은 상기 제1 npn트랜지스터(Q1)의 콜렉터전극, 제24 pnp트랜지스터(Q24)의 콜렉터전극 그리고 제2 비교부(300)에 접속된다. 이때 상기 제21 pnp트랜지스터(Q21)는 상기 제1 기준전압(Vref)에 응답하여 온/오프동작을 수행하여, 제1 정전압(V1)으로 사용되는 제1 기준전압(Vref)을 선택적으로 상기 제2 비교부(300)에 제공한다.
상기 제2 정전압원(V2)은 제22 pnp트랜지스터(Q22) 그리고 제23 npn트랜지스터(Q23)로 구성되어 제2 정전압신호를 상기 다이오드수단(D)의 온/오프동작에 응답하여 상기 제2 비교부(300)에 제공한다. 이때 상기 제22 pnp트랜지스터(Q22)는 공급전원(Vcc)으로부터 전압강하한 신호를 제공받고, 제23 npn트랜지스터(Q23)는 에미터전극은 접지되고, 베이스전극과 콜렉터전극은 공통되고, 통상의 트랜지스터의 에미터전극과 베이스전극간의 전압차는 0.6 내지 0.7볼트이나 본 발명에서는 에미터전극과 베이스전극간의 전압차를 0.6볼트로 가정한다.
이때 지연부(200)의 지연시간(td)은 상기 외부캐패시터(Ce)의 내부 전압 및 전류, 즉 에 의해 하기한 수식 1과 같이 결정된다.
수식 1
상기 제2 비교부(300)는 차동증폭쌍으로 구성된 제31 pnp트랜지스터(Q31) 그리고 제32 pnp트랜지스터(Q32), 상기 제31 pnp트랜지스터(Q31)의 베이스전극이 병렬 접속된 제33 pnp트랜지스터(Q33), 제34 npn트랜지스터(Q34), 제3 저항(R3), 커런트미러쌍으로 구성된 제35 npn트랜지스터(Q35) 그리고 제36 npn트랜지스터(Q36)로 구성되어 상기 지연부(200)로부터 지연신호(201)를 제공받고, 또한 제1 정전압(V1) 또는 제2 정전압(V2)중 택일적으로 제공받아 입력된 두 신호를 비교하여 제2 비교신호(301)를 상기 출력부(400)에 제공한다.
이를 보다 상세히 설명하면, 상기 제31 pnp트랜지스터(Q31)의 에미터전극은 공통되어 상기 내부커런트소스(CS)로부터 소정의 전류를 제공받고, 베이스전극은 상기 제33 pnp트랜지스터(Q33)의 베이스전극과 병렬로 접속되어 상기 다이오드수단(D)인 제21 pnp트랜지스터(Q21)를 경유하여 입력되는 제1 정전압(V1)을 제공받고, 또한 상기 외부커패시터(Ce)로부터 방전되어 입력되는 신호를 제공받으며, 콜렉터전극은 상기 제33 pnp트랜지스터(Q33)의 콜렉터전극과 접속되어 상기 제34 트랜지스터(Q34)에 접속된다.
상기 제32 pnp트랜지스터(Q32)의 에미터전극은 공통되어 상기 내부커런트소스(CS)로부터 소정의 전류를 제공받고, 베이스전극은 상기 다이오드수단(D)인 제21 pnp트랜지스터(Q21)의 온/온오프동작에 응답하여 상기 제2 정전압원(V2)으로부터 제2 정전압신호를 제공받고, 콜렉터전극은 커런트미러쌍(Current-mirror coulpling)으로 구성된 상기 제36 npn트랜지스터(Q36)의 콜렉터전극에 접속된다.
상기 제33 pnp트랜지스터(Q33)의 에미터전극을 통해 상기 내부커런트소스(CS)로부터 소정의 전류를 제공받고, 베이스전극은 상기 제31 pnp트랜지스터(Q31)의 베이스전극이 병렬 접속되어 상기 제21 pnp트랜지스터(Q21)의 에미터전극을 통해 제1 정전압신호를 제공받고, 콜렉터전극은 상기 제31 pnp트랜지스터(Q31)의 콜렉터전극과 접속되어 상시 제34 npn트랜지스터(Q34)에 접속된다.
상기 제34 npn트랜지스터(Q34)의 콜렉터전극은 상기 내부커런트소스(CS)로부터 소정의 전류를 제공받고, 베이스전극은 상기 제3 저항(R3)에 접속되며 에미터전극은 접지된다.
상기 제3 저항(R3)의 일단은 상기 제34 npn트랜지스터(Q34)의 베이스전극에 접속되고 타단은 상기 제32 pnp트랜지스터(Q32)의 콜렉터전극에 접속된다.
또한 상기 제35 npn트랜지스터(Q35) 그리고 제36 npn트랜지스터(Q36)는 베이스전극이 접속되어 커런트미러쌍을 구성하고 각각의 에미터전극은 접지된다.
상기 출력부(400)는 제4 저항(R4), 제2 트랜지스터(Q2), 에지조정부(410) 그리고 출력단트랜지스터(Q40)를 포함하여 상기 제2 비교부(300)로부터 제2 비교신호(301)를 제공받아 리셋신호(Reset)를 제2 번핀단자(2)에 출력한다.
보다 상세히는 상기 제4 저항(R4)의 일단은 상기 제2 비교부(300)로부터 제2 비교신호(301)를 제공받아 타단을 통해 전압강하된 비교신호를 상기 제2 트랜지스터(Q2)의 베이스전극에 제공한다. 또한 상기 제2 트랜지스터(Q2)의 에미터전극은 접지되고, 베이스전극은 상기 제4 저항(R4)의 타단을 통해 전압강하된 비교신호를 제공받고, 콜렉터전극은 상기 에지조정부(410)에 접속된다. 또한 상기 에지조정부(410)는 제41 npn트랜지스터(Q41), 제5 저항(R5) 그리고 npn제42 트랜지스터(Q42)로 구성되어 상기 제41 npn트랜지스터(Q41)의 공통된 베이스전극과 콜렉터전극에 접속된 제43 pnp트랜지스터(Q43) 그리고 제44 pnp트랜지스터(Q44)로부터 정전류를 제공받아 상기 제2 트랜지스터(Q2)의 콜렉터전극을 통해 제공되는 파형의 에지 부분의 경사를 샤프(Sharp)하게 출력되는 리셋신호를 조절한다. 또한 상기 제40 트랜지스터(Q40)의 에미터전극은 접지되고, 베이스전극은 상기 에지조정부(410)로부터 파형의 에지가 조절된 신호를 제공받고, 콜렉터전극은 제2 번핀단자(2)에 접속되어 최종의 리셋신호(Reset)를 출력한다.
본 발명은 제51 pnp트랜지스터(Q51), 제52 pnp트랜지스터(Q52), 제53 npn트랜지스터(Q53), 제6 저항(R5) 그리고 제54 npn트랜지스터(Q54)로 구성된 포지티브피드백부(500)를 더 구비한다.
이하 상기한 본 발명의 바람직한 실시예의 동작을 보다 상세히 설명한다.
본 발명의 회로는 출력전압(Vout; 바람직하게는 5.1볼트)을 체크하여 출력전압이 5%의 허용범위 밖인 4.85볼트 이하로 떨어지면, 상기 제11 트랜지스터(Q11) 그리고 제12 트랜지스터(Q12)의 차동증폭쌍으로 구성된 제1 비교부(100)를 통해 감지되어, 상기 제12 트랜지스터(Q12)의 콜렉터전류가 증가되고, 이 전류는 제2 저항(R2)을 경유하여 제1 트랜지스터(Q1)를 구동하여 제1 번핀핀(1)의 외부캐패시터(Ce)를 방전시키고, 상기 제2 비교부(300)의 제31 트랜지스터(Q31)의 베이스전류를 씽킹(Sinking)하여, 제36 트랜지스터(Q36)로 하여금 출력부(400)의 제2 트랜지스터(Q2)를 오프시켜, 제41 트랜지스터(Q41) 그리고 제42 트랜지스터(Q42)가 제90 트랜지스터(Q90)를 포화상태로 하여 제2 번핀단자(2)의 전압을 로우레벨로 만든다.
그후 출력전압(Vout)이 Vout-0.2V(4.9볼트)로 증가하면, 지연부(200)의 제1 트랜지스터(Q1)가 오프되어 제2 비교부(300)의 제32 트랜지스터(Q32)의 콜렉터전류가 증가하여 상기 출력부(Qout)는 온되고 제90 트랜지스터(Q90)는 오프되어 제2 번핀단자(2)를 하이레벨로 만든다.
상기한 바와같이 허용범위(본 발명에서 예로든 허용범위는 5%이다.)내에서 정확한 회로의 동작을 위해서는 모든 경우에 있어서 하기한 수식 2와 수식 3의 기본적인 두가지 관계를 만족해야 한다.
수식 2
VReset(Max) ＜ VOut(Min)
즉, 본 발명의 회로가 동작하도록 설정된 최대 전압은 정상적으로 레귤레이팅(Regulating)할 때의 최소전압보다 작게 설정되어야 하며, 이 기간 동안에는 리셋신호의 출력핀인 제2 번핀단자(2)는 로우레벨로 되어야 한다.
수식 3
VReset(Max) ＞ 4.85V
즉, 출력전압(예를들어 5.1볼트)이 95%이하(예를들어 4.85볼트 이하)로 떨어질 때 본 발명의 회로가 동작하도록 제2 번핀단자(2)는 하이레벨로 되어야 한다.
상기한 수식 2와 수식 3을 다시 표현하면, 하기한 수식 4와 같다.
수식 4
[{VReset(Max)-VReset(Min)}+(Vnom-Voutmin)] ＜ [Vnom-4.85V]
상기한 수식 4는 최악의 경우에도 모든 에러의 합이 허용범위의 전압값인 5%(즉, 250㎷)보다 작아야 함을 의미한다. 이때 상기 모든 에러는 스위칭모드 전력공급장치(SMPS)에서 노드 레귤레이터(Load Regulator)에 의한 에러, 라인 레귤레이터(Line Regulator)에 의한 에러, 출력분배기에 의한 에러, 비교부와 에러 증폭기의 오프셋 전압에 의한 에러 그리고 비교부 히스테리시스에 의한 에러로서 전압 조정기 전원이 발생하는 에러를 말한다.
도 3은 본 발명에 의한 도 2의 회로에서 주요 노드 특성을 나타낸다.
도 3과 상기한 도 2를 참조로, 출력전압(Vout)은 시간이 지남에 따라 5.1볼트까지 증가하다가 어떤 이유로 인하여 4.85볼트 이하(허용범위 5%를 벗어남)로 떨어지면 제2 번핀단자(2)를 통해 출력되는 리셋출력신호의 전압은 바로 로우레벨로 되고, 일정 시간후 상기 출력전압(Vout)이 4.85볼트가 아닌 4.9볼트 이상이 되면 일정 지연시간후 제2 번핀단자(2)를 통해 출력되는 리셋출력신호의 전압은 하이레벨로 유지하게 된다.
상기 제1 비교부(100)는 오픈 루프(Open loop) 상태에서 스위칭 디바이스로서 동작하고, 상기 제1 비교부(100)내의 제1 저항(R1)은 제1 비교부(100)의 동작 전압을 조정하며, 또한 입력 전압의 변화에 따라 상기 지연부(200)의 제1 트랜지스터(Q1)의 동작이 충분히 온/오프될 수 있도록 제11 트랜지스터(Q11)보다 제14 트랜지스터(Q14)의 전류를 크게 하기위해 필요하다. 상기 제1 저항(R1)을 작게 하면 제1 비교부(100)의 동작되는 제1 기준전압(Vreg; 98)이 낮게 되고, 제1 저항(R1)을 크게 하면 제1 비교부(100)의 동작되는 제1 기준전압(Vreg; 98)이 크게 된다.
상기 제1 기준전압(Vreg; 98)은 상기한 수식 1의 지연부(200)의 지연시간(td)과도 관계를 갖는다.
리셋 출력의 오동작을 방지하기 위해 제2 비교부(300)는 약 1.9V(2.5V-0.6V)의 히스테리시스 동작 특성을 갖는다.
도 4는 제2 비교부(300)의 히스테리시스(Hysterisis)동작 특성 곡선을 도시한다.
도 4를 참조하면, 상기 출력부(Qout)의 베이스전극에 전압이 인가되기 시작해서 2.5V에 이르면 온되어 동작을 시작하고 회로가 오프될 때는 2.5V에서 오프되는 것이 아니라 0.6V에서 오프되는 특성을 갖는 것을 나타낸다. 즉, 상기 제2 비교부(300)의 경우, 리셋신호의 출력에서 전류의 순간 오동작을 방지하기 위해서 출력부(Qout)의 베이스에 인가되는 전압은 0.6V부터 2.5V까지의 히스테리시스전압을 갖도록 설계되어 있다. 이때 히스테리시스전압을 발생하는 회로는 제34 트랜지스터(Q34), 제3 저항(R3), 제23 트랜지스터(Q23) 그리고 제27 트랜지스터(Q27)로 구성된다.
상기 제2 비교부(300)의 동작상태는 전압 조정기가 정상적인 전압을 출력할 때 외부캐패시터(Ce)에 3.2V가 충전되어 있어, 상기 제31 트랜지스터(Q31) 그리고 제33 트랜지스터(Q33)가 오프되고, 상기 제35 트랜지스터(Q35)에 공급되는 전류 역시 제로 상태로 상기 제35 트랜지스터(Q35)와 전류미러의 관계인 제36 트랜지스터(Q36)도 오프되어 상기 제32 트랜지스터(Q32)의 전류는 상기 제34 트랜지스터(Q34) 그리고 출력부(Qout)의 베이스로 공급되어, 상기 제90 트랜지스터(Q90)를 오프시켜 제2 번핀단자(2)를 플로팅(Floating)시킨다.
또한 상기 제34 트랜지스터(Q34)의 동작에 의해 제25 트랜지스터(Q25)의 콜렉터전류를 씽킹(Sinking)시킨다.
전압 조정기(Voltage regulator)가 비정상적으로 하락하면, 상기 지연부(200)의 제1 트랜지스터(Q1)의 동작으로 외부캐패시터(Ce)를 방전시키면서 상기 제31 트랜지스터(Q31) 그리고 제33 트랜지스터(Q33)가 동작하여 상기 제35 트랜지스터(Q35)에 전류를 공급하여, 상기 제35 트랜지스터(Q35)와 전류미러의 관계인 제36 트랜지스터(Q36)도 함께 동작되어, 출력부(Qout)를 오프시키고, 제90 트랜지스터(Q90)가 온되어 제2 번핀단자(2)에 연결된 전원을 씽킹시킨다.
상기 제2 비교부(300)의 동작은 제3 저항(R3), 제34 트랜지스터(Q34), 제33 트랜지스터(Q33)를 이용하여 포지티브피드백부(500)를 연결함으로써 히스테리시스 동작이 이루어지도록 구성되어 있다.
양(+)의 입력단자인 상기 제31 트랜지스터(Q31) 그리고 제33 트랜지스터(Q33)의 베이스단자전압은 상기 출력부(Qout)의 콜렉터단자전압의 함수이다.
이때 제2 비교부(300)의 양(+)방향의 포화전압을 +Vout, 음(-)방향의 포화전압을 -Vout라고 하면, 처음 정상상태는 상기 제31 트랜지스터(Q31) 및 제33 트랜지스터(Q33)가 오프상태이고, +Vout=-Vout이라 하면 외부캐패시터(Ce)의 방전은 Vin이 감소한다면 Vin=VL(0.7V)에 이르는 순간, 상기 제31 트랜지스터(Q31) 및 제33 트랜지스터(Q33)가 온되면서 제2 비교부(300)는 선형적으로 동작하고 포지티브 피드백(500)이 걸린다.
상기한 과정을 통해 출력은 급격히 +Vout로 포화된다. 더욱더 Vin이 감소되더라도 출력은 +Vout로 불변이다.
Vin이 증가하면 제35 트랜지스터(Q35)에 공급되는 전류는 제31 트랜지스터(Q31)의 오프레벨이 되면서 공급전류는 줄어들지만, 제33 트랜지스터(Q33)는 여전히 2.5V때까지 계속 온상태를 유지하여 제35 트랜지스터(Q35)가 오프되고, 제36 트랜지스터(Q36)도 오프되어 출력부(Qout)가 온되어 출력전압은 -Vout상태가 되면 Vin이 더욱 증가하더라도 출력전압은 불변이다. Vin과 출력전압(34)의 관계는 도 4와 같은 히스테리시스 동작 특성을 갖는다.
이상 설명한 바와 같이, 본 발명은 전원의 불안정한 상태를 감지하여 사전에 오동작을 방지하기 위해 공급되는 전원을 차단하고 소정의 시간이 지난 후 전원이 안정화되면 재차 전원을 회로에 공급해 줄 수 있다.
이상 설명한 바와 같이 본 발명에 따라 파워 온/오프 펑션(Power on/off function)회로로 전압 조정기(Voltage regulator)에 의해 공급된 전원으로 동작하는 로직회로에서 출력전원이 너무 낮을 때 회로의 동작을 정지시켜 로직회로가 오동작할 우려를 피할 수 있고, 또한 지연부를 채용하여 인에이블신호가 임의의 시간이 지난 후에 안전한 출력전압에 도달한 특정 시간후, 정상적으로 전원을 공급할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 제1 기준신호(98) 및 일단을 통해 출력전압(Vout)을 제공받고, 타단을 통해 조정전압(Vreg)을 제공받아 전압분배법칙에 의해 출력되는 제2 기준신호(99)를 제공받아 상기한 두 신호(98)(99)를 비교하여 제1 비교신호(101)를 출력하기 위한 제1 비교부(100);
    상기 제1 비교부(100)로부터 제1 비교신호(101)를 제공받아 소정의 시간 동안 지연한 후 지연신호(201)를 출력하기 위한 지연부(200);
    상기 지연부(200)로부터 지연신호(201)를 제공받아 제2 비교신호(301)를 출력하기 위한 제2 비교부(300); 그리고
    상기 제2 비교부(300)로부터 제2 비교신호(301)를 제공받아 리셋신호(Reset)를 출력하기 위한 출력부(400)를 포함하는 것을 특징으로 하는 전원전압변동 검출회로.
  2. 제1항에 있어서, 상기 제1 비교부(100)는
    베이스전극을 통해 제1 기준신호(98)를 제공받는 제11 트랜지스터(Q11);
    일단은 상기 제11 트랜지스터(Q11)의 에미터전극에 접속된 제1 저항(R1);
    베이스전극은 통해 제2 기준신호(99)를 제공받고, 에미터전극은 상기 제1 저항(R1)의 타단에 접속된 제12 트랜지스터(Q12);
    에미터전극은 접지되고, 콜렉터전극은 베이스전극에 공통되어 상기 제11 트랜지스터(Q11)의 콜렉터전극에 접속된 제13 트랜지스터(Q13); 그리고
    에미터전극은 접지되고, 제14 트랜지스터(Q14)로 이루어지는 것을 특징으로 하는 전원전압변동 검출회로.
  3. 제1항에 있어서, 상기 지연부(200)는
    베이스전극을 통해 제1 비교신호(101)를 제공받고, 에미터전극은 접지되어 상기 제1 비교신호(101)에 응답하여 온/오프동작을 수행하기 위한 제1 트랜지스터(Q1);
    일단은 공급전원(Vcc)에 접속되고, 타단은 상기 제1 트랜지스터(Q1)에 접속되어 상기 제1 트랜지스터(Q1)의 온/오프동작에 응답하여 소정의 전류를 발생하기 위한 내부커런트소스(CS);
    일측은 상기 제1 트랜지스터(Q1)에 접속되고, 타측은 접지되어 상기 제1 트랜지스터(Q1)의 온/오프동작에 응답하여 충/방전동작을 수행하기 위한 외부커패시터(Ce);
    일측은 상기 제1 트랜지스터(Q1), 내부커런트소스(CS) 그리고 외부커패시터(Ce)에 접속되어 도통되는 전류에 응답하여 온/오프동작을 수행하기 위한 다이오드수단(D);
    상기 다이오드(D)의 온(ON)동작시 제1 정전압을 발생하기 위한 제1 정전압원(V1); 그리고
    상기 다이오드(D)의 오프(OFF)동작시 제2 정전압을 발생하기 위한 제2 정전압원(V2)을 포함하는 것을 특징으로 하는 전원전압변동 검출회로.
  4. 제1항에 있어서, 상기 제2 비교부(300)는 히스테리시스 동작 특성을 갖는 것을 특징으로 하는 전원전압변동 검출회로.
  5. 제1항에있어서, 상기 리셋신호(Reset)는 허용범위의 전압내에서 정확한 회로의 동작을 위해서 {VReset(Max)-VReset(Min)}+VNom-VOutmin＜ VNom- V최대허용값 , (이때 VReset(Max)는 회로가 동작하도록 설정된 최대전압, VOut(Min)은 정상적으로 동작할 때의 최소전압, VNom은 통상의 전압 및 VOutmin은 통상의 최소출력전압, V최대허용값 은 허용범위의 최대 출력전압을 나타낸다.)의 식을 만족하여 최악의 경우에도 모든 에러의 합이 허용범위의 전압보다 작아야 하는 것을 특징으로 하는 전원전압변동 검출회로.
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