JPS59134920A - パワ−オンリセツト回路 - Google Patents
パワ−オンリセツト回路Info
- Publication number
- JPS59134920A JPS59134920A JP952283A JP952283A JPS59134920A JP S59134920 A JPS59134920 A JP S59134920A JP 952283 A JP952283 A JP 952283A JP 952283 A JP952283 A JP 952283A JP S59134920 A JPS59134920 A JP S59134920A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- power
- time
- reset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は電源投入時に情報保持回路或いはプロセッサ等
を初期設定するに必要なリセットパルスを出力するパワ
ーオンリセット回路の改良に関す。
を初期設定するに必要なリセットパルスを出力するパワ
ーオンリセット回路の改良に関す。
（ｂｌ 技術の背景
半導体集積回路等で構成される情報保持回路或いはプロ
セッサ等は、電源が新たに投入された状態では内部に鎗
積されている情報は所定の状態に設定されないことが多
いので、かかる情報保持回路或いはプロセッサ等に電源
を投入して動作を開始させる場合には、先ずリセットパ
ルスを供給して初期状態に設定する必要が自る。かかる
電源投入時にリセットパルスを自動的に発生する回路を
パワーオンリセット回路と称する。
セッサ等は、電源が新たに投入された状態では内部に鎗
積されている情報は所定の状態に設定されないことが多
いので、かかる情報保持回路或いはプロセッサ等に電源
を投入して動作を開始させる場合には、先ずリセットパ
ルスを供給して初期状態に設定する必要が自る。かかる
電源投入時にリセットパルスを自動的に発生する回路を
パワーオンリセット回路と称する。
（Ｃ） 従来技術と問題点
第１図はこの種従来あるパワーオンリセット回路の一例
を示す図であり、第２図は第１図における各部の電比波
形を例示する図である。第１図において、パワーオンリ
セット回路は抵抗ＲＯおよびコンデン−９−Ｃ（１から
構成される積分回路と、ゲー）Ｇとから構成されている
。第２図において、時点１０に電源が投入されると、前
記積分回路に電源電圧■０が印加され、コンデンサＣＯ
の端子間に生ずる積分電圧■１は、積分特性に従って順
次上昇する。該積分電圧ｖ１はゲートＧに入力される。
を示す図であり、第２図は第１図における各部の電比波
形を例示する図である。第１図において、パワーオンリ
セット回路は抵抗ＲＯおよびコンデン−９−Ｃ（１から
構成される積分回路と、ゲー）Ｇとから構成されている
。第２図において、時点１０に電源が投入されると、前
記積分回路に電源電圧■０が印加され、コンデンサＣＯ
の端子間に生ずる積分電圧■１は、積分特性に従って順
次上昇する。該積分電圧ｖ１はゲートＧに入力される。
ゲー１−Ｇは、入力される積分電圧■１がゲートＧの具
備する所定の闇値電圧ｖ２に達する時点ｔｌ迄は出力電
圧ｖ３をＬレベルに設定するが、該時点ｔ１以後は出力
電圧■３をＨレベルに設定する。その結果時点ｔＱから
ｔｌ迄にパルス幅Ｔを有するりセットパルスが出力され
る。なおダイオードＤｏはコンデンサｃｏの放電回路を
形成する。
備する所定の闇値電圧ｖ２に達する時点ｔｌ迄は出力電
圧ｖ３をＬレベルに設定するが、該時点ｔ１以後は出力
電圧■３をＨレベルに設定する。その結果時点ｔＱから
ｔｌ迄にパルス幅Ｔを有するりセットパルスが出力され
る。なおダイオードＤｏはコンデンサｃｏの放電回路を
形成する。
以上の説明から明らかな如く、従来あるパワーオンリセ
ット回路においては、ゲートＧは電源投入時ＶＯから、
入力される積分電圧Ｖ１が閾値電圧■２に達する時点ｔ
ｌ迄にリセットパルスを出力していた。然しゲートＧの
具備する闇値電圧Ｖ２は特性から定まる為パルス幅Ｔは
寄生振動の影響を出来るだけ少なくする為、短い時間と
なる。
ット回路においては、ゲートＧは電源投入時ＶＯから、
入力される積分電圧Ｖ１が閾値電圧■２に達する時点ｔ
ｌ迄にリセットパルスを出力していた。然しゲートＧの
具備する闇値電圧Ｖ２は特性から定まる為パルス幅Ｔは
寄生振動の影響を出来るだけ少なくする為、短い時間と
なる。
また入力される積分電圧■１は閾値電圧Ｖ２近辺で緩や
かに上昇する為出力電圧ｖ３は瞬間的にＬレベルからＨ
レベルに変化せず、寄生振動を伴う結果、前記情報保持
回路或いはプロセッサ等が確実に初期設定されぬ欠点が
あった。
かに上昇する為出力電圧ｖ３は瞬間的にＬレベルからＨ
レベルに変化せず、寄生振動を伴う結果、前記情報保持
回路或いはプロセッサ等が確実に初期設定されぬ欠点が
あった。
（ｄ＋ 発明の目的
本発明の目的は、前述の如き従来あるパワーオンリセッ
ト回路の欠点を除去し、パルス幅を容易に調整出来、社
つ寄ＨＥ振動を伴わぬリセットパルスを出力可能なパワ
ーオンリセット回路を実現することに在る。
ト回路の欠点を除去し、パルス幅を容易に調整出来、社
つ寄ＨＥ振動を伴わぬリセットパルスを出力可能なパワ
ーオンリセット回路を実現することに在る。
ｔｅｌ 発明の構成
この目的は、抵抗およびコンデンサから構成される積分
回路と、電源電圧から基準電化を作成する分圧回路と、
前記積分回路が電源投入時に出力する積分電圧と前記基
準電化とを比較する比較回路とを設け、該比較回路が電
源投入時から前記積分電圧が前記基準電圧に達する迄に
リセットパルスを出力することにより達成される。
回路と、電源電圧から基準電化を作成する分圧回路と、
前記積分回路が電源投入時に出力する積分電圧と前記基
準電化とを比較する比較回路とを設け、該比較回路が電
源投入時から前記積分電圧が前記基準電圧に達する迄に
リセットパルスを出力することにより達成される。
（ｆｌ 発明の実施例
以上、本発明の一実施例を図面により説明する。
第３図は本発明の一実施例によるパワーオンリセット回
路をボず図であり、第４図は第３図における各部の電圧
波形を例示する図である。なお、今回を通じて同一符号
は同一対象物を示す。第３図において、パワーオンリセ
ット回路は抵抗Ｒ１およびコンデンサＣ１から構成され
る積分回路と、抵抗Ｒ２およびＲ３から構成される分圧
回路と、比較回路ＣＭＰとから構成される。分圧回路は
、電源電圧・ＶＯを分圧して基準電圧■４を作成する。
路をボず図であり、第４図は第３図における各部の電圧
波形を例示する図である。なお、今回を通じて同一符号
は同一対象物を示す。第３図において、パワーオンリセ
ット回路は抵抗Ｒ１およびコンデンサＣ１から構成され
る積分回路と、抵抗Ｒ２およびＲ３から構成される分圧
回路と、比較回路ＣＭＰとから構成される。分圧回路は
、電源電圧・ＶＯを分圧して基準電圧■４を作成する。
比較回路ＣＭＰは、前記分圧回路から反転大刀端子に入
力される基準電圧ｖ４と、前記積分回路から非反転入力
端子に入力される積分電圧ｖ５とを比較し、積分電圧■
５が基準電圧■４に達しない場合は出力電比Ｖ ３０を
Ｌレベルに設定し、積分電圧■５が基準電圧■４に達す
ると出力電圧ｖ３０を寄生振動を伴うこと無く瞬間的に
Ｈレベルに設定する。第４図において、時点ｔＱに電源
が投入されると、前記積分回路に電源電圧ＶＯが印加さ
れ、コンデンサＣＯの端子間に生ずる積分電圧■５は、
積分特性に従って順次上昇する。比較回路ＣＭＰは、積
分電圧ｖ５が基準電圧ｖ４に達する時点ｔ １ （ｌ迄
は出力電圧Ｖ３０をＬレベルに設定するが、該時点ｔ１
以後は出力電圧Ｖ３０をＨレベルに設定する。その結果
時点ｔＱからｔｌＯ迄にパルス幅Ｔのリセットパルスが
出力される。
力される基準電圧ｖ４と、前記積分回路から非反転入力
端子に入力される積分電圧ｖ５とを比較し、積分電圧■
５が基準電圧■４に達しない場合は出力電比Ｖ ３０を
Ｌレベルに設定し、積分電圧■５が基準電圧■４に達す
ると出力電圧ｖ３０を寄生振動を伴うこと無く瞬間的に
Ｈレベルに設定する。第４図において、時点ｔＱに電源
が投入されると、前記積分回路に電源電圧ＶＯが印加さ
れ、コンデンサＣＯの端子間に生ずる積分電圧■５は、
積分特性に従って順次上昇する。比較回路ＣＭＰは、積
分電圧ｖ５が基準電圧ｖ４に達する時点ｔ １ （ｌ迄
は出力電圧Ｖ３０をＬレベルに設定するが、該時点ｔ１
以後は出力電圧Ｖ３０をＨレベルに設定する。その結果
時点ｔＱからｔｌＯ迄にパルス幅Ｔのリセットパルスが
出力される。
なおパルス幅Ｔは、分圧回路の抵抗Ｒ２およびＲ３の抵
抗比を調整して基準電圧ｖ４を適宜変更することにより
、容易に調整可能である。
抗比を調整して基準電圧ｖ４を適宜変更することにより
、容易に調整可能である。
以上の説明から明らかな如く、本実施例によれば、比較
回路ＣＭＰの出力するりセントパルスは寄生振動を伴わ
ず、またパルス幅も分圧回路の調整により容易に変更可
能である。
回路ＣＭＰの出力するりセントパルスは寄生振動を伴わ
ず、またパルス幅も分圧回路の調整により容易に変更可
能である。
（ｇ） 発明の効果
以上、本発明によれば、パルス幅が容易に変更口１能で
、目つ今生振動を伴わぬリセットパルスを出力可能なパ
ワーオンリセット回路を実現することが出来る。
、目つ今生振動を伴わぬリセットパルスを出力可能なパ
ワーオンリセット回路を実現することが出来る。
【図面の簡単な説明】
第１図は従来あるパワーオンリセット回路の一例を示す
図、第２図は第１図における各部の電圧波形を例示する
図、第３図は本発明の一実施例によるパワーオンリセッ
ト回路を示す図、第４図は第３図における各部の電圧波
形を例示する図である。 図において、ＲＯ乃至Ｒ３は抵抗、ＣＯおよびＣＩはコ
ンデンサ、Ｇはゲート、ＣＭＰは比較回路、ＤＯおよび
Ｄｌはダイオード、ｖｏは電源電川、■１およびｖ５は
積分電圧、ｖ２は闇値電圧、ｖ３およびｖ３０は出力電
圧、■４は基準電圧、ｔＱ、ｔｌおよびｔｌＯは時点、
Ｔはパルス幅、をボず。 ｖＯＶり 茶 ／ 図 ｔＱ １１ 茶 ２ 図
図、第２図は第１図における各部の電圧波形を例示する
図、第３図は本発明の一実施例によるパワーオンリセッ
ト回路を示す図、第４図は第３図における各部の電圧波
形を例示する図である。 図において、ＲＯ乃至Ｒ３は抵抗、ＣＯおよびＣＩはコ
ンデンサ、Ｇはゲート、ＣＭＰは比較回路、ＤＯおよび
Ｄｌはダイオード、ｖｏは電源電川、■１およびｖ５は
積分電圧、ｖ２は闇値電圧、ｖ３およびｖ３０は出力電
圧、■４は基準電圧、ｔＱ、ｔｌおよびｔｌＯは時点、
Ｔはパルス幅、をボず。 ｖＯＶり 茶 ／ 図 ｔＱ １１ 茶 ２ 図
Claims (1)
- 抵抗およびコンデンサから構成される積分回路と、電源
電圧から基準電圧を作成する分圧回路と、前記積分回路
が電源投入時に出力する積分電圧と前記基準電圧とを比
較する比較回路とを設け、該比較回路が電源投入時から
前記積分電圧が前記基準電圧に達する迄にリセットパル
スを出力することを特徴とするパワーオンリセット回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP952283A JPS59134920A (ja) | 1983-01-24 | 1983-01-24 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP952283A JPS59134920A (ja) | 1983-01-24 | 1983-01-24 | パワ−オンリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59134920A true JPS59134920A (ja) | 1984-08-02 |
Family
ID=11722595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP952283A Pending JPS59134920A (ja) | 1983-01-24 | 1983-01-24 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134920A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267923A (ja) * | 1985-09-19 | 1987-03-27 | Matsushita Electric Ind Co Ltd | リセツト回路 |
-
1983
- 1983-01-24 JP JP952283A patent/JPS59134920A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267923A (ja) * | 1985-09-19 | 1987-03-27 | Matsushita Electric Ind Co Ltd | リセツト回路 |
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