JPS59134921A - パワ−オンリセツト回路 - Google Patents
パワ−オンリセツト回路Info
- Publication number
- JPS59134921A JPS59134921A JP952383A JP952383A JPS59134921A JP S59134921 A JPS59134921 A JP S59134921A JP 952383 A JP952383 A JP 952383A JP 952383 A JP952383 A JP 952383A JP S59134921 A JPS59134921 A JP S59134921A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- differentiating
- power
- output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は電源投入時に情報保持回路或いはプロセ、す等
を初期設定するに必要なリセットパルスを出力するパワ
ーオンリセット回路の改良に関す。
を初期設定するに必要なリセットパルスを出力するパワ
ーオンリセット回路の改良に関す。
中）技術の背景
半導体集積回路等で構成される情報保持回路或いはプロ
セッサ等は、電源が新たに投入された状態では内部に蓄
積されている情報は所定の状態に設定されないことが多
いので、かかる情報保持回路或いはプロセッサ等に電源
を投入して動作を開始させる場合には、先ずリセットパ
ルスを供給して初期状態に設定する必要が有る。かかる
電源投入時にリセットパルスを自動的に発生する回路を
パワーオンリセット回路と称する。
セッサ等は、電源が新たに投入された状態では内部に蓄
積されている情報は所定の状態に設定されないことが多
いので、かかる情報保持回路或いはプロセッサ等に電源
を投入して動作を開始させる場合には、先ずリセットパ
ルスを供給して初期状態に設定する必要が有る。かかる
電源投入時にリセットパルスを自動的に発生する回路を
パワーオンリセット回路と称する。
（０１従来技術と問題点
第１図はこの種従来あるパワーオンリセット回路の一例
を示す図であり、第２図は第１図における各部の電圧波
形を例示する図である。第１図において、パワーオンリ
セット回路は抵抗ＲＯおよびコンデンサＣＯから構成さ
れる積分回路と、ゲートＧとから構成されている。第２
図において、時点ｔｏに電源が投入されると、前記積分
回路に電源電圧ｖＯが印加され、コンデンサＣＯの端子
間に生ずる積分電圧ｖ１は、積分特性に従って順次上昇
する。該積分電圧■１はゲー１−Ｇに入力される。ゲー
）Ｇは、入力される積分電圧ｖ１がゲートＧの具備する
所定の闇値電圧ｖ２に達する時点ｔ１迄は出力端）ｆＶ
３をＬレベルに設定するが、該時点ｔｌ以後は出力電圧
ｖ３をＨレベルに設定する。その結果時点ｔｏからｔｌ
迄にパルス幅Ｔを有するリセットパルスが出力される。
を示す図であり、第２図は第１図における各部の電圧波
形を例示する図である。第１図において、パワーオンリ
セット回路は抵抗ＲＯおよびコンデンサＣＯから構成さ
れる積分回路と、ゲートＧとから構成されている。第２
図において、時点ｔｏに電源が投入されると、前記積分
回路に電源電圧ｖＯが印加され、コンデンサＣＯの端子
間に生ずる積分電圧ｖ１は、積分特性に従って順次上昇
する。該積分電圧■１はゲー１−Ｇに入力される。ゲー
）Ｇは、入力される積分電圧ｖ１がゲートＧの具備する
所定の闇値電圧ｖ２に達する時点ｔ１迄は出力端）ｆＶ
３をＬレベルに設定するが、該時点ｔｌ以後は出力電圧
ｖ３をＨレベルに設定する。その結果時点ｔｏからｔｌ
迄にパルス幅Ｔを有するリセットパルスが出力される。
なおダイオードＤｏはコンデンサＣＯの放電回路を形成
する。
する。
以上の説明から明らかな如く、従来あるパワーオンリセ
ット回路においては、ゲートＧは電源投入時ｖＯから、
入力される積分電圧ｖ１が閾値電圧ｖ２に達する時点ｔ
ｌ迄にリセットパルスを出力していた。然し入力される
積分電圧■１が闇値型）Ｆ、Ｖ２近辺で緩やかに上昇す
ると出力電圧ｖ３は瞬間的にＬレベルからＨレベルに変
化せず、寄生振動を伴うので、この影響を小さくする為
パルス幅Ｔを充分長く設定することは困難であった。
ット回路においては、ゲートＧは電源投入時ｖＯから、
入力される積分電圧ｖ１が閾値電圧ｖ２に達する時点ｔ
ｌ迄にリセットパルスを出力していた。然し入力される
積分電圧■１が闇値型）Ｆ、Ｖ２近辺で緩やかに上昇す
ると出力電圧ｖ３は瞬間的にＬレベルからＨレベルに変
化せず、寄生振動を伴うので、この影響を小さくする為
パルス幅Ｔを充分長く設定することは困難であった。
従って前記情報保持回路或いはプロセッサ等が確実には
初期設定されぬ欠点があった。その結果、プリント板を
コネクタに挿入する場合等に電源電圧■０が断続される
度に短いリセットパルスが繰返し出力されることとなり
、前記情報保持回路或いはプロセッサ等が確実に初期設
定されぬ欠点が自った・ （ｄ） 発明の目的 本発明の目的は、前述の如き従来あるパワーオンリセッ
ト回路の欠点を除去し、パルス幅を容易に調整出来、且
つ寄生振動を伴わぬリセットパルスを出力角能なパワー
オンリセット回路を実現することに在る。
初期設定されぬ欠点があった。その結果、プリント板を
コネクタに挿入する場合等に電源電圧■０が断続される
度に短いリセットパルスが繰返し出力されることとなり
、前記情報保持回路或いはプロセッサ等が確実に初期設
定されぬ欠点が自った・ （ｄ） 発明の目的 本発明の目的は、前述の如き従来あるパワーオンリセッ
ト回路の欠点を除去し、パルス幅を容易に調整出来、且
つ寄生振動を伴わぬリセットパルスを出力角能なパワー
オンリセット回路を実現することに在る。
ｔｅｌ 発明の構成
この目的は、抵抗およびコンデンサから構成される微分
回路と、該微分回路が電源投入時に出力する微分電圧に
より起動される単安定マルチバイブレータとを設け、該
単安定マルチバイブレータが前記微分電圧受信後所定期
間、反転出力端子からリセットパルスを出力することに
より達成される。
回路と、該微分回路が電源投入時に出力する微分電圧に
より起動される単安定マルチバイブレータとを設け、該
単安定マルチバイブレータが前記微分電圧受信後所定期
間、反転出力端子からリセットパルスを出力することに
より達成される。
（ｆｌ 発明の実施例
以下、本発明の一実施例を図面により説明する。
第３図は本発明の一実施例によるパワーオンリセット回
路を示す図であり、第４図は第３図における各部の電比
波形を例ボする図である。なお、全図を通じて同一符号
は同一対象物をボす。第３図ニオいて、パワーオンリセ
ット回路は抵抗Ｒ１およびコンデンサＣＩから構成され
る微分回路と、単安定マルチバイブレータＭＶとから構
成される。
路を示す図であり、第４図は第３図における各部の電比
波形を例ボする図である。なお、全図を通じて同一符号
は同一対象物をボす。第３図ニオいて、パワーオンリセ
ット回路は抵抗Ｒ１およびコンデンサＣＩから構成され
る微分回路と、単安定マルチバイブレータＭＶとから構
成される。
単安定マルチバイブレークＭＶは、電源電圧■０が印加
されると通常反転出力端子益からの出力電圧Ｖ３０をＨ
レベルに維持し、入力端子Ａにトリガパルスが入力され
ると、抵抗Ｒ２およびコンデンサＣ２により定まる所定
期間、前記出力電圧Ｖ３０をＬレベルに設定した後、再
び寄生振動を伴うこと無く瞬間的にＨレベルに復帰させ
る。第４図において、時点１０に電源が投入されると、
前記微分回路に電源電圧ＶＯが印加され、抵抗Ｒ１の端
子間に生ずる微分電圧ｖ４は、瞬時的に上昇し微分特性
に従って低下する。単安定マルチバイブレータＭＶは微
分電圧ｖ４を入力端子Ａに人力され、該微分電圧がｖ４
が予め設定されている閾値電圧ｖ５以下に低下する時点
ｔ２から所定期間Ｔの間、反転出力端子ζからの出力電
圧Ｖ３０をＬレベルに設定する。その結果時点ｔ２から
パルス幅１゛のリセットパルスが出力される。なおパル
ス幅′１゛は、抵抗Ｒ２およびコンデンサＣ２により定
まる時定数を適宜変更することにより、容易に調整可能
である。
されると通常反転出力端子益からの出力電圧Ｖ３０をＨ
レベルに維持し、入力端子Ａにトリガパルスが入力され
ると、抵抗Ｒ２およびコンデンサＣ２により定まる所定
期間、前記出力電圧Ｖ３０をＬレベルに設定した後、再
び寄生振動を伴うこと無く瞬間的にＨレベルに復帰させ
る。第４図において、時点１０に電源が投入されると、
前記微分回路に電源電圧ＶＯが印加され、抵抗Ｒ１の端
子間に生ずる微分電圧ｖ４は、瞬時的に上昇し微分特性
に従って低下する。単安定マルチバイブレータＭＶは微
分電圧ｖ４を入力端子Ａに人力され、該微分電圧がｖ４
が予め設定されている閾値電圧ｖ５以下に低下する時点
ｔ２から所定期間Ｔの間、反転出力端子ζからの出力電
圧Ｖ３０をＬレベルに設定する。その結果時点ｔ２から
パルス幅１゛のリセットパルスが出力される。なおパル
ス幅′１゛は、抵抗Ｒ２およびコンデンサＣ２により定
まる時定数を適宜変更することにより、容易に調整可能
である。
以上の説明から明らかな如く、本実施例によれば、単安
定マルチバイブレータＭＶから出力されるリセットパル
スは寄生振動を伴わず、またパルス幅Ｔも抵抗Ｒ２およ
びコンデンサＣ２により定まる時定数の調整により容易
に変更可能である。
定マルチバイブレータＭＶから出力されるリセットパル
スは寄生振動を伴わず、またパルス幅Ｔも抵抗Ｒ２およ
びコンデンサＣ２により定まる時定数の調整により容易
に変更可能である。
従ってパルス＠Ｔを、前記プリント散をコネクタに挿入
する場合等に発生する電源電圧■０の断続期間を上回る
程度に充分長く設定することにより、 □
前記情報保持回路或いはプロセッサ等が確実に初期設定
されることとなる。
する場合等に発生する電源電圧■０の断続期間を上回る
程度に充分長く設定することにより、 □
前記情報保持回路或いはプロセッサ等が確実に初期設定
されることとなる。
（酌 発明の効果
以上、本発明によれば、パルス幅が容易に変更可能で、
且つ寄生振動を伴わぬリセットパルスを出力可能なパワ
ーオンリセット回路を実現することが出来る。
且つ寄生振動を伴わぬリセットパルスを出力可能なパワ
ーオンリセット回路を実現することが出来る。
第１図は従来あるパワーオンリセット回路の一例を示す
図、第２図は第１図における各部の電圧波形を例示する
図、第３図は本発明の一実施例によるパワーオンリセッ
ト回路を不ず図、第４図は第３図における各部の電圧波
形を例示する図である。 図において、ＲＯ乃至Ｒ３は抵抗、ＣＯ乃至Ｃ２はコン
デンサ、Ｇはゲート、ＭＶは単安定マルチバイブレータ
、ＤｏおよびＤｌはダイオード、ｖＯは電源電圧、■１
は積分電圧、■２および■５は閾値電圧、■３およびＶ
２Ｏは出力電圧、Ｖ４は微分電比、ｔｏ、ｔｌおよびｔ
２は時点、Ｔはパルス幅、を示す。 第 １ １ ｔθ ｔｌ 峯 ２ 図 （駕 ぢ ″） ５ 休 〜 メ ト、 ＼
図、第２図は第１図における各部の電圧波形を例示する
図、第３図は本発明の一実施例によるパワーオンリセッ
ト回路を不ず図、第４図は第３図における各部の電圧波
形を例示する図である。 図において、ＲＯ乃至Ｒ３は抵抗、ＣＯ乃至Ｃ２はコン
デンサ、Ｇはゲート、ＭＶは単安定マルチバイブレータ
、ＤｏおよびＤｌはダイオード、ｖＯは電源電圧、■１
は積分電圧、■２および■５は閾値電圧、■３およびＶ
２Ｏは出力電圧、Ｖ４は微分電比、ｔｏ、ｔｌおよびｔ
２は時点、Ｔはパルス幅、を示す。 第 １ １ ｔθ ｔｌ 峯 ２ 図 （駕 ぢ ″） ５ 休 〜 メ ト、 ＼
Claims (1)
- 抵抗およびコンデンサから構成される微分回路と、該微
分回路が電源投入時に出力する微分電圧により起動され
る単安定マルチバイブレータとを設け、該単安定マルチ
バイブレータが前記微分電比受信後所定期間、反転出力
端子からリセットパルスを出力することを特徴とするパ
ワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP952383A JPS59134921A (ja) | 1983-01-24 | 1983-01-24 | パワ−オンリセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP952383A JPS59134921A (ja) | 1983-01-24 | 1983-01-24 | パワ−オンリセツト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59134921A true JPS59134921A (ja) | 1984-08-02 |
Family
ID=11722622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP952383A Pending JPS59134921A (ja) | 1983-01-24 | 1983-01-24 | パワ−オンリセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59134921A (ja) |
-
1983
- 1983-01-24 JP JP952383A patent/JPS59134921A/ja active Pending
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