JPH01151315A - パルス信号入力回路 - Google Patents
パルス信号入力回路Info
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- JPH01151315A JPH01151315A JP31050287A JP31050287A JPH01151315A JP H01151315 A JPH01151315 A JP H01151315A JP 31050287 A JP31050287 A JP 31050287A JP 31050287 A JP31050287 A JP 31050287A JP H01151315 A JPH01151315 A JP H01151315A
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- 239000003990 capacitor Substances 0.000 claims abstract description 10
- 230000000630 rising effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000004891 communication Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、信゛号線から入力抵抗を介して入力するパル
ス信号をコンパレータを用いて波形整形するパルス信号
入力回路に関する。
ス信号をコンパレータを用いて波形整形するパルス信号
入力回路に関する。
第４図は従来のパルス信号入力回路の結線図を示す、第
４図において、Ｉａ、ｌｂは信号線に接続されパルス信
号が入力する外部入力端子であり、２はコンパレータで
ある。外部入力端子１ａとコンパレータ２の信号入力端
（＋端子）との間には入力抵抗３が接゛続されている。
４図において、Ｉａ、ｌｂは信号線に接続されパルス信
号が入力する外部入力端子であり、２はコンパレータで
ある。外部入力端子１ａとコンパレータ２の信号入力端
（＋端子）との間には入力抵抗３が接゛続されている。
また電圧Ｖｃｃの制御電源が抵抗４を介してコンパレー
タ２の基準電圧入力端（一端子）に接続され、この基準
電圧入力端はツェナダイオード５を介して外部入力端子
ｌｂに接続されている。６は制御電源とコンパレ−夕２
の信号入力端との間に接続されたダイオード、７はコン
パレータ２の信号入力端と外部入力端子１ｂとの間に接
続されたダイオードであり、この両ダイオード６．７は
信号人力が過電圧のときの保護用ダイオードである。ま
た制御電源とコンパレータ２の出力端との間には抵抗８
が接続されている。制御電圧Ｖｃｃはパルス信号Ｓ１の
最大電圧Ｖｐよりも高（され、コンパレータ２の基準電
圧Ｖｚは電圧Ｖｐよりも低くされている。
タ２の基準電圧入力端（一端子）に接続され、この基準
電圧入力端はツェナダイオード５を介して外部入力端子
ｌｂに接続されている。６は制御電源とコンパレ−夕２
の信号入力端との間に接続されたダイオード、７はコン
パレータ２の信号入力端と外部入力端子１ｂとの間に接
続されたダイオードであり、この両ダイオード６．７は
信号人力が過電圧のときの保護用ダイオードである。ま
た制御電源とコンパレータ２の出力端との間には抵抗８
が接続されている。制御電圧Ｖｃｃはパルス信号Ｓ１の
最大電圧Ｖｐよりも高（され、コンパレータ２の基準電
圧Ｖｚは電圧Ｖｐよりも低くされている。
パルス入力信号ＳＩが理想的な方形波の場合は第５図に
示すように、パルス入力信号Ｓ１が立ち上がると瞬時に
コンパレータ２の基準電圧Ｖｚすなわちツェナダイオー
ド５のツェナ電圧を超えるからコンパレータ２の出力Ｓ
０は瞬時に立ち上がる。またパルス入力信号ＳＩが立ち
下がると瞬時にコンパレータ２の基準電圧Ｖｚを下廻る
からコンパレータ２の出力信号Ｓ０は瞬時に立ち下がる
。
示すように、パルス入力信号Ｓ１が立ち上がると瞬時に
コンパレータ２の基準電圧Ｖｚすなわちツェナダイオー
ド５のツェナ電圧を超えるからコンパレータ２の出力Ｓ
０は瞬時に立ち上がる。またパルス入力信号ＳＩが立ち
下がると瞬時にコンパレータ２の基準電圧Ｖｚを下廻る
からコンパレータ２の出力信号Ｓ０は瞬時に立ち下がる
。
すなわち出力信号Ｓ０もパルス入力信号ＳＩ と同じ方
形波になる０次に第６図に示すようにパルス入力信号Ｓ
、の立ち上がりと立ち下がりが緩慢の場合は、例えばパ
ルス入力信号Ｓ１が立ち上がりから時間Ｌ１遅れて基準
電圧Ｖｚを超えるからこのとき初めて出力信号Ｓ０が瞬
時に立ち上がる。
形波になる０次に第６図に示すようにパルス入力信号Ｓ
、の立ち上がりと立ち下がりが緩慢の場合は、例えばパ
ルス入力信号Ｓ１が立ち上がりから時間Ｌ１遅れて基準
電圧Ｖｚを超えるからこのとき初めて出力信号Ｓ０が瞬
時に立ち上がる。
またパルス入力信号Ｓ１が立ち下がり始めると時間Ｌ２
遅れて基準電圧Ｖｚを下回るから、このとき初めて出力
信号Ｓ０が瞬時に立ち下がる。このようにして立ち上が
りと立ち下がりが緩慢な入力信号ＳＩ も方形波の出力
信号Ｓ０に波形整形される。
遅れて基準電圧Ｖｚを下回るから、このとき初めて出力
信号Ｓ０が瞬時に立ち下がる。このようにして立ち上が
りと立ち下がりが緩慢な入力信号ＳＩ も方形波の出力
信号Ｓ０に波形整形される。
〔発明が解決しようとする問題点］
上述のように従来のパルス信号入力回路はパルス入力信
号が方形波のときは勿論立ち上がりと立ち下がりが緩慢
なときも出力信号は方形波に波形整形される。そしてパ
ルス入力信号が方形波のときはその立ち上がりと立ち下
がりの時間間隔が入力信号Ｓ１ も出力信号Ｓ０も同じ
である。しかし立ち上がりと立ち下がりが緩慢な入力信
号ではその立ち上がりに時間ｔ１遅れ、立ち下がりに時
間１、遅れる。そして通信線路の性質上立ち下がりの初
めの時間ｔ２は立ち上がりの初めの時間ｔ。
号が方形波のときは勿論立ち上がりと立ち下がりが緩慢
なときも出力信号は方形波に波形整形される。そしてパ
ルス入力信号が方形波のときはその立ち上がりと立ち下
がりの時間間隔が入力信号Ｓ１ も出力信号Ｓ０も同じ
である。しかし立ち上がりと立ち下がりが緩慢な入力信
号ではその立ち上がりに時間ｔ１遅れ、立ち下がりに時
間１、遅れる。そして通信線路の性質上立ち下がりの初
めの時間ｔ２は立ち上がりの初めの時間ｔ。
よりはるかに短いから出力信号Ｓ０はパルス入力信号Ｓ
、の送信側の信号よりパルス幅が狭く、パルス幅ひずみ
を発生するという欠点がある。特にコンパレータの基準
電圧がパルス入力信号の最大電圧の２より大きくでも小
さくでもこのパルス幅ひずみは大きくなり、さらにパル
ス入力信号の立ち上がりと立ち下がり時間の差が大きい
ほどパルス幅ひずみが大きい。
、の送信側の信号よりパルス幅が狭く、パルス幅ひずみ
を発生するという欠点がある。特にコンパレータの基準
電圧がパルス入力信号の最大電圧の２より大きくでも小
さくでもこのパルス幅ひずみは大きくなり、さらにパル
ス入力信号の立ち上がりと立ち下がり時間の差が大きい
ほどパルス幅ひずみが大きい。
本発明の目的はパルス入力信号の立ち上がりと立ち下が
りが緩慢なパルス入力信号をパルス幅ひずみの小さい方
形波に波形整形できるパルス信号入力回路を提供するこ
とにある。
りが緩慢なパルス入力信号をパルス幅ひずみの小さい方
形波に波形整形できるパルス信号入力回路を提供するこ
とにある。
パレータを用いて波形整形するパルス信号入力回路にお
いて、前記コンパレータの入力端に所定電圧を加減する
信号電圧調節回路を設け、この信号電圧調節回路で入力
信号が前記コンパレータの基準電圧より低い立ち上がり
時には所定電圧を加算し、前記コンパレータの基準電圧
より高い立ち下がり時には所定電圧を減算するものであ
る。なお信号電圧調節回路は入力抵抗と並列に接続した
コンデンサと、コンパレータの信号入力端と基＄電圧入
力端との間に逆並列に接続した２個のダイオードとで構
成するか、入力抵抗と並列に接続したコンデンサと、コ
ンパレータの信号入力端と基準電圧入力端との間に極性
を逆方向に直列に接続した２個のツェナダイオードとで
構成するとよい。
いて、前記コンパレータの入力端に所定電圧を加減する
信号電圧調節回路を設け、この信号電圧調節回路で入力
信号が前記コンパレータの基準電圧より低い立ち上がり
時には所定電圧を加算し、前記コンパレータの基準電圧
より高い立ち下がり時には所定電圧を減算するものであ
る。なお信号電圧調節回路は入力抵抗と並列に接続した
コンデンサと、コンパレータの信号入力端と基＄電圧入
力端との間に逆並列に接続した２個のダイオードとで構
成するか、入力抵抗と並列に接続したコンデンサと、コ
ンパレータの信号入力端と基準電圧入力端との間に極性
を逆方向に直列に接続した２個のツェナダイオードとで
構成するとよい。
コンパレータの基準電圧でコンパレータの信号入力端と
基準電圧入力端との間に逆並列に接続した２個のダイオ
ードを介して入力抵抗と並列に接続したコンデンサを充
電すれば、この充電電圧は入力信号がコンパレータの基
ｒｓ電圧より低い立ち上がり時に入力信号に加算され、
基準電圧より高い立ち下がり時に入力信号に減算される
ように作用し、入力信号の立ち上がり時には早く基準電
圧を超え、入力信号の立ち下がり時には余り早くなく基
準電圧を下回るようにして入力信号をパルス幅ひずみを
除いた方形波に波形整形する。なお、逆並列に接続した
２個のダイオードは極性を逆に直列に接続した２個のツ
ェナダイオードに置き換えても同じである。
基準電圧入力端との間に逆並列に接続した２個のダイオ
ードを介して入力抵抗と並列に接続したコンデンサを充
電すれば、この充電電圧は入力信号がコンパレータの基
ｒｓ電圧より低い立ち上がり時に入力信号に加算され、
基準電圧より高い立ち下がり時に入力信号に減算される
ように作用し、入力信号の立ち上がり時には早く基準電
圧を超え、入力信号の立ち下がり時には余り早くなく基
準電圧を下回るようにして入力信号をパルス幅ひずみを
除いた方形波に波形整形する。なお、逆並列に接続した
２個のダイオードは極性を逆に直列に接続した２個のツ
ェナダイオードに置き換えても同じである。
第１図ないし第３図は本発明によるパルス信号入力回路
の実施例を示す。ここで第４図と同一のものには第４図
と同一の符号を付してその詳細な説明を省略した。第１
図においてパルス信号入力回路は従来のものと同様に外
部入力端子１ａが入力抵抗３を介してコンパレータ２の
信号入力端に接続され、電圧Ｖｃｃの制御電源から抵抗
４を介してコンパレータ２の基準電圧入力端に接続され
、この基準電圧入力端はツェナダイオード５を介して外
部入力端子１ｂに接続されている。制御電源とコンパレ
ータ２の信号入力端との間にはダイオード６が接続され
、この信号入力端と外部入力端子１ｂとの間にはダイオ
ード７が接続されている。
の実施例を示す。ここで第４図と同一のものには第４図
と同一の符号を付してその詳細な説明を省略した。第１
図においてパルス信号入力回路は従来のものと同様に外
部入力端子１ａが入力抵抗３を介してコンパレータ２の
信号入力端に接続され、電圧Ｖｃｃの制御電源から抵抗
４を介してコンパレータ２の基準電圧入力端に接続され
、この基準電圧入力端はツェナダイオード５を介して外
部入力端子１ｂに接続されている。制御電源とコンパレ
ータ２の信号入力端との間にはダイオード６が接続され
、この信号入力端と外部入力端子１ｂとの間にはダイオ
ード７が接続されている。
また制御電源とコンパレータ２の出力端との間には抵抗
日が接続されている。本発明が従来のちのと異なる点は
コンパレータ２の信号入力端に信号電圧調節回路１０が
設けられた点で、この信号電圧調節回路１０は入力抵抗
３と並列に接続されたコンデンサ１１ と、コンパレー
タ２の信号入力端と基準電圧入力端との間に逆並列に接
続された特性が同一の２個のダイオード１２．１３ と
からなる。
日が接続されている。本発明が従来のちのと異なる点は
コンパレータ２の信号入力端に信号電圧調節回路１０が
設けられた点で、この信号電圧調節回路１０は入力抵抗
３と並列に接続されたコンデンサ１１ と、コンパレー
タ２の信号入力端と基準電圧入力端との間に逆並列に接
続された特性が同一の２個のダイオード１２．１３ と
からなる。
勿論制御電圧Ｖｃｃばパルス入力信号Ｓ１の最大電圧■
ρよりも高くされ、コンパレータ２の基準電圧Ｖｚ は
電圧Ｖｐよりも低くされている。
ρよりも高くされ、コンパレータ２の基準電圧Ｖｚ は
電圧Ｖｐよりも低くされている。
パルス入力信号Ｓ、の立ち上がりと立ち下がりが第２図
に示すように緩慢な場合において、パルス入力信号Ｓ１
がローレベルから立ち上がると電圧Ｖｚはこの立ち上が
り時の電圧より高いからダイオード１２に電流が流れコ
ンデンサ１１ は電圧Ｖｚからダイオード１２の順方向
降下電圧Ｖｆを差し引いた電圧Ｖｚ−Ｖｆで充電され、
この充電電圧ＶＺ−Ｖｆがパルス入力信号ＳＩの立ち上
がり時の電圧に加算された信号Ｓ２がコンパレータ２の
信号入力端に印加される。したがって信号Ｓ２の立ち上
がりは比較的早く、パルス入力信号Ｓ１の立ち上がりの
初めに基準電圧Ｖｚを超え、瞬時にハイレベルに転する
。次にパルス入力信号Ｓ、がハイレベルのとき、その電
圧Ｖρは電圧ＶＺより高いからダイオード１３に電流が
流れコンデンサ１１は電圧Ｖｐから電圧Ｖｚ＋Ｖｆを差
し引いた電圧で充電され、コンパレータ２の信号入力端
に印加される信号Ｓ２はパルス入力信号Ｓ１の立ち下が
り電圧から電圧Ｖｚ＋Ｖｆが減算される。したがって信
号Ｓ２の立ち下がりも比較的早くパルス入力信号ＳＩの
立ち下がりの初めに電圧Ｖｚを下回り瞬時にローレベル
に転する。しかし既に述べたように通信線路の性質上立
ち下がりの初めの時間は立ち上がりの初めの時間よりは
るかに短いから出力信号Ｓ０のパルス幅は比較的広く、
第２図に示すようにパルス幅ひずみのない信号を出力す
ることができる。なおこのパルス幅はコンパレータ２の
基準電圧Ｖｚを調節することにより調節可能である。こ
のパルス信号入力回路は入力信号Ｓ１が方形波の場合も
上述と同じ動作がなされるがこのときはパルス入力信号
Ｓ１ と同じ方形波の信号Ｓ０が出力し問題ないからこ
の説明は省略する。
に示すように緩慢な場合において、パルス入力信号Ｓ１
がローレベルから立ち上がると電圧Ｖｚはこの立ち上が
り時の電圧より高いからダイオード１２に電流が流れコ
ンデンサ１１ は電圧Ｖｚからダイオード１２の順方向
降下電圧Ｖｆを差し引いた電圧Ｖｚ−Ｖｆで充電され、
この充電電圧ＶＺ−Ｖｆがパルス入力信号ＳＩの立ち上
がり時の電圧に加算された信号Ｓ２がコンパレータ２の
信号入力端に印加される。したがって信号Ｓ２の立ち上
がりは比較的早く、パルス入力信号Ｓ１の立ち上がりの
初めに基準電圧Ｖｚを超え、瞬時にハイレベルに転する
。次にパルス入力信号Ｓ、がハイレベルのとき、その電
圧Ｖρは電圧ＶＺより高いからダイオード１３に電流が
流れコンデンサ１１は電圧Ｖｐから電圧Ｖｚ＋Ｖｆを差
し引いた電圧で充電され、コンパレータ２の信号入力端
に印加される信号Ｓ２はパルス入力信号Ｓ１の立ち下が
り電圧から電圧Ｖｚ＋Ｖｆが減算される。したがって信
号Ｓ２の立ち下がりも比較的早くパルス入力信号ＳＩの
立ち下がりの初めに電圧Ｖｚを下回り瞬時にローレベル
に転する。しかし既に述べたように通信線路の性質上立
ち下がりの初めの時間は立ち上がりの初めの時間よりは
るかに短いから出力信号Ｓ０のパルス幅は比較的広く、
第２図に示すようにパルス幅ひずみのない信号を出力す
ることができる。なおこのパルス幅はコンパレータ２の
基準電圧Ｖｚを調節することにより調節可能である。こ
のパルス信号入力回路は入力信号Ｓ１が方形波の場合も
上述と同じ動作がなされるがこのときはパルス入力信号
Ｓ１ と同じ方形波の信号Ｓ０が出力し問題ないからこ
の説明は省略する。
第３図は第１図と異なる実施例を示す。この実施例が第
１図と異なる点は両ダイオード１２．１３の逆並列回路
に変え、両ツェナダイオード１４．１５の直列回路が接
続されている点で、ツェナダイオードは電圧が逆方向に
加えられたときはそのアノードとカソード間の電圧がほ
ぼ０になる現象を利用している。その他の動作は第１回
に示すものと同様であるからこの説明は省略する。
１図と異なる点は両ダイオード１２．１３の逆並列回路
に変え、両ツェナダイオード１４．１５の直列回路が接
続されている点で、ツェナダイオードは電圧が逆方向に
加えられたときはそのアノードとカソード間の電圧がほ
ぼ０になる現象を利用している。その他の動作は第１回
に示すものと同様であるからこの説明は省略する。
本発明によれば立ち上がりと立ち下がりが緩慢なパルス
入力信号をこのパルス信号入力回路に設けた信号電圧調
節回路で、パルス入力信号の立ち上がりのときはこの信
号電圧に所定電圧を加算し、立ち下がりのと・きはこの
信号電圧から所定電圧を減じたからパルス入力信号の立
ち上がりが早まり、立ち下がりは余り早まらないのでパ
ルス幅ひずみの少ない方形波出力が得られるという効果
がある。
入力信号をこのパルス信号入力回路に設けた信号電圧調
節回路で、パルス入力信号の立ち上がりのときはこの信
号電圧に所定電圧を加算し、立ち下がりのと・きはこの
信号電圧から所定電圧を減じたからパルス入力信号の立
ち上がりが早まり、立ち下がりは余り早まらないのでパ
ルス幅ひずみの少ない方形波出力が得られるという効果
がある。
第１図ないし第３図は本発明によるパルス信号入力回路
の実施例を示し、第１図はその一実施例を示す結線図、
第２図は第１図の動作を示す波形図、第３図は第１図と
異なる実施例を示す結線図、第４図ないし第６図は従来
のパルス入力回路の一例を示し、第４図は結線図、第５
図および第６図はそれぞれ第４図の動作を示す波形図で
ある。 ２・・・コンパレータ、３・・・入力抵抗、１０・・・
信号電圧調節回路、１１・・・コンデンサ、１２．１３
・・・ダイオード、１４．１５・・・ツェナダイオード
。 ′！６１ 図
の実施例を示し、第１図はその一実施例を示す結線図、
第２図は第１図の動作を示す波形図、第３図は第１図と
異なる実施例を示す結線図、第４図ないし第６図は従来
のパルス入力回路の一例を示し、第４図は結線図、第５
図および第６図はそれぞれ第４図の動作を示す波形図で
ある。 ２・・・コンパレータ、３・・・入力抵抗、１０・・・
信号電圧調節回路、１１・・・コンデンサ、１２．１３
・・・ダイオード、１４．１５・・・ツェナダイオード
。 ′！６１ 図
Claims (1)
- 【特許請求の範囲】 １）信号線から入力抵抗を介して入力するパルス入力信
号をコンパレータを用いて波形整形するパルス信号入力
回路において、前記コンパレータの入力端に所定電圧を
加減する信号電圧調節回路を設け、この信号電圧調節回
路でパルス入力信号が前記コンパレータの基準電圧より
低い立ち上がり時には所定電圧を加算し、前記コンパレ
ータの基準電圧より高い立ち下がり時には所定電圧を減
算することを特徴とするパルス入力信号回路。 ２）特許請求の範囲第１項記載のパルス信号入力回路に
おいて、信号電圧調節回路は入力抵抗と並列に接続した
コンデンサと、コンパレータの信号入力端と基準電圧入
力端との間に逆並列に接続した２個のダイオードとから
なることを特徴とするパルス信号入力回路。 ３）特許請求の範囲第１項記載のパルス信号入力回路に
おいて、信号電圧調節回路は入力抵抗と並列に接続した
コンデンサと、コンパレータの信号入力端と基準電圧入
力端との間に極性を逆方向に直列に接続した２個のツェ
ナダイオードとからなることを特徴とするパルス信号入
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31050287A JPH01151315A (ja) | 1987-12-08 | 1987-12-08 | パルス信号入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31050287A JPH01151315A (ja) | 1987-12-08 | 1987-12-08 | パルス信号入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01151315A true JPH01151315A (ja) | 1989-06-14 |
Family
ID=18005997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31050287A Pending JPH01151315A (ja) | 1987-12-08 | 1987-12-08 | パルス信号入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01151315A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0363091U (ja) * | 1989-10-25 | 1991-06-20 | ||
| US6525596B2 (en) | 1999-09-13 | 2003-02-25 | Toko, Inc. | Series regulator having a power supply circuit allowing low voltage operation |
| JP2014110569A (ja) * | 2012-12-03 | 2014-06-12 | Fuji Electric Co Ltd | 比較器 |
-
1987
- 1987-12-08 JP JP31050287A patent/JPH01151315A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0363091U (ja) * | 1989-10-25 | 1991-06-20 | ||
| US6525596B2 (en) | 1999-09-13 | 2003-02-25 | Toko, Inc. | Series regulator having a power supply circuit allowing low voltage operation |
| JP2014110569A (ja) * | 2012-12-03 | 2014-06-12 | Fuji Electric Co Ltd | 比較器 |
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