JPH0722253B2 - 発振回路 - Google Patents
発振回路Info
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- JPH0722253B2 JPH0722253B2 JP61087380A JP8738086A JPH0722253B2 JP H0722253 B2 JPH0722253 B2 JP H0722253B2 JP 61087380 A JP61087380 A JP 61087380A JP 8738086 A JP8738086 A JP 8738086A JP H0722253 B2 JPH0722253 B2 JP H0722253B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、自動車用、又は、その他の各種システムに高
精度の発振周波数を供給するIC,LSIの発振回路に関す
る。
精度の発振周波数を供給するIC,LSIの発振回路に関す
る。
［従来技術］ 従来、各種システムの制御動作の基準とするために、ク
ロック等の基準周波数波が用いられている。該基準周波
数波の発振は、抵抗とコンデンサとを用いて発振を行な
う１端子CR発振回路等で行なわれている。該１端子CR発
振回路では、第４図に示すように、接地電位（OV）〜電
源電圧Vdd間に上限基準電圧SUと下限基準電圧SDからな
る２閾値を抵抗等で設定して、該基準電圧SU、SD間でコ
ンデンサに蓄えられる電荷の充放電を繰り返すことで、
発振が行なわれる。すなわち、時点Ts〜時点Tu間は上記
コンデンサに充電が行なわれ、時点Tu〜時点Tg間は上記
コンデンサに蓄えられた電荷が抵抗とスイッチング素子
を介して放電される。該時点Tu〜時点Tgに行なわれる放
電の時間は、上記抵抗とスイッチング素子（例えばNchM
OSトランジスタ）の定数、特性等で定められる。そし
て、該充放電が交互に繰り返される。
ロック等の基準周波数波が用いられている。該基準周波
数波の発振は、抵抗とコンデンサとを用いて発振を行な
う１端子CR発振回路等で行なわれている。該１端子CR発
振回路では、第４図に示すように、接地電位（OV）〜電
源電圧Vdd間に上限基準電圧SUと下限基準電圧SDからな
る２閾値を抵抗等で設定して、該基準電圧SU、SD間でコ
ンデンサに蓄えられる電荷の充放電を繰り返すことで、
発振が行なわれる。すなわち、時点Ts〜時点Tu間は上記
コンデンサに充電が行なわれ、時点Tu〜時点Tg間は上記
コンデンサに蓄えられた電荷が抵抗とスイッチング素子
を介して放電される。該時点Tu〜時点Tgに行なわれる放
電の時間は、上記抵抗とスイッチング素子（例えばNchM
OSトランジスタ）の定数、特性等で定められる。そし
て、該充放電が交互に繰り返される。
［発明が解決しようとする問題点］ しかしながら、上記の時点Tu〜時点Tgの放電時間は、上
記放電を行なう抵抗とスイッチング素子およびコンデン
サの定数の精度、温度特性、および、応答性等で変動す
る。このため、発振周波数が上記放電時間の変動にとも
なって変動する。すなわち、スイッチング素子および抵
抗等からなる放電回路の抵抗が変動することで、放電波
形の傾きが変動する。そして、周波数特性が変動するこ
とで、放電波形の過渡状態が変動する。さらに、放電か
ら充電に切り替えられる時の応答性が変動することで、
時点Td〜時点Ts2間に示すように、下限基準電圧SDの下
に放電波形がアンダーシュートしている時間が変動す
る。
記放電を行なう抵抗とスイッチング素子およびコンデン
サの定数の精度、温度特性、および、応答性等で変動す
る。このため、発振周波数が上記放電時間の変動にとも
なって変動する。すなわち、スイッチング素子および抵
抗等からなる放電回路の抵抗が変動することで、放電波
形の傾きが変動する。そして、周波数特性が変動するこ
とで、放電波形の過渡状態が変動する。さらに、放電か
ら充電に切り替えられる時の応答性が変動することで、
時点Td〜時点Ts2間に示すように、下限基準電圧SDの下
に放電波形がアンダーシュートしている時間が変動す
る。
したがって、従来は、上記放電波形の傾き、過渡状態、
および、アンダーシュートの変化が個体差、又は、温度
の上下動で発生して、発振周波数が変動していた。
および、アンダーシュートの変化が個体差、又は、温度
の上下動で発生して、発振周波数が変動していた。
本発明は、上記発振周波数の変動を少なくして精度の高
い発振周波数波が得られる発振回路の提供を目的とす
る。
い発振周波数波が得られる発振回路の提供を目的とす
る。
［問題点を解決するための手段］ 上記の問題点を解決して本発明の目的を達成する手段と
して、本発明は、 一端が電源側に接続された抵抗器と、一端が接地側に接
続されたコンデンサとの両他端を接続し、電源から供給
される電流の積分値を上記抵抗器とコンデンサとの接続
点から比較電圧として出力する比較電圧積分手段と、 一端が電源側に接続され、他端が接地側に接続されると
ともに、電源側の電圧出力部と、接地側の電圧出力部と
を有する抵抗分圧回路を有し、 該電源側の電圧出力部から出力された電圧値を上限基準
電圧として設定する上限基準電圧設定手段と、 上記接地側の電圧出力部から出力された電圧値を下限基
準電圧として設定する下限基準電圧設定手段と、 上記上限基準電圧又は上記下限基準電圧の何れかを基準
電圧として出力する切換手段と、 上記比較電圧が上記基準電圧より大きいか否かを比較し
て、大きい場合には比較電圧高レベル信号を、一方、大
きくない場合には比較電圧低レベル信号を出力する比較
手段と、 上記抵抗器とコンデンサとの接続点に接続されたMOSト
ランジスタを有し、上記コンデンサに充電された電荷を
該MOSトランジスタによって放電することによって、上
記積分値を減少させる比較電圧減少手段と、 を備えた発振回路であって、 上記切換手段は、上記比較電圧高レベル信号を入力して
いる間下限基準電圧を出力し、一方、上記比較電圧低レ
ベル信号を入力している間上限基準電圧を出力し、 上記下限基準電圧設定手段は、上記下限基準電圧を、上
記MOSトランジスタの順方向ドロップ電圧より、僅かに
上限基準電圧側の所定電圧に設定するものであって、 上記比較電圧減少手段は、上記比較手段が比較電圧高レ
ベル信号を出力している間上記積分値を減少させると共
に、該積分値を最高値から最低値まで１μｓ以下で減少
させてなることを特徴とする発振回路を要旨としてい
る。
して、本発明は、 一端が電源側に接続された抵抗器と、一端が接地側に接
続されたコンデンサとの両他端を接続し、電源から供給
される電流の積分値を上記抵抗器とコンデンサとの接続
点から比較電圧として出力する比較電圧積分手段と、 一端が電源側に接続され、他端が接地側に接続されると
ともに、電源側の電圧出力部と、接地側の電圧出力部と
を有する抵抗分圧回路を有し、 該電源側の電圧出力部から出力された電圧値を上限基準
電圧として設定する上限基準電圧設定手段と、 上記接地側の電圧出力部から出力された電圧値を下限基
準電圧として設定する下限基準電圧設定手段と、 上記上限基準電圧又は上記下限基準電圧の何れかを基準
電圧として出力する切換手段と、 上記比較電圧が上記基準電圧より大きいか否かを比較し
て、大きい場合には比較電圧高レベル信号を、一方、大
きくない場合には比較電圧低レベル信号を出力する比較
手段と、 上記抵抗器とコンデンサとの接続点に接続されたMOSト
ランジスタを有し、上記コンデンサに充電された電荷を
該MOSトランジスタによって放電することによって、上
記積分値を減少させる比較電圧減少手段と、 を備えた発振回路であって、 上記切換手段は、上記比較電圧高レベル信号を入力して
いる間下限基準電圧を出力し、一方、上記比較電圧低レ
ベル信号を入力している間上限基準電圧を出力し、 上記下限基準電圧設定手段は、上記下限基準電圧を、上
記MOSトランジスタの順方向ドロップ電圧より、僅かに
上限基準電圧側の所定電圧に設定するものであって、 上記比較電圧減少手段は、上記比較手段が比較電圧高レ
ベル信号を出力している間上記積分値を減少させると共
に、該積分値を最高値から最低値まで１μｓ以下で減少
させてなることを特徴とする発振回路を要旨としてい
る。
本発明では、比較電圧積分手段から電流の積分値に対応
した値として出力される比較電圧と、切替手段から出力
される上限基準電圧設定手段又は下限基準電圧設定手段
にて設定された基準電圧とを、比較手段にて比較する。
上記下限基準電圧設定手段が設定する基準電圧は、上記
積分値の最低値に対応する比較電圧より僅かに上限基準
電圧側である。該比較手段からは、比較結果が比較電圧
の方が大きいとされた場合には、比較電圧高レベル信号
が出力される。一方、比較電圧の方が大きくないとされ
た場合には、比較電圧低レベル信号が出力される。上記
比較電圧の基準にされる積分値は、上記比較電圧高レベ
ル信号が出力された時に、最高値から比較電圧減少手段
にて上記積分値の最低値まで１μｓ以下で減少する。
した値として出力される比較電圧と、切替手段から出力
される上限基準電圧設定手段又は下限基準電圧設定手段
にて設定された基準電圧とを、比較手段にて比較する。
上記下限基準電圧設定手段が設定する基準電圧は、上記
積分値の最低値に対応する比較電圧より僅かに上限基準
電圧側である。該比較手段からは、比較結果が比較電圧
の方が大きいとされた場合には、比較電圧高レベル信号
が出力される。一方、比較電圧の方が大きくないとされ
た場合には、比較電圧低レベル信号が出力される。上記
比較電圧の基準にされる積分値は、上記比較電圧高レベ
ル信号が出力された時に、最高値から比較電圧減少手段
にて上記積分値の最低値まで１μｓ以下で減少する。
つまり、本発明の発振回路は、比較電圧が、抵抗器とコ
ンデンサとの接続点から得られ、かつコンデンサに充電
された電荷をMOSトランジスタによって放電させるとと
もに、比較電圧減少手段が積分値を１μｓ以下で減少さ
せるように構成されている。又、下限基準電圧が抵抗の
分圧によって得られ、且つMOSトランジスタの順方向ド
ロップ電圧より僅かに大きくされている。したがって、
抵抗値の大きな抵抗器と、静電容器の小さなコンデンサ
を用いて、所望の発振周波数を得ることができる。又、
コンデンサに蓄えられる電荷を少なくすることができる
ので、MOSトランジスタの電流容量、および放熱容量を
小さくすることができる。これにより、消費電力が低減
されると共に、小型化を図ることができる。
ンデンサとの接続点から得られ、かつコンデンサに充電
された電荷をMOSトランジスタによって放電させるとと
もに、比較電圧減少手段が積分値を１μｓ以下で減少さ
せるように構成されている。又、下限基準電圧が抵抗の
分圧によって得られ、且つMOSトランジスタの順方向ド
ロップ電圧より僅かに大きくされている。したがって、
抵抗値の大きな抵抗器と、静電容器の小さなコンデンサ
を用いて、所望の発振周波数を得ることができる。又、
コンデンサに蓄えられる電荷を少なくすることができる
ので、MOSトランジスタの電流容量、および放熱容量を
小さくすることができる。これにより、消費電力が低減
されると共に、小型化を図ることができる。
また本発明では、下限基準電圧として、MOSトランジス
タの順方向ドロップ電圧より、僅かに上限基準電圧側の
所定電圧に設定されると共に、比較電圧減少手段による
積分値の最高値から最低値まで減少時間が１μｓ以下に
されているため、発振周波数の変動を抑えて、常に一定
周波数の発振周波数波が得られるようにすることができ
る。以下、この理由について説明する。
タの順方向ドロップ電圧より、僅かに上限基準電圧側の
所定電圧に設定されると共に、比較電圧減少手段による
積分値の最高値から最低値まで減少時間が１μｓ以下に
されているため、発振周波数の変動を抑えて、常に一定
周波数の発振周波数波が得られるようにすることができ
る。以下、この理由について説明する。
まず、比較電圧減少手段による積分値の減少時間、即ち
コンデンサの放電時間、を１μｓ以下と短くした場合、
その放電時間のばらつきによる発振周波数の変動を抑制
することはできる。
コンデンサの放電時間、を１μｓ以下と短くした場合、
その放電時間のばらつきによる発振周波数の変動を抑制
することはできる。
しかしコンデンサの放電時間を短くすればする程、放電
終了後、比較電圧が下限基準電圧を大きく下回る（アン
ダーシュート）ようになり、このアンダーシュートの時
間が長くなる。
終了後、比較電圧が下限基準電圧を大きく下回る（アン
ダーシュート）ようになり、このアンダーシュートの時
間が長くなる。
そしてこのアンダーシュート時間が長くなると、内部回
路の応答時間のばらつきによりアンダーシュート時間が
大きく変動するようになり、このアンダーシュート時間
の変動により、コンデンサの次の充電開始タイミングが
ばらつき、発振周波数が変動する。
路の応答時間のばらつきによりアンダーシュート時間が
大きく変動するようになり、このアンダーシュート時間
の変動により、コンデンサの次の充電開始タイミングが
ばらつき、発振周波数が変動する。
そこで本発明では、単に比較電圧減少手段によるコンデ
ンサの放電時間を短くするだけでなく、下限基準電圧
を、MOSトランジスタの順方向ドロップ電圧、換言すれ
ばコンデンサが完全に放電した場合、に得られる最低の
比較電圧より僅かに高い値に設定することにより、アン
ダーシュート時間を短くし、これにより比較電圧のアン
ダーシュートに伴う発振周波数の変動を抑制している。
ンサの放電時間を短くするだけでなく、下限基準電圧
を、MOSトランジスタの順方向ドロップ電圧、換言すれ
ばコンデンサが完全に放電した場合、に得られる最低の
比較電圧より僅かに高い値に設定することにより、アン
ダーシュート時間を短くし、これにより比較電圧のアン
ダーシュートに伴う発振周波数の変動を抑制している。
従って、本発明によれば、内部回路の応答時間に影響さ
れることなく、常に安定した発振周波数波を得ることが
できるようになる。
れることなく、常に安定した発振周波数波を得ることが
できるようになる。
本発明の発振回路の一実施例を第１図〜第３図に示す。
該第１図は本実施例の回路図、第２図は第１図の基準電
圧設定手段Ｂの構成図、第３図は本実施例の動作を示す
グラフである。第１図では、比較電圧積分手段Ａとモジ
ュールＦが示されている。該モジュールＦには、上限基
準電圧SUおよび下限基準電圧SDを設定する基準電圧設定
手段Ｂ、切替手段Ｃ、比較手段Ｄ、および、比較電圧減
少手段Ｅが示されている。
該第１図は本実施例の回路図、第２図は第１図の基準電
圧設定手段Ｂの構成図、第３図は本実施例の動作を示す
グラフである。第１図では、比較電圧積分手段Ａとモジ
ュールＦが示されている。該モジュールＦには、上限基
準電圧SUおよび下限基準電圧SDを設定する基準電圧設定
手段Ｂ、切替手段Ｃ、比較手段Ｄ、および、比較電圧減
少手段Ｅが示されている。
上記比較電圧積分手段Ａは、抵抗値がRoの抵抗ARo、お
よび、静電容量がCoのコンデンサACo等で構成されてい
る。上記抵抗ARoとコンデンサACoとは直列に接続されて
いて、抵抗ARoの一端には電源電圧Vddが加えられ、コン
デンサACoの一端は接地されている。そして、上記抵抗A
Roと上記コンデンサACoの連結ｂ点から比較電圧VCが上
記モジュールＦの入力端子Ｇに出力されている。
よび、静電容量がCoのコンデンサACo等で構成されてい
る。上記抵抗ARoとコンデンサACoとは直列に接続されて
いて、抵抗ARoの一端には電源電圧Vddが加えられ、コン
デンサACoの一端は接地されている。そして、上記抵抗A
Roと上記コンデンサACoの連結ｂ点から比較電圧VCが上
記モジュールＦの入力端子Ｇに出力されている。
基準電圧設定手段Ｂは、抵抗値R1の抵抗BR1、抵抗値R2
の抵抗BR2、および、抵抗値R3の抵抗BR3が直列に連結さ
れている。上記BR1の一端には電源電圧Vddが加えられ上
記抵抗BR3の一端は接地されている。そして、上記抵抗B
R1の他端と上記抵抗BR2の一端の連結ｃ点から上限基準
電圧SUが、上記抵抗BR2の他端と上記抵抗BR3の他端の連
結ｄ点から下限基準電圧SDが得られる。
の抵抗BR2、および、抵抗値R3の抵抗BR3が直列に連結さ
れている。上記BR1の一端には電源電圧Vddが加えられ上
記抵抗BR3の一端は接地されている。そして、上記抵抗B
R1の他端と上記抵抗BR2の一端の連結ｃ点から上限基準
電圧SUが、上記抵抗BR2の他端と上記抵抗BR3の他端の連
結ｄ点から下限基準電圧SDが得られる。
上記上限基準電圧SUは、Vdd/2（Ｖ）に設定される。す
なわち、該SUは、 の式にて示される。
なわち、該SUは、 の式にて示される。
上記下限基準電圧SDは、0.2Vに設定される。すなわち、
該SDは、 の式にて示される。
該SDは、 の式にて示される。
該基準電圧設定手段ＢのIC基板上の構成を第２図に示
す。該図に示される基準電圧設定手段Ｂは、シート抵抗
値が数100ΩのP+拡散抵抗BS、および、該抵抗BSとコン
タクトBCOを介して連結される４本のアルミニウム導線B
ALTで構成されている。
す。該図に示される基準電圧設定手段Ｂは、シート抵抗
値が数100ΩのP+拡散抵抗BS、および、該抵抗BSとコン
タクトBCOを介して連結される４本のアルミニウム導線B
ALTで構成されている。
上記切替手段Ｃは、第１図に示すように、交互に「オ
ン」するアナログスイッチCSA,CSB等から構成されてい
る。上記アナログスイッチCSAは、上記比較手段Ｄの出
力が高レベルになっている間「オン」して、上記上限基
準電圧SUを上記比較手段Ｄに加える。すなわち、該アナ
ログスイッチCSAは、上記比較手段Ｄの高レベル出力を
インバータCIAおよび、インバータCIBを介して受けて
「オン」する。上記アナログスイッチCSBは、上記比較
手段Ｄの出力が低レベルになっている間「オン」して、
上記下限基準電圧SDを上記比較手段Ｄに加える。すなわ
ち、該アナログスイッチCSBは、上記比較手段Ｄの低レ
ベル出力をインバータCIAを介して受けて「オン」す
る。
ン」するアナログスイッチCSA,CSB等から構成されてい
る。上記アナログスイッチCSAは、上記比較手段Ｄの出
力が高レベルになっている間「オン」して、上記上限基
準電圧SUを上記比較手段Ｄに加える。すなわち、該アナ
ログスイッチCSAは、上記比較手段Ｄの高レベル出力を
インバータCIAおよび、インバータCIBを介して受けて
「オン」する。上記アナログスイッチCSBは、上記比較
手段Ｄの出力が低レベルになっている間「オン」して、
上記下限基準電圧SDを上記比較手段Ｄに加える。すなわ
ち、該アナログスイッチCSBは、上記比較手段Ｄの低レ
ベル出力をインバータCIAを介して受けて「オン」す
る。
上記比較手段Ｄは、PchMOS入力タイプで、かつ、同相入
力電圧範囲が（OV−α）〜（Vdd−β）のコンパレータD
Cである。上記α，βは、定数、又は、関数値である。
該コンパレータDCのプラス入力端子DPには、上記切替手
段Ｃから基準電圧Ｓが加えられる。上記コンパレータDC
のマイナス入力端子DNには、上記比較電圧積分手段Ａが
出力する比較電圧VCが加えられる。上記コンパレータDC
の出力端子DOUTは、上記比較電圧VCが上記基準電圧Ｓを
越えている間低レベルになる。
力電圧範囲が（OV−α）〜（Vdd−β）のコンパレータD
Cである。上記α，βは、定数、又は、関数値である。
該コンパレータDCのプラス入力端子DPには、上記切替手
段Ｃから基準電圧Ｓが加えられる。上記コンパレータDC
のマイナス入力端子DNには、上記比較電圧積分手段Ａが
出力する比較電圧VCが加えられる。上記コンパレータDC
の出力端子DOUTは、上記比較電圧VCが上記基準電圧Ｓを
越えている間低レベルになる。
上記比較電圧減少手段Ｅは、NchMOSトランジスタET等で
構成されている。該トランジスタETは、上記比較手段Ｄ
の出力が低レベルになっている間「オン」する。そし
て、上記比較電圧VCを0.05V以下にする。
構成されている。該トランジスタETは、上記比較手段Ｄ
の出力が低レベルになっている間「オン」する。そし
て、上記比較電圧VCを0.05V以下にする。
次に、本実施例の動作を第３図を用いて説明する。第３
図において、時点T0〜時点T1は、比較電圧減少手段Ｅが
「オフ」状態であって、比較電圧積分手段Ａのコンデン
サACoに電荷が充電されて、該コンデンサACoの両端の電
圧が上昇している期間である。つまり、比較電圧VCは、
時点T0に上記トランジスタETの順方向ドロップ電圧ＶfD
（ＶfD≒OV）から上昇を開始して、時点T1で上限基準電
圧SUに達する。上記充電時間t0、つまり、時点T0〜時点
T1の時間は、 の式で示される。
図において、時点T0〜時点T1は、比較電圧減少手段Ｅが
「オフ」状態であって、比較電圧積分手段Ａのコンデン
サACoに電荷が充電されて、該コンデンサACoの両端の電
圧が上昇している期間である。つまり、比較電圧VCは、
時点T0に上記トランジスタETの順方向ドロップ電圧ＶfD
（ＶfD≒OV）から上昇を開始して、時点T1で上限基準電
圧SUに達する。上記充電時間t0、つまり、時点T0〜時点
T1の時間は、 の式で示される。
時点T1〜時点T3は、比較電圧減少手段Ｅが「オン」状態
であって、上記コンデンサACoに蓄えられた電荷が0.1μ
ｓで放電される期間である。つまり、比較電圧VCが上限
基準電圧SUを越えた時点T1で、比較電圧減少手段Ｅがコ
ンデンサACoの電荷を放電し、かつ、切替手段Ｃが基準
電圧Ｓを下限基準電圧SDに切り替える。そして、時点T2
で比較電圧VCが下限基準電圧SD以下になる。この結果、
時点T2にて、比較手段Ｄの出力が高レベルになる。そし
て、切替手段Ｃが出力する基準電圧Ｓが上限基準電圧SU
に切り替えられ、かつ、比較電圧減少手段Ｅが「オフ」
になる。上記時点T3は、上記比較電圧VCがトランジスタ
ETの順方向ドロップ電圧ＶfDになる時点である。該時点
T3と上記時点T2との時間は、応答遅れ時間である。そし
て、該時点T3にて上記比較電圧VCは、上限基準電圧SUに
向って上昇する。
であって、上記コンデンサACoに蓄えられた電荷が0.1μ
ｓで放電される期間である。つまり、比較電圧VCが上限
基準電圧SUを越えた時点T1で、比較電圧減少手段Ｅがコ
ンデンサACoの電荷を放電し、かつ、切替手段Ｃが基準
電圧Ｓを下限基準電圧SDに切り替える。そして、時点T2
で比較電圧VCが下限基準電圧SD以下になる。この結果、
時点T2にて、比較手段Ｄの出力が高レベルになる。そし
て、切替手段Ｃが出力する基準電圧Ｓが上限基準電圧SU
に切り替えられ、かつ、比較電圧減少手段Ｅが「オフ」
になる。上記時点T3は、上記比較電圧VCがトランジスタ
ETの順方向ドロップ電圧ＶfDになる時点である。該時点
T3と上記時点T2との時間は、応答遅れ時間である。そし
て、該時点T3にて上記比較電圧VCは、上限基準電圧SUに
向って上昇する。
以上の充電および放電が繰り返されることで、上記比較
手段Ｄから矩形の発振が行なわれる。上記発振周波数fo
sは、 の式で示される。
手段Ｄから矩形の発振が行なわれる。上記発振周波数fo
sは、 の式で示される。
以上の本実施例では、比較電圧積分手段Ａからコンデン
サACoの電荷に対応した値として出力される比較電圧VC
と、切替手段Ｃから出力される上記上限基準電圧SU又は
下限基準電圧SDとを、比較手段Ｄで比較する。上記下限
基準電圧SDは、比較電圧減少手段Ｅの順方向ドロップ電
圧ＶfD（OV）より僅かに大きい0.2Vに設定される。該
比較手段Ｄの出力は、比較電圧VCが基準電圧Ｓより大き
い場合には低レベルになり、一方、比較電圧VCが基準電
圧Ｓより大きくない場合には高レベルになる。そして、
上記比較手段Ｄの出力が高レベルになっている間は、上
記比較手段Ｄに基準電圧Ｓとして上限基準電圧SUが入力
し、かつ、比較電圧積分手段Ａが出力する比較電圧が大
きくなる。一方、上記比較手段Ｄの出力が低レベルにな
っている間は、上記比較手段Ｄに基準電圧Ｓとして下限
基準電圧SDが入力し、かつ、比較電圧減少手段Ｅが比較
電圧VCを0.1μｓで順方向ドロップ電圧ＶfDOVまで減
少させる。
サACoの電荷に対応した値として出力される比較電圧VC
と、切替手段Ｃから出力される上記上限基準電圧SU又は
下限基準電圧SDとを、比較手段Ｄで比較する。上記下限
基準電圧SDは、比較電圧減少手段Ｅの順方向ドロップ電
圧ＶfD（OV）より僅かに大きい0.2Vに設定される。該
比較手段Ｄの出力は、比較電圧VCが基準電圧Ｓより大き
い場合には低レベルになり、一方、比較電圧VCが基準電
圧Ｓより大きくない場合には高レベルになる。そして、
上記比較手段Ｄの出力が高レベルになっている間は、上
記比較手段Ｄに基準電圧Ｓとして上限基準電圧SUが入力
し、かつ、比較電圧積分手段Ａが出力する比較電圧が大
きくなる。一方、上記比較手段Ｄの出力が低レベルにな
っている間は、上記比較手段Ｄに基準電圧Ｓとして下限
基準電圧SDが入力し、かつ、比較電圧減少手段Ｅが比較
電圧VCを0.1μｓで順方向ドロップ電圧ＶfDOVまで減
少させる。
したがって、上記比較電圧VCが上限基準電圧SUより大き
くなった時点から0.1μｓで約0Vまで減少する。この結
果、発振周波数fosが数10KHz以下では、比較電圧VCの減
少時間（放電時間）が増加する時間（充電時間）に比べ
て極めて短い（1/数100）ので、該発振周波数fosの精度
は比較電圧VCの充電時間で定まることになる。つまり、
温度の上下動等で減少時間が変動した場合にも、発振周
波数fos自体にほとんど影響を与えない。そのうえ、下
限基準電圧SDが順方向ドロップ電圧ＶfDOVより僅かに
大きい0.2Vに設定されていることから比較電圧VCのアン
ダーシュートが少なくなる。この結果、アンダーシュー
トが小さくなるので、該アンダーシュートの変動を原因
とする比較電圧VCの増加時間の変動がなくなる。
くなった時点から0.1μｓで約0Vまで減少する。この結
果、発振周波数fosが数10KHz以下では、比較電圧VCの減
少時間（放電時間）が増加する時間（充電時間）に比べ
て極めて短い（1/数100）ので、該発振周波数fosの精度
は比較電圧VCの充電時間で定まることになる。つまり、
温度の上下動等で減少時間が変動した場合にも、発振周
波数fos自体にほとんど影響を与えない。そのうえ、下
限基準電圧SDが順方向ドロップ電圧ＶfDOVより僅かに
大きい0.2Vに設定されていることから比較電圧VCのアン
ダーシュートが少なくなる。この結果、アンダーシュー
トが小さくなるので、該アンダーシュートの変動を原因
とする比較電圧VCの増加時間の変動がなくなる。
以上に説明したように、本実施例を用いることで、発振
周波数fosの精度が比較電圧VCの増加時の特性で定めら
れる。この結果、比較電圧VCの放電特性を定める比較電
圧減少手段Ｅ、および、切替手段Ｃ等の精度を高精度に
しなくても、正確でかつ精度の高い発振回路の提供がで
きる。さらに、上記放電および切替を行なうモジュール
ＦをICにできる。したがって、生産性が高くなり、か
つ、生産コストが低くなる。
周波数fosの精度が比較電圧VCの増加時の特性で定めら
れる。この結果、比較電圧VCの放電特性を定める比較電
圧減少手段Ｅ、および、切替手段Ｃ等の精度を高精度に
しなくても、正確でかつ精度の高い発振回路の提供がで
きる。さらに、上記放電および切替を行なうモジュール
ＦをICにできる。したがって、生産性が高くなり、か
つ、生産コストが低くなる。
次に、上記各手段の他の例を示す。
（Ａ−１） 該比較電圧積分手段Ａに供給する電源は、
電源電圧Vdd以外に別電源を用いることができる。
電源電圧Vdd以外に別電源を用いることができる。
（Ｂ−１） 上記基準電圧設定手段Ｂは、P-、N+等の拡
散抵抗、又は、ポリシリコン抵抗で構成してもよい。該
ポリシリコン抵抗を用いることで、電圧特性および温度
特性が良い基準電圧Ｓが得られる。
散抵抗、又は、ポリシリコン抵抗で構成してもよい。該
ポリシリコン抵抗を用いることで、電圧特性および温度
特性が良い基準電圧Ｓが得られる。
（Ｂ−２） 上記基準電圧設定手段Ｂの抵抗BR1,BR2,BR
3は、複数個の抵抗を組み合わせて構成してもよい。上
記基準電圧Ｓは、上記抵抗を用いる手段以外に、トラン
ジスタ、ダイオード等で構成する回路で得ても良い。た
とえば、抵抗に代えてディプレッショントランジスタを
用いる。そして、下限基準電圧SDをトランジスタの閾値
電圧で発生させる。
3は、複数個の抵抗を組み合わせて構成してもよい。上
記基準電圧Ｓは、上記抵抗を用いる手段以外に、トラン
ジスタ、ダイオード等で構成する回路で得ても良い。た
とえば、抵抗に代えてディプレッショントランジスタを
用いる。そして、下限基準電圧SDをトランジスタの閾値
電圧で発生させる。
（Ｂ−３） 上記上限基準電圧SUは、Vdd/2に限定しな
くてもよく、コンパレータDCの同相入力電圧の範囲内
（例えば2Vdd/3,1Vdd/4等）で定めてもよい。
くてもよく、コンパレータDCの同相入力電圧の範囲内
（例えば2Vdd/3,1Vdd/4等）で定めてもよい。
（Ｂ−４） 上記下限基準電圧SDは、0.2Vに限定しなく
てもよく、モジュールＦの応答時間を考慮してトランジ
スタETの順方向ドロップ電圧ＶfDまで安定して減少する
電圧に定めてもよい。
てもよく、モジュールＦの応答時間を考慮してトランジ
スタETの順方向ドロップ電圧ＶfDまで安定して減少する
電圧に定めてもよい。
（Ｂ−５） 上記基準電圧Ｓ（SU,SD）の基準となる接
地電位は仮想接地電位にしてもよい。
地電位は仮想接地電位にしてもよい。
（Ｂ−６） 上記基準電圧Ｓ（SU,SD）は、他の電源か
ら得てもよい。
ら得てもよい。
（Ｃ−１） 上記切替手段Ｃは、高レベル信号が入力し
た場合に「オン」する例であるが、これにこだわる必要
はなく、入力信号の論理が逆の場合には、低レベル信号
が入力した場合に「オン」するアナログスイッチを用い
ることができる。
た場合に「オン」する例であるが、これにこだわる必要
はなく、入力信号の論理が逆の場合には、低レベル信号
が入力した場合に「オン」するアナログスイッチを用い
ることができる。
（Ｃ−２） 上記アナログスイッチCSA,CSBへの入力信
号の論理を設定するインバータCIA,CIBは、省略、また
は、追加してもよく、さらに、シュミット・トリガ回路
を用いてもよい。
号の論理を設定するインバータCIA,CIBは、省略、また
は、追加してもよく、さらに、シュミット・トリガ回路
を用いてもよい。
（Ｃ−３） 上記インバータCIA,CIBにディレー回路を
追加することで、比較電圧VCの減少時間を制御できる。
追加することで、比較電圧VCの減少時間を制御できる。
（Ｄ−１） 上記比較手段Ｄは、コンパレータDCを１個
のみ用いてもよく複数のコンパレータで構成してもよ
い。
のみ用いてもよく複数のコンパレータで構成してもよ
い。
（Ｄ−２） 該コンパレータのシュミット・トリガ回路
に変更してもよい。該シュミット・トリガ回路では、高
レベル入力閾値電圧のバラツキを小さくすることで、発
振周波数の精度が高くなる。
に変更してもよい。該シュミット・トリガ回路では、高
レベル入力閾値電圧のバラツキを小さくすることで、発
振周波数の精度が高くなる。
（Ｄ−３） 上記コンパレータDCのオフセット入力電圧
のバラツキを小さくすることで、発振周波数の精度がよ
り高くなる。
のバラツキを小さくすることで、発振周波数の精度がよ
り高くなる。
（Ｅ−１） 上記比較電圧減少手段Ｅは、スイッチング
を行なうためにトランジスタETを用いているが、アナロ
グスイッチに変更してもよい。
を行なうためにトランジスタETを用いているが、アナロ
グスイッチに変更してもよい。
（Ｅ−２） 上記トランジスタETは、比較電圧VCを減少
しない場合には完全「オフ」してもよいが、「ハーフオ
ン」、又は、定電源を並列に接続しかつ「ハーフオン」
しても良い。
しない場合には完全「オフ」してもよいが、「ハーフオ
ン」、又は、定電源を並列に接続しかつ「ハーフオン」
しても良い。
（Ｆ−１） 上記モジュールＦでは、各手段Ｂ〜ＥがIC
内蔵化されるが、該モジュールＦ内の各手段Ｂ〜Ｅ、又
は、上記比較電圧積分手段Ａを必要に応じて該モジュー
ルＦの外付又は内蔵にしても良い。
内蔵化されるが、該モジュールＦ内の各手段Ｂ〜Ｅ、又
は、上記比較電圧積分手段Ａを必要に応じて該モジュー
ルＦの外付又は内蔵にしても良い。
［発明の効果］ 本発明の発振回路は、抵抗値の大きな抵抗器と、静電容
量の小さなコンデンサを用いて、所望の発振周期を得る
ことができる。又、コンデンサが蓄える電荷を少なくす
ることが出来るので、MOSトランジスタの電流容量、お
よび放熱容量を小さくすることができる。これにより、
消費電力が低減されるとともに、小型化を図ることがで
きる。
量の小さなコンデンサを用いて、所望の発振周期を得る
ことができる。又、コンデンサが蓄える電荷を少なくす
ることが出来るので、MOSトランジスタの電流容量、お
よび放熱容量を小さくすることができる。これにより、
消費電力が低減されるとともに、小型化を図ることがで
きる。
しかも、下限基準時間が積分値より僅かに大きな値に抵
抗の分圧により設定されているため、アンダーシュート
が確実に短時間になる。したがって、アンダーシュート
が発振周波数を大きく変動させることはない。
抗の分圧により設定されているため、アンダーシュート
が確実に短時間になる。したがって、アンダーシュート
が発振周波数を大きく変動させることはない。
そのうえ、積分値の減少時間が短く設定されているた
め、MOSトランジスタの特性が変動してコンデンサの放
電時間が変動しても発振周波数に大きな影響を与えるこ
とはない。
め、MOSトランジスタの特性が変動してコンデンサの放
電時間が変動しても発振周波数に大きな影響を与えるこ
とはない。
この結果、所望の発振周波数を正確に発生することがで
きると共に、小型化、および低消費電力化を図ることが
できるという極めて優れた効果を奏する。
きると共に、小型化、および低消費電力化を図ることが
できるという極めて優れた効果を奏する。
以上の本発明により、充電特性に影響を与える、例えば
比較電圧積分手段の精度を所定に保つことで所定の精度
の発振を行なうことができる。したがって、上記たとえ
ば上記比較電圧積分手段以外をIC,LSI等のモジュール化
できるので、安価で、かつ、生産性高い発振回路の提供
ができる。
比較電圧積分手段の精度を所定に保つことで所定の精度
の発振を行なうことができる。したがって、上記たとえ
ば上記比較電圧積分手段以外をIC,LSI等のモジュール化
できるので、安価で、かつ、生産性高い発振回路の提供
ができる。
第１図は本発明の発振回路の一実施例の回路図、第２図
は同実施例の部分構成図、第３図は同実施例の動作を示
すグラフ、第４図は従来例の動作を示すグラフである。 Ａ……比較電圧積分手段 Ｂ……基準電圧設定手段 Ｃ……切替手段 Ｄ……比較手段 Ｅ……比較電圧減少手段 Ｆ……モジュール
は同実施例の部分構成図、第３図は同実施例の動作を示
すグラフ、第４図は従来例の動作を示すグラフである。 Ａ……比較電圧積分手段 Ｂ……基準電圧設定手段 Ｃ……切替手段 Ｄ……比較手段 Ｅ……比較電圧減少手段 Ｆ……モジュール
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭54−27348（ＪＰ，Ａ) 特開 昭55−132124（ＪＰ，Ａ) 特開 昭56−93421（ＪＰ，Ａ) 特開 昭58−223914（ＪＰ，Ａ) 特開 昭58−75916（ＪＰ，Ａ) 実開 昭60−32834（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】一端が電源側に接続された抵抗器と、一端
が接地側に接続されたコンデンサとの両他端を接続し、
電源から供給される電流の積分値を上記抵抗器とコンデ
ンサとの接続点から比較電圧として出力する比較電圧積
分手段と、 一端が電源側に接続され、他端が接地側に接続されると
ともに、電源側の電圧出力部と、接地側の電圧出力部と
を有する抵抗分圧回路を有し、 該電源側の電圧出力部から出力された電圧値を上限基準
電圧として設定する上限基準電圧設定手段と、 上記接地側の電圧出力部から出力された電圧値を下限基
準電圧として設定する下限基準電圧設定手段と、 上記上限基準電圧又は上記下限基準電圧の何れかを基準
電圧として出力する切換手段と、 上記比較電圧が上記基準電圧より大きいか否かを比較し
て、大きい場合には比較電圧高レベル信号を、一方、大
きくない場合には比較電圧低レベル信号を出力する比較
手段と、 上記抵抗器とコンデンサとの接続点に接続されたMOSト
ランジスタを有し、上記コンデンサに充電された電荷を
該MOSトランジスタによって放電することによって、上
記積分値を減少させる比較電圧減少手段と、 を備えた発振回路であって、 上記切換手段は、上記比較電圧高レベル信号を入力して
いる間下限基準電圧を出力し、一方、上記比較電圧低レ
ベル信号を入力している間上限基準電圧を出力し、 上記下限基準電圧設定手段は、上記下限基準電圧を、上
記MOSトランジスタの順方向ドロップ電圧より僅かに上
限基準電圧側の所定電圧に設定するものであって、 上記比較電圧減少手段は、上記比較手段が比較電圧高レ
ベル信号を出力している間上記積分値を減少させると共
に、該積分値を最高値から最低値まで１μｓ以下で減少
させてなることを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087380A JPH0722253B2 (ja) | 1986-04-16 | 1986-04-16 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61087380A JPH0722253B2 (ja) | 1986-04-16 | 1986-04-16 | 発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62243414A JPS62243414A (ja) | 1987-10-23 |
| JPH0722253B2 true JPH0722253B2 (ja) | 1995-03-08 |
Family
ID=13913287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61087380A Expired - Lifetime JPH0722253B2 (ja) | 1986-04-16 | 1986-04-16 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722253B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8922289B2 (en) | 2010-06-28 | 2014-12-30 | Spansion Llc | Oscillation circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2812474B1 (fr) * | 2000-07-31 | 2004-06-18 | Valeo Climatisation | Dispositif de protection d'une source electrique propre a alimenter un organe electrique |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951778B2 (ja) * | 1977-08-02 | 1984-12-15 | 松下電器産業株式会社 | 鋸歯状波発振器 |
| JPS5693421A (en) * | 1979-12-27 | 1981-07-29 | Hitachi Ltd | Oscillating circuit |
| JPS5875916A (ja) * | 1981-10-31 | 1983-05-07 | Nippon Denso Co Ltd | 積分回路 |
| JPS58223914A (ja) * | 1982-06-23 | 1983-12-26 | Hitachi Ltd | 弛張発振器 |
| JPS6032834U (ja) * | 1983-08-10 | 1985-03-06 | 三洋電機株式会社 | Ｒｃ発振回路 |
| JPS617128U (ja) * | 1984-06-19 | 1986-01-17 | 日本ビクター株式会社 | 発振回路 |
-
1986
- 1986-04-16 JP JP61087380A patent/JPH0722253B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8922289B2 (en) | 2010-06-28 | 2014-12-30 | Spansion Llc | Oscillation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62243414A (ja) | 1987-10-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |