JP2002140131A - クロック生成回路及びそれを用いた昇圧回路 - Google Patents
クロック生成回路及びそれを用いた昇圧回路Info
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Abstract
(57)【要約】
【課題】 電源電圧及び回路素子の特性に依存せず、安
定した位相差を持つ多相のクロック信号を生成可能なク
ロック生成回路及びこのクロック生成回路を用いた昇圧
回路を実現する。 【解決手段】コンパレータ２０，３０によってキャパシ
タＣ１とＣ２の端子電圧を第１の基準電圧Ｖref1と比較
し、比較結果に応じてＲＳフリップフロップ４０をセッ
トまたはリセットし、その出力に応じてチャージポンプ
回路５０と６０を制御してキャパシタＣ１とＣ２に対し
てチャージまたはディスチャージを行う。コンパレータ
８０と９０によって、キャパシタＣ１とＣ２の端子電圧
を第２の基準電圧Ｖref2と比較し、比較結果に応じてＲ
Ｓフリップフロップ１００をセットまたはリセットし、
ＲＳフリップフロップ４０と１００の出力端子から、基
準電圧Ｖref1とＶref2の電圧差に応じた位相差を持つ多
相クロック信号が得られる。
定した位相差を持つ多相のクロック信号を生成可能なク
ロック生成回路及びこのクロック生成回路を用いた昇圧
回路を実現する。 【解決手段】コンパレータ２０，３０によってキャパシ
タＣ１とＣ２の端子電圧を第１の基準電圧Ｖref1と比較
し、比較結果に応じてＲＳフリップフロップ４０をセッ
トまたはリセットし、その出力に応じてチャージポンプ
回路５０と６０を制御してキャパシタＣ１とＣ２に対し
てチャージまたはディスチャージを行う。コンパレータ
８０と９０によって、キャパシタＣ１とＣ２の端子電圧
を第２の基準電圧Ｖref2と比較し、比較結果に応じてＲ
Ｓフリップフロップ１００をセットまたはリセットし、
ＲＳフリップフロップ４０と１００の出力端子から、基
準電圧Ｖref1とＶref2の電圧差に応じた位相差を持つ多
相クロック信号が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、クロック生成回
路、特に安定した位相差を持つ多相のクロック信号を生
成可能なクロック生成回路及び当該クロック生成回路を
用いて構成された昇圧回路に関するものである。
路、特に安定した位相差を持つ多相のクロック信号を生
成可能なクロック生成回路及び当該クロック生成回路を
用いて構成された昇圧回路に関するものである。
【０００２】
【従来の技術】不揮発性メモリ、例えば、フラッシュメ
モリでは、メモリセルの消去及び書き込みには、電源電
圧よりも高い電圧を用いる必要がある。この高い電圧は
通常チップに形成された昇圧回路によって供給される。
即ち、メモリチップに一つの電源電圧のみを供給すれば
よく、不揮発性メモリの動作に必要な高電圧はチップ上
の昇圧回路によって生成される。
モリでは、メモリセルの消去及び書き込みには、電源電
圧よりも高い電圧を用いる必要がある。この高い電圧は
通常チップに形成された昇圧回路によって供給される。
即ち、メモリチップに一つの電源電圧のみを供給すれば
よく、不揮発性メモリの動作に必要な高電圧はチップ上
の昇圧回路によって生成される。
【０００３】昇圧回路は、通常チャージポンプ型という
ものを用いている。ダイオードなどの整流素子を介在し
て並べられた多数のキャパシタに順次位相反転の２相ク
ロック信号を供給し、隣り合うキャパシタを交互にチャ
ージまたはディスチャージさせることによって、出力端
子に向かって徐々に電圧を上げて、出力端子から電源電
圧より高い電圧が得られる。
ものを用いている。ダイオードなどの整流素子を介在し
て並べられた多数のキャパシタに順次位相反転の２相ク
ロック信号を供給し、隣り合うキャパシタを交互にチャ
ージまたはディスチャージさせることによって、出力端
子に向かって徐々に電圧を上げて、出力端子から電源電
圧より高い電圧が得られる。
【０００４】昇圧回路を動作させるには、クロック信号
を生成するクロック生成回路が必要である。図５にはク
ロック生成回路の一例を示している。図示のように、こ
のクロック生成回路は、基準電圧発生回路１０、コンパ
レータＣｏｍｐ１（２０），Ｃｏｍｐ２（３０）、ＲＳ
フリップフロップ４０、チャージポンプ回路５０，６
０、及び出力バッファ７０によって構成されている。
を生成するクロック生成回路が必要である。図５にはク
ロック生成回路の一例を示している。図示のように、こ
のクロック生成回路は、基準電圧発生回路１０、コンパ
レータＣｏｍｐ１（２０），Ｃｏｍｐ２（３０）、ＲＳ
フリップフロップ４０、チャージポンプ回路５０，６
０、及び出力バッファ７０によって構成されている。
【０００５】基準電圧発生回路１０は、電源電圧ＶCCと
接地電位ＧＮＤとの間に直列接続されている抵抗素子Ｒ
１とＲ２によって構成されている。抵抗素子Ｒ１とＲ２
の接続中点から基準電圧Ｖref が得られる。当該基準電
圧Ｖref はコンパレータ２０と３０の正の入力端子
（＋）に入力される。
接地電位ＧＮＤとの間に直列接続されている抵抗素子Ｒ
１とＲ２によって構成されている。抵抗素子Ｒ１とＲ２
の接続中点から基準電圧Ｖref が得られる。当該基準電
圧Ｖref はコンパレータ２０と３０の正の入力端子
（＋）に入力される。
【０００６】コンパレータ２０と３０の出力信号はそれ
ぞれＲＳフリップフロップ４０のセット端子Ｓとリセッ
ト端子Ｒに入力される。ＲＳフリップフロップ４０の出
力端子Ｑからの出力信号、即ちノードＮ３の信号がチャ
ージポンプ回路５０に入力され、反転出力端子／Ｑから
の出力信号、即ちノードＮ４の信号がチャージポンプ回
路６０に入力される。チャージポンプ回路５０の出力端
子にキャパシタＣ１が接続され、チャージポンプ回路６
０の出力端子にキャパシタＣ２が接続されている。
ぞれＲＳフリップフロップ４０のセット端子Ｓとリセッ
ト端子Ｒに入力される。ＲＳフリップフロップ４０の出
力端子Ｑからの出力信号、即ちノードＮ３の信号がチャ
ージポンプ回路５０に入力され、反転出力端子／Ｑから
の出力信号、即ちノードＮ４の信号がチャージポンプ回
路６０に入力される。チャージポンプ回路５０の出力端
子にキャパシタＣ１が接続され、チャージポンプ回路６
０の出力端子にキャパシタＣ２が接続されている。
【０００７】チャージポンプ回路５０は、スイッチング
素子Ｓ１，Ｓ２と定電流源ＩＳ１によって構成され、ノ
ードＮ３がハイレベルのとき、スイッチング素子Ｓ１が
オフし、Ｓ２がオンする。このとき、キャパシタＣ１が
スイッチング素子Ｓ２を介して、定電流源ＩＳ１の電流
で放電する。逆にノードＮ３がローレベルのとき、スイ
ッチング素子Ｓ１がオンし、Ｓ２がオフする。このと
き、キャパシタＣ１がスイッチング素子Ｓ１を介して、
電源電圧ＶCCによって充電される。
素子Ｓ１，Ｓ２と定電流源ＩＳ１によって構成され、ノ
ードＮ３がハイレベルのとき、スイッチング素子Ｓ１が
オフし、Ｓ２がオンする。このとき、キャパシタＣ１が
スイッチング素子Ｓ２を介して、定電流源ＩＳ１の電流
で放電する。逆にノードＮ３がローレベルのとき、スイ
ッチング素子Ｓ１がオンし、Ｓ２がオフする。このと
き、キャパシタＣ１がスイッチング素子Ｓ１を介して、
電源電圧ＶCCによって充電される。
【０００８】チャージポンプ回路６０はスイッチング素
子Ｓ３，Ｓ４と定電流源ＩＳ２によって構成されてい
る。チャージポンプ回路６０は、上述したチャージポン
プ回路５０とほぼ同じように動作する。ただし、チャー
ジポンプ回路５０にＲＳフリップフロップ４０の出力端
子Ｑからの出力信号が供給され、チャージポンプ回路６
０にはフリップフロップ４０の反転出力端子／Ｑからの
出力信号が供給されるので、チャージポンプ回路５０に
よって、キャパシタＣ１が充電されているとき、キャパ
シタＣ２がチャージポンプ回路６０によって放電され、
逆にチャージポンプ回路５０によってキャパシタＣ１が
放電されているとき、キャパシタＣ２がチャージポンプ
回路６０によって充電される。
子Ｓ３，Ｓ４と定電流源ＩＳ２によって構成されてい
る。チャージポンプ回路６０は、上述したチャージポン
プ回路５０とほぼ同じように動作する。ただし、チャー
ジポンプ回路５０にＲＳフリップフロップ４０の出力端
子Ｑからの出力信号が供給され、チャージポンプ回路６
０にはフリップフロップ４０の反転出力端子／Ｑからの
出力信号が供給されるので、チャージポンプ回路５０に
よって、キャパシタＣ１が充電されているとき、キャパ
シタＣ２がチャージポンプ回路６０によって放電され、
逆にチャージポンプ回路５０によってキャパシタＣ１が
放電されているとき、キャパシタＣ２がチャージポンプ
回路６０によって充電される。
【０００９】キャパシタＣ１の電位、即ち、ノードＮ５
の電位がコンパレータ３０の負の入力端子（−）に入力
され、キャパシタＣ２の電位、即ち、ノードＮ６の電位
がコンパレータ３０の負の入力端子（−）に入力され
る。このため、キャパシタＣ１の電位が基準電圧Ｖref
より低くなったとき、コンパレータ３０の出力が反転
し、これに応じてＲＳフリップフロップ４０がリセット
され、出力端子Ｑ（ノードＮ３）がローレベル、反転出
力端子／Ｑ（ノードＮ４）がハイレベルになるので、チ
ャージポンプ回路５０によってキャパシタＣ１が充電さ
れ、チャージポンプ回路６０によってキャパシタＣ２が
放電される。キャパシタＣ２の電位が基準電圧Ｖref よ
り低くなったとき、コンパレータ２０の出力が反転し、
これに応じてＲＳフリップフロップ４０がセットされ、
出力端子Ｑ（ノードＮ３）がハイレベル、反転出力端子
／Ｑ（ノードＮ４）がローレベルになるので、チャージ
ポンプ回路６０によってキャパシタＣ２が充電され、チ
ャージポンプ回路５０によってキャパシタＣ１が放電さ
れる。
の電位がコンパレータ３０の負の入力端子（−）に入力
され、キャパシタＣ２の電位、即ち、ノードＮ６の電位
がコンパレータ３０の負の入力端子（−）に入力され
る。このため、キャパシタＣ１の電位が基準電圧Ｖref
より低くなったとき、コンパレータ３０の出力が反転
し、これに応じてＲＳフリップフロップ４０がリセット
され、出力端子Ｑ（ノードＮ３）がローレベル、反転出
力端子／Ｑ（ノードＮ４）がハイレベルになるので、チ
ャージポンプ回路５０によってキャパシタＣ１が充電さ
れ、チャージポンプ回路６０によってキャパシタＣ２が
放電される。キャパシタＣ２の電位が基準電圧Ｖref よ
り低くなったとき、コンパレータ２０の出力が反転し、
これに応じてＲＳフリップフロップ４０がセットされ、
出力端子Ｑ（ノードＮ３）がハイレベル、反転出力端子
／Ｑ（ノードＮ４）がローレベルになるので、チャージ
ポンプ回路６０によってキャパシタＣ２が充電され、チ
ャージポンプ回路５０によってキャパシタＣ１が放電さ
れる。
【００１０】上述したようにＲＳフリップフロップ４０
においてセットとリセットが繰り返して行われるので、
その出力端子から一定の周波数を持つクロック信号が得
られる。図６は図５に示すクロック生成回路の動作時の
信号波形を示す波形図である。以下、図５及び図６を参
照しながら、クロック生成回路の動作を説明する。
においてセットとリセットが繰り返して行われるので、
その出力端子から一定の周波数を持つクロック信号が得
られる。図６は図５に示すクロック生成回路の動作時の
信号波形を示す波形図である。以下、図５及び図６を参
照しながら、クロック生成回路の動作を説明する。
【００１１】まず、チャージポンプ回路５０によって、
キャパシタＣ１が放電する状態にあると仮定する。ノー
ドＮ５の電位が基準電圧Ｖref より低くなったとき、コ
ンパレータ３０の出力が反転してハイレベルになる。こ
れに応じて、ＲＳフリップフロップ４０がリセットされ
る。ＲＳフリップフロップ４０の出力に応じて、チャー
ジポンプ５０によって、キャパシタＣ１が充電され、ノ
ードＮ５の電位がただちに電源電圧ＶCCレベルに戻る。
また、ほぼ同時に、チャージポンプ６０によって、キャ
パシタＣ２が放電を開始し、ノードＮ６の電位が低下す
る。
キャパシタＣ１が放電する状態にあると仮定する。ノー
ドＮ５の電位が基準電圧Ｖref より低くなったとき、コ
ンパレータ３０の出力が反転してハイレベルになる。こ
れに応じて、ＲＳフリップフロップ４０がリセットされ
る。ＲＳフリップフロップ４０の出力に応じて、チャー
ジポンプ５０によって、キャパシタＣ１が充電され、ノ
ードＮ５の電位がただちに電源電圧ＶCCレベルに戻る。
また、ほぼ同時に、チャージポンプ６０によって、キャ
パシタＣ２が放電を開始し、ノードＮ６の電位が低下す
る。
【００１２】ノードＮ６の電位が基準電圧Ｖref より低
くなったとき、コンパレータ２０の出力が反転してハイ
レベルになる。これに応じて、ＲＳフリップフロップ４
０がセットされる。ＲＳフリップフロップ４０の出力に
応じて、チャージポンプ６０によって、キャパシタＣ２
が充電され、ノードＮ６の電位がただちに電源電圧Ｖ CC
レベルに戻る。また、ほぼ同時に、チャージポンプ５０
によって、キャパシタＣ１が放電を開始し、ノードＮ５
の電位が低下する。
くなったとき、コンパレータ２０の出力が反転してハイ
レベルになる。これに応じて、ＲＳフリップフロップ４
０がセットされる。ＲＳフリップフロップ４０の出力に
応じて、チャージポンプ６０によって、キャパシタＣ２
が充電され、ノードＮ６の電位がただちに電源電圧Ｖ CC
レベルに戻る。また、ほぼ同時に、チャージポンプ５０
によって、キャパシタＣ１が放電を開始し、ノードＮ５
の電位が低下する。
【００１３】上述した動作が繰り返して行われる結果、
ＲＳフリップフロップ４０の出力端子Ｑと反転出力端子
／Ｑから互いに位相反転のクロック信号が得られる。こ
のクロック信号の周期は、キャパシタＣ１及びＣ２が放
電し、それぞれの端子電位が電源電圧ＶCCから基準電圧
Ｖref に下がるための所要時間によって決まる。
ＲＳフリップフロップ４０の出力端子Ｑと反転出力端子
／Ｑから互いに位相反転のクロック信号が得られる。こ
のクロック信号の周期は、キャパシタＣ１及びＣ２が放
電し、それぞれの端子電位が電源電圧ＶCCから基準電圧
Ｖref に下がるための所要時間によって決まる。
【００１４】ここで、キャパシタＣ１とＣ２の容量値を
同じくＣとし、定電流源ＩＳ１とＩＳ２の電流値を同じ
くＩとすると、キャパシタＣ１とＣ２の放電時間ΔＴが
次式によって求められる。
同じくＣとし、定電流源ＩＳ１とＩＳ２の電流値を同じ
くＩとすると、キャパシタＣ１とＣ２の放電時間ΔＴが
次式によって求められる。
【００１５】
【数１】 ΔＴ＝ΔＱ／Ｉ …（１）
【００１６】式（１）において、ΔＱはキャパシタＣ１
またはＣ２が充放電に伴う電荷の変化量である。ΔＱ＝
ＣΔＶ＝Ｃ（ＶCC−Ｖref ）ので、式（１）に従って次
式が得られる。
またはＣ２が充放電に伴う電荷の変化量である。ΔＱ＝
ＣΔＶ＝Ｃ（ＶCC−Ｖref ）ので、式（１）に従って次
式が得られる。
【００１７】
【数２】 ΔＴ＝Ｃ（ＶCC−Ｖref ）／Ｉ …（２）
【００１８】図６に示すように、クロック信号の周期Ｔ
は、ΔＴの２倍である。即ち、クロック信号の周期また
は周波数は、キャパシタＣ１とＣ２の容量値、基準電圧
Ｖre f の電圧値及び定電流源ＩＳ１，ＩＳ２の電流値に
よって決まる。
は、ΔＴの２倍である。即ち、クロック信号の周期また
は周波数は、キャパシタＣ１とＣ２の容量値、基準電圧
Ｖre f の電圧値及び定電流源ＩＳ１，ＩＳ２の電流値に
よって決まる。
【００１９】
【発明が解決しようとする課題】半導体装置の低消費電
力化の流れの中で、低電源電圧化が一層進み、低い電源
電圧から必要な高電圧を発生するには、高い能力を持つ
昇圧回路が要求されている。昇圧能力を高めるために、
キャパシタに供給されるクロック信号の周波数を上げる
ことが有効であるが、図５に示すような自励発振回路に
おいては高い周波数のクロック信号を生成することは困
難である。このため、昇圧回路の昇圧能力がクロック信
号の周波数によって制限され、低電源電圧のとき必要な
高電圧を供給することが困難になった。
力化の流れの中で、低電源電圧化が一層進み、低い電源
電圧から必要な高電圧を発生するには、高い能力を持つ
昇圧回路が要求されている。昇圧能力を高めるために、
キャパシタに供給されるクロック信号の周波数を上げる
ことが有効であるが、図５に示すような自励発振回路に
おいては高い周波数のクロック信号を生成することは困
難である。このため、昇圧回路の昇圧能力がクロック信
号の周波数によって制限され、低電源電圧のとき必要な
高電圧を供給することが困難になった。
【００２０】昇圧回路の能力を高めるには、多相クロッ
ク信号を供給することが効果的である。しかし、多相ク
ロック信号を生成するには、上述したクロック生成回路
によって生成されたクロック信号をもとに、所定の遅延
時間を持つ遅延回路で所望の位相差を持つクロック信号
を生成する必要がある。
ク信号を供給することが効果的である。しかし、多相ク
ロック信号を生成するには、上述したクロック生成回路
によって生成されたクロック信号をもとに、所定の遅延
時間を持つ遅延回路で所望の位相差を持つクロック信号
を生成する必要がある。
【００２１】図７に、このような多相クロック信号生成
回路の一例を示しており、さらに図８にはこの多相クロ
ック生成回路によって生成された２相のクロック信号の
波形を示している。図示のように、発振回路１５０によ
って生成されたクロック信号ＯＵＴ１が遅延時間Δｔの
遅延回路に入力され、遅延回路によって遅延時間Δｔに
応じた位相差を持つクロック信号ＯＵＴ２が得られる。
遅延回路は、通常低能力のインバータを複数段用いて構
成される。所望の遅延時間に応じて、シミュレーション
などで遅延回路の段数、各遅延段を構成する回路素子の
特性が決定される。
回路の一例を示しており、さらに図８にはこの多相クロ
ック生成回路によって生成された２相のクロック信号の
波形を示している。図示のように、発振回路１５０によ
って生成されたクロック信号ＯＵＴ１が遅延時間Δｔの
遅延回路に入力され、遅延回路によって遅延時間Δｔに
応じた位相差を持つクロック信号ＯＵＴ２が得られる。
遅延回路は、通常低能力のインバータを複数段用いて構
成される。所望の遅延時間に応じて、シミュレーション
などで遅延回路の段数、各遅延段を構成する回路素子の
特性が決定される。
【００２２】しかし、このように遅延回路を用いて所定
の位相差を持つクロック信号を生成する方法では、遅延
回路の遅延時間が電源電圧やトランジスタの特性に依存
するので、バラツキが大きく、所望の位相差から大きく
ずれる可能性がある。
の位相差を持つクロック信号を生成する方法では、遅延
回路の遅延時間が電源電圧やトランジスタの特性に依存
するので、バラツキが大きく、所望の位相差から大きく
ずれる可能性がある。
【００２３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、電源電圧及び回路素子の特性に
依存せず、安定した位相差を持つ多相のクロック信号を
生成可能なクロック生成回路及びこのクロック生成回路
を用いた昇圧回路を提供することにある。
のであり、その目的は、電源電圧及び回路素子の特性に
依存せず、安定した位相差を持つ多相のクロック信号を
生成可能なクロック生成回路及びこのクロック生成回路
を用いた昇圧回路を提供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、本発明のクロック生成回路は、異なるレベルの第１
の基準電圧と第２の基準電圧を発生する基準電圧発生手
段と、第１のクロック信号に応じてキャパシタをチャー
ジまたはディスチャージするチャージ手段と、上記キャ
パシタの端子電圧と上記第１の基準電圧のレベルとを比
較し、当該比較結果に応じて、第１の位相を持つ上記第
１のクロック信号を発生する第１のクロック信号生成手
段と、上記キャパシタの端子電圧と上記第２の基準電圧
のレベルとを比較し、当該比較結果に応じて、第２の位
相を持つ第２のクロック信号を発生する第２のクロック
信号生成手段とを有する。
め、本発明のクロック生成回路は、異なるレベルの第１
の基準電圧と第２の基準電圧を発生する基準電圧発生手
段と、第１のクロック信号に応じてキャパシタをチャー
ジまたはディスチャージするチャージ手段と、上記キャ
パシタの端子電圧と上記第１の基準電圧のレベルとを比
較し、当該比較結果に応じて、第１の位相を持つ上記第
１のクロック信号を発生する第１のクロック信号生成手
段と、上記キャパシタの端子電圧と上記第２の基準電圧
のレベルとを比較し、当該比較結果に応じて、第２の位
相を持つ第２のクロック信号を発生する第２のクロック
信号生成手段とを有する。
【００２５】また、本発明では、好適には、上記チャー
ジ手段は、所定の電流値を持つ定電流で上記キャパシタ
をディスチャージする。
ジ手段は、所定の電流値を持つ定電流で上記キャパシタ
をディスチャージする。
【００２６】また、本発明のクロック生成回路は、異な
るレベルの第１の基準電圧と第２の基準電圧を発生する
基準電圧発生手段と、第１のクロック信号に応じて第１
のキャパシタをチャージまたはディスチャージする第１
のチャージ手段と、上記第１のクロック信号に応じて第
２のキャパシタをチャージまたはディスチャージする第
２のチャージ手段と、上記第１及び第２のキャパシタの
端子電圧と上記第１の基準電圧のレベルとを比較し、当
該比較結果に応じて、第１の位相を持つ上記第１のクロ
ック信号を発生する第１のクロック信号生成手段と、上
記第１及び第２のキャパシタの端子電圧と上記第２の基
準電圧のレベルとを比較し、当該比較結果に応じて、第
２の位相を持つ第２のクロック信号を発生する第２のク
ロック信号生成手段とを有する。
るレベルの第１の基準電圧と第２の基準電圧を発生する
基準電圧発生手段と、第１のクロック信号に応じて第１
のキャパシタをチャージまたはディスチャージする第１
のチャージ手段と、上記第１のクロック信号に応じて第
２のキャパシタをチャージまたはディスチャージする第
２のチャージ手段と、上記第１及び第２のキャパシタの
端子電圧と上記第１の基準電圧のレベルとを比較し、当
該比較結果に応じて、第１の位相を持つ上記第１のクロ
ック信号を発生する第１のクロック信号生成手段と、上
記第１及び第２のキャパシタの端子電圧と上記第２の基
準電圧のレベルとを比較し、当該比較結果に応じて、第
２の位相を持つ第２のクロック信号を発生する第２のク
ロック信号生成手段とを有する。
【００２７】また、本発明では、好適には、上記第１の
クロック信号生成手段は、上記第１のキャパシタの端子
電圧と上記第１の基準電圧とを比較し、上記第１のキャ
パシタの端子電圧が上記第１の基準電圧と一致したと
き、第１の一致信号を出力する第１比較手段と、上記第
２のキャパシタの端子電圧と上記第１の基準電圧とを比
較し、上記第２のキャパシタの端子電圧が上記第１の基
準電圧と一致したとき、第２の一致信号を出力する第２
比較手段と、上記第１と第２の一致信号に応じて上記第
１のクロック信号のレベルを切り替えるフリップフロッ
プ回路とを有する。
クロック信号生成手段は、上記第１のキャパシタの端子
電圧と上記第１の基準電圧とを比較し、上記第１のキャ
パシタの端子電圧が上記第１の基準電圧と一致したと
き、第１の一致信号を出力する第１比較手段と、上記第
２のキャパシタの端子電圧と上記第１の基準電圧とを比
較し、上記第２のキャパシタの端子電圧が上記第１の基
準電圧と一致したとき、第２の一致信号を出力する第２
比較手段と、上記第１と第２の一致信号に応じて上記第
１のクロック信号のレベルを切り替えるフリップフロッ
プ回路とを有する。
【００２８】また、本発明では、好適には、上記第２の
クロック信号生成手段は、上記第１のキャパシタの端子
電圧と上記第２の基準電圧とを比較し、上記第１のキャ
パシタの端子電圧が上記第２の基準電圧と一致したと
き、第３の一致信号を出力する第３比較手段と、上記第
２のキャパシタの端子電圧と上記第２の基準電圧とを比
較し、上記第２のキャパシタの端子電圧が上記第２の基
準電圧と一致したとき、第４の一致信号を出力する第４
比較手段と、上記第３と第４の一致信号に応じて上記第
２のクロック信号のレベルを切り替えるフリップフロッ
プ回路とを有する。
クロック信号生成手段は、上記第１のキャパシタの端子
電圧と上記第２の基準電圧とを比較し、上記第１のキャ
パシタの端子電圧が上記第２の基準電圧と一致したと
き、第３の一致信号を出力する第３比較手段と、上記第
２のキャパシタの端子電圧と上記第２の基準電圧とを比
較し、上記第２のキャパシタの端子電圧が上記第２の基
準電圧と一致したとき、第４の一致信号を出力する第４
比較手段と、上記第３と第４の一致信号に応じて上記第
２のクロック信号のレベルを切り替えるフリップフロッ
プ回路とを有する。
【００２９】また、本発明では、好適には、上記第１の
チャージ手段は、上記第１のクロック信号が第１のレベ
ルのとき上記第１のキャパシタを所定の電圧レベルにチ
ャージし、上記第１のクロック信号が第２のレベルのと
き、上記第１のキャパシタを所定の定電流でディスチャ
ージする。また、上記第２のチャージ手段は、上記第１
のクロック信号が第１のレベルのとき上記第２のキャパ
シタを所定の定電流でディスチャージし、上記第１のク
ロック信号が第２のレベルのとき、上記第２のキャパシ
タを所定の電圧レベルにチャージする。
チャージ手段は、上記第１のクロック信号が第１のレベ
ルのとき上記第１のキャパシタを所定の電圧レベルにチ
ャージし、上記第１のクロック信号が第２のレベルのと
き、上記第１のキャパシタを所定の定電流でディスチャ
ージする。また、上記第２のチャージ手段は、上記第１
のクロック信号が第１のレベルのとき上記第２のキャパ
シタを所定の定電流でディスチャージし、上記第１のク
ロック信号が第２のレベルのとき、上記第２のキャパシ
タを所定の電圧レベルにチャージする。
【００３０】また、本発明の昇圧回路は、所定の電圧を
供給する電圧端子と昇圧電圧の出力端子との間に縦続接
続されている複数の整流素子と、上記各整流素子の間の
接続点に一方の端子が接続されている複数のキャパシタ
と、上記複数のキャパシタの他方の端子に位相の異なる
多相のクロック信号を順次印加する多相クロック生成回
路とを有し、上記多相クロック生成回路は、少なくとも
異なるレベルの第１の基準電圧と第２の基準電圧を発生
する基準電圧発生手段と、第１のクロック信号に応じて
キャパシタをチャージまたはディスチャージするチャー
ジ手段と、上記キャパシタの端子電圧と上記第１の基準
電圧のレベルとを比較し、当該比較結果に応じて、第１
の位相を持つ上記第１のクロック信号を発生する第１の
クロック信号生成手段と、上記キャパシタの端子電圧と
上記第２の基準電圧のレベルとを比較し、当該比較結果
に応じて、第２の位相を持つ第２のクロック信号を発生
する第２のクロック信号生成手段とを有する。
供給する電圧端子と昇圧電圧の出力端子との間に縦続接
続されている複数の整流素子と、上記各整流素子の間の
接続点に一方の端子が接続されている複数のキャパシタ
と、上記複数のキャパシタの他方の端子に位相の異なる
多相のクロック信号を順次印加する多相クロック生成回
路とを有し、上記多相クロック生成回路は、少なくとも
異なるレベルの第１の基準電圧と第２の基準電圧を発生
する基準電圧発生手段と、第１のクロック信号に応じて
キャパシタをチャージまたはディスチャージするチャー
ジ手段と、上記キャパシタの端子電圧と上記第１の基準
電圧のレベルとを比較し、当該比較結果に応じて、第１
の位相を持つ上記第１のクロック信号を発生する第１の
クロック信号生成手段と、上記キャパシタの端子電圧と
上記第２の基準電圧のレベルとを比較し、当該比較結果
に応じて、第２の位相を持つ第２のクロック信号を発生
する第２のクロック信号生成手段とを有する。
【００３１】さらに、本発明の昇圧回路は、所定の電圧
を供給する電圧端子と昇圧電圧の出力端子との間に縦続
接続されている複数の整流素子と、上記各整流素子の間
の接続点に一方の端子が接続されている複数のキャパシ
タと、上記複数のキャパシタの他方の端子に位相の異な
る多相のクロック信号を順次印加する多相クロック生成
回路とを有し、上記多相クロック生成回路は、少なくと
も異なるレベルの第１の基準電圧と第２の基準電圧を発
生する基準電圧発生手段と、第１のクロック信号に応じ
て第１のキャパシタをチャージまたはディスチャージす
る第１のチャージ手段と、上記第１のクロック信号に応
じて第２のキャパシタをチャージまたはディスチャージ
する第２のチャージ手段と、上記第１及び第２のキャパ
シタの端子電圧と上記第１の基準電圧のレベルとを比較
し、当該比較結果に応じて、第１の位相を持つ上記第１
のクロック信号を発生する第１のクロック信号生成手段
と、上記第１及び第２のキャパシタの端子電圧と上記第
２の基準電圧のレベルとを比較し、当該比較結果に応じ
て、第２の位相を持つ第２のクロック信号を発生する第
２のクロック信号生成手段とを有する。
を供給する電圧端子と昇圧電圧の出力端子との間に縦続
接続されている複数の整流素子と、上記各整流素子の間
の接続点に一方の端子が接続されている複数のキャパシ
タと、上記複数のキャパシタの他方の端子に位相の異な
る多相のクロック信号を順次印加する多相クロック生成
回路とを有し、上記多相クロック生成回路は、少なくと
も異なるレベルの第１の基準電圧と第２の基準電圧を発
生する基準電圧発生手段と、第１のクロック信号に応じ
て第１のキャパシタをチャージまたはディスチャージす
る第１のチャージ手段と、上記第１のクロック信号に応
じて第２のキャパシタをチャージまたはディスチャージ
する第２のチャージ手段と、上記第１及び第２のキャパ
シタの端子電圧と上記第１の基準電圧のレベルとを比較
し、当該比較結果に応じて、第１の位相を持つ上記第１
のクロック信号を発生する第１のクロック信号生成手段
と、上記第１及び第２のキャパシタの端子電圧と上記第
２の基準電圧のレベルとを比較し、当該比較結果に応じ
て、第２の位相を持つ第２のクロック信号を発生する第
２のクロック信号生成手段とを有する。
【００３２】
【発明の実施の形態】第１実施形態 図１は本発明に係るクロック生成回路の一実施形態を示
す回路図である。図示のように、本実施形態のクロック
生成回路１は、基準電圧発生回路１０ａ、コンパレータ
Ｃｏｍｐ１（２０），Ｃｏｍｐ２（３０）、Ｃｏｍｐ３
（８０），Ｃｏｍｐ４（９０）、ＲＳフリップフロップ
４０，１００、及びチャージポンプ回路５０，６０、出
力バッファ７０，１１０によって構成されている。
す回路図である。図示のように、本実施形態のクロック
生成回路１は、基準電圧発生回路１０ａ、コンパレータ
Ｃｏｍｐ１（２０），Ｃｏｍｐ２（３０）、Ｃｏｍｐ３
（８０），Ｃｏｍｐ４（９０）、ＲＳフリップフロップ
４０，１００、及びチャージポンプ回路５０，６０、出
力バッファ７０，１１０によって構成されている。
【００３３】基準電圧発生回路１０ａは、電源電圧ＶCC
と接地電位ＧＮＤとの間に直列接続されている抵抗素子
Ｒ１，Ｒ２とＲ３によって構成されている。抵抗素子Ｒ
１とＲ２の接続中点から基準電圧Ｖref2が得られ、抵抗
素子Ｒ２とＲ３の接続中点から基準電圧Ｖref1が得られ
る。基準電圧Ｖref1はコンパレータ８０と９０の正の入
力端子（＋）に入力され、基準電圧Ｖref2はコンパレー
タ２０と３０の正の入力端子（＋）に入力される。
と接地電位ＧＮＤとの間に直列接続されている抵抗素子
Ｒ１，Ｒ２とＲ３によって構成されている。抵抗素子Ｒ
１とＲ２の接続中点から基準電圧Ｖref2が得られ、抵抗
素子Ｒ２とＲ３の接続中点から基準電圧Ｖref1が得られ
る。基準電圧Ｖref1はコンパレータ８０と９０の正の入
力端子（＋）に入力され、基準電圧Ｖref2はコンパレー
タ２０と３０の正の入力端子（＋）に入力される。
【００３４】コンパレータ２０と３０の出力信号がそれ
ぞれＲＳフリップフロップ４０のセット端子Ｓとリセッ
ト端子Ｒに入力される。ＲＳフリップフロップ４０の出
力端子Ｑからの出力信号、即ちノードＮ３の信号がチャ
ージポンプ回路５０に入力され、反転出力端子／Ｑから
の出力信号、即ちノードＮ４の信号がチャージポンプ回
路６０に入力される。また、ＲＳフリップフロップ４０
の出力端子Ｑからの出力信号は出力バッファ７０を介し
て、クロック信号ＯＵＴ１として出力される。チャージ
ポンプ回路５０の出力端子にキャパシタＣ１が接続さ
れ、チャージポンプ回路６０の出力端子にキャパシタＣ
２が接続されている。
ぞれＲＳフリップフロップ４０のセット端子Ｓとリセッ
ト端子Ｒに入力される。ＲＳフリップフロップ４０の出
力端子Ｑからの出力信号、即ちノードＮ３の信号がチャ
ージポンプ回路５０に入力され、反転出力端子／Ｑから
の出力信号、即ちノードＮ４の信号がチャージポンプ回
路６０に入力される。また、ＲＳフリップフロップ４０
の出力端子Ｑからの出力信号は出力バッファ７０を介し
て、クロック信号ＯＵＴ１として出力される。チャージ
ポンプ回路５０の出力端子にキャパシタＣ１が接続さ
れ、チャージポンプ回路６０の出力端子にキャパシタＣ
２が接続されている。
【００３５】コンパレータ８０と９０の出力信号がそれ
ぞれＲＳフリップフロップ１００のセット端子Ｓとリセ
ット端子Ｒに入力される。ＲＳフリップフロップ１００
の出力端子Ｑからの出力信号、即ちノードＮ７の信号が
出力バッファ１１０を介して、クロック信号ＯＵＴ２と
して出力される。
ぞれＲＳフリップフロップ１００のセット端子Ｓとリセ
ット端子Ｒに入力される。ＲＳフリップフロップ１００
の出力端子Ｑからの出力信号、即ちノードＮ７の信号が
出力バッファ１１０を介して、クロック信号ＯＵＴ２と
して出力される。
【００３６】チャージポンプ回路５０は、スイッチング
素子Ｓ１，Ｓ２と定電流源ＩＳ１によって構成され、ノ
ードＮ３がハイレベルのとき、スイッチング素子Ｓ１が
オフし、Ｓ２がオンする。このとき、キャパシタＣ１が
スイッチング素子Ｓ２を介して、定電流源ＩＳ１の電流
で放電する。逆にノードＮ３がローレベルのとき、スイ
ッチング素子Ｓ１がオンし、Ｓ２がオフする。このと
き、キャパシタＣ１がスイッチング素子Ｓ１を介して、
電源電圧ＶCCによって充電される。
素子Ｓ１，Ｓ２と定電流源ＩＳ１によって構成され、ノ
ードＮ３がハイレベルのとき、スイッチング素子Ｓ１が
オフし、Ｓ２がオンする。このとき、キャパシタＣ１が
スイッチング素子Ｓ２を介して、定電流源ＩＳ１の電流
で放電する。逆にノードＮ３がローレベルのとき、スイ
ッチング素子Ｓ１がオンし、Ｓ２がオフする。このと
き、キャパシタＣ１がスイッチング素子Ｓ１を介して、
電源電圧ＶCCによって充電される。
【００３７】チャージポンプ回路６０はスイッチング素
子Ｓ３，Ｓ４と定電流源ＩＳ２によって構成されてい
る。チャージポンプ回路６０は、上述したチャージポン
プ回路５０とほぼ同じように動作する。ただし、チャー
ジポンプ回路５０にＲＳフリップフロップの出力端子Ｑ
からの出力信号が供給され、チャージポンプ６０にＲＳ
フリップフロップ４０の負の出力端子／Ｑからの出力信
号が供給されるので、チャージポンプ回路５０によっ
て、キャパシタＣ１が充電されているとき、キャパシタ
Ｃ２がチャージポンプ回路６０によって放電され、逆に
チャージポンプ回路５０によってキャパシタＣ１が放電
されているとき、キャパシタＣ２がチャージポンプ回路
６０によって充電される。
子Ｓ３，Ｓ４と定電流源ＩＳ２によって構成されてい
る。チャージポンプ回路６０は、上述したチャージポン
プ回路５０とほぼ同じように動作する。ただし、チャー
ジポンプ回路５０にＲＳフリップフロップの出力端子Ｑ
からの出力信号が供給され、チャージポンプ６０にＲＳ
フリップフロップ４０の負の出力端子／Ｑからの出力信
号が供給されるので、チャージポンプ回路５０によっ
て、キャパシタＣ１が充電されているとき、キャパシタ
Ｃ２がチャージポンプ回路６０によって放電され、逆に
チャージポンプ回路５０によってキャパシタＣ１が放電
されているとき、キャパシタＣ２がチャージポンプ回路
６０によって充電される。
【００３８】チャージポンプ５０及び６０を構成するス
イッチング素子Ｓ１とＳ３は、例えば、ｐＭＯＳトラン
ジスタによって構成され、スイッチング素子Ｓ２とＳ４
は、例えば、ｎＭＯＳトランジスタによって構成されて
いる。
イッチング素子Ｓ１とＳ３は、例えば、ｐＭＯＳトラン
ジスタによって構成され、スイッチング素子Ｓ２とＳ４
は、例えば、ｎＭＯＳトランジスタによって構成されて
いる。
【００３９】キャパシタＣ１の電位、即ち、ノードＮ５
の電位がコンパレータ３０の負の入力端子（−）に入力
され、キャパシタＣ２の電位、即ち、ノードＮ６の電位
がコンパレータ３０の負の入力端子（−）に入力され
る。このため、キャパシタＣ１の電位が基準電圧Ｖref1
より低くなったとき、コンパレータ３０の出力が反転
し、これに応じてＲＳフリップフロップ４０がリセット
され、出力端子Ｑ（ノードＮ３）がローレベル、反転出
力端子／Ｑ（ノードＮ４）がハイレベルになるので、チ
ャージポンプ回路５０によってキャパシタＣ１が充電さ
れ、チャージポンプ回路６０によってキャパシタＣ２が
放電される。
の電位がコンパレータ３０の負の入力端子（−）に入力
され、キャパシタＣ２の電位、即ち、ノードＮ６の電位
がコンパレータ３０の負の入力端子（−）に入力され
る。このため、キャパシタＣ１の電位が基準電圧Ｖref1
より低くなったとき、コンパレータ３０の出力が反転
し、これに応じてＲＳフリップフロップ４０がリセット
され、出力端子Ｑ（ノードＮ３）がローレベル、反転出
力端子／Ｑ（ノードＮ４）がハイレベルになるので、チ
ャージポンプ回路５０によってキャパシタＣ１が充電さ
れ、チャージポンプ回路６０によってキャパシタＣ２が
放電される。
【００４０】キャパシタＣ２の電位が基準電圧Ｖref1よ
り低くなったとき、コンパレータ２０の出力が反転し、
これに応じてＲＳフリップフロップ４０がセットされ、
出力端子Ｑ（ノードＮ３）がハイレベル、反転出力端子
／Ｑ（ノードＮ４）がローレベルになるので、チャージ
ポンプ回路６０によってキャパシタＣ２が充電され、チ
ャージポンプ回路５０によってキャパシタＣ１が放電さ
れる。
り低くなったとき、コンパレータ２０の出力が反転し、
これに応じてＲＳフリップフロップ４０がセットされ、
出力端子Ｑ（ノードＮ３）がハイレベル、反転出力端子
／Ｑ（ノードＮ４）がローレベルになるので、チャージ
ポンプ回路６０によってキャパシタＣ２が充電され、チ
ャージポンプ回路５０によってキャパシタＣ１が放電さ
れる。
【００４１】コンパレータ８０，９０において、キャパ
シタＣ１（ノードＮ５）の電位がコンパレータ９０の負
の入力端子（−）に入力され、キャパシタＣ２（ノード
Ｎ６）の電位がコンパレータ８０の負の入力端子（−）
に入力される。また、前述したように、基準電圧発生回
路１０ａによって発生された基準電圧Ｖref2がコンパレ
ータ８０と９０の正の入力端子（＋）に入力されてい
る。このため、キャパシタＣ１が放電して、ノードＮ５
の電位が基準電圧Ｖref2より低くなったとき、コンパレ
ータ９０の出力が反転し、これに応じてＲＳフリップフ
ロップ１００がリセットされ、その出力端子Ｑがローレ
ベルになる。次いで、キャパシタＣ２が放電して、ノー
ドＮ６の電位が基準電圧Ｖref2より低くなったとき、コ
ンパレータ８０の出力が反転し、これに応じてＲＳフリ
ップフロップ１００がセットされ、その出力端子Ｑがハ
イレベルになる。
シタＣ１（ノードＮ５）の電位がコンパレータ９０の負
の入力端子（−）に入力され、キャパシタＣ２（ノード
Ｎ６）の電位がコンパレータ８０の負の入力端子（−）
に入力される。また、前述したように、基準電圧発生回
路１０ａによって発生された基準電圧Ｖref2がコンパレ
ータ８０と９０の正の入力端子（＋）に入力されてい
る。このため、キャパシタＣ１が放電して、ノードＮ５
の電位が基準電圧Ｖref2より低くなったとき、コンパレ
ータ９０の出力が反転し、これに応じてＲＳフリップフ
ロップ１００がリセットされ、その出力端子Ｑがローレ
ベルになる。次いで、キャパシタＣ２が放電して、ノー
ドＮ６の電位が基準電圧Ｖref2より低くなったとき、コ
ンパレータ８０の出力が反転し、これに応じてＲＳフリ
ップフロップ１００がセットされ、その出力端子Ｑがハ
イレベルになる。
【００４２】上述したように、ＲＳフリップフロップ４
０と１００のセットとリセットが繰り返して行われるの
で、ＲＳフリップフロップ４０と１００の出力端子Ｑ及
び反転出力端子／Ｑから一定の周期を持つクロック信号
が出力される。
０と１００のセットとリセットが繰り返して行われるの
で、ＲＳフリップフロップ４０と１００の出力端子Ｑ及
び反転出力端子／Ｑから一定の周期を持つクロック信号
が出力される。
【００４３】基準電圧発生回路１０ａによって出力され
ている基準電圧Ｖref1とＶref2のレベルが異なるので、
ＲＳフリップフロップ４０と１００のセット／リセット
のタイミングがずれている。このため、出力バッファ７
０と１１０から出力されるクロック信号ＯＵＴ１とＯＵ
Ｔ２の位相が異なる。
ている基準電圧Ｖref1とＶref2のレベルが異なるので、
ＲＳフリップフロップ４０と１００のセット／リセット
のタイミングがずれている。このため、出力バッファ７
０と１１０から出力されるクロック信号ＯＵＴ１とＯＵ
Ｔ２の位相が異なる。
【００４４】図２は、図１に示すクロック生成回路１の
各部分の信号波形図である。以下、図１及び図２を参照
しつつ、本実施形態のクロック生成回路１の動作につい
て説明する。
各部分の信号波形図である。以下、図１及び図２を参照
しつつ、本実施形態のクロック生成回路１の動作につい
て説明する。
【００４５】まず、チャージポンプ回路５０によって、
キャパシタＣ１が放電する状態にあると仮定する。キャ
パシタＣ１の放電に伴って、図２に示すように、ノード
Ｎ５の電位が低下していく。ノードＮ５の電位が基準電
圧Ｖref2より低くなったとき、コンパレータ９０の出力
が反転してハイレベルになる。これに応じて、ＲＳフリ
ップフロップ１００がリセットされ、その出力がローレ
ベルに反転する。即ち、クロック信号ＯＵＴ２がローレ
ベルになる。キャパシタＣ１がさらに放電してノードＮ
５の電位が基準電圧Ｖref1より低くなったとき、コンパ
レータ３０の出力が反転してハイレベルになる。これに
応じて、ＲＳフリップフロップ４０がリセットされる。
ＲＳフリップフロップ４０の出力に応じて、チャージポ
ンプ５０によって、キャパシタＣ１が充電され、ノード
Ｎ５の電位がただちに電源電圧Ｖ CCレベルに戻る。ま
た、ほぼ同時に、チャージポンプ６０によって、キャパ
シタＣ２が放電を開始し、ノードＮ６の電位が低下す
る。
キャパシタＣ１が放電する状態にあると仮定する。キャ
パシタＣ１の放電に伴って、図２に示すように、ノード
Ｎ５の電位が低下していく。ノードＮ５の電位が基準電
圧Ｖref2より低くなったとき、コンパレータ９０の出力
が反転してハイレベルになる。これに応じて、ＲＳフリ
ップフロップ１００がリセットされ、その出力がローレ
ベルに反転する。即ち、クロック信号ＯＵＴ２がローレ
ベルになる。キャパシタＣ１がさらに放電してノードＮ
５の電位が基準電圧Ｖref1より低くなったとき、コンパ
レータ３０の出力が反転してハイレベルになる。これに
応じて、ＲＳフリップフロップ４０がリセットされる。
ＲＳフリップフロップ４０の出力に応じて、チャージポ
ンプ５０によって、キャパシタＣ１が充電され、ノード
Ｎ５の電位がただちに電源電圧Ｖ CCレベルに戻る。ま
た、ほぼ同時に、チャージポンプ６０によって、キャパ
シタＣ２が放電を開始し、ノードＮ６の電位が低下す
る。
【００４６】ノードＮ６の電位が基準電圧Ｖref2より低
くなったとき、コンパレータ８０の出力が反転してハイ
レベルになる。これに応じて、ＲＳフリップフロップ１
００がセットされ、その出力がハイレベルに反転する。
即ち、クロック信号ＯＵＴ２がハイレベルになる。キャ
パシタＣ２がさらに放電してノードＮ６の電位が基準電
圧Ｖref1より低くなったとき、コンパレータ２０の出力
が反転してハイレベルになる。これに応じて、ＲＳフリ
ップフロップ４０がセットされる。ＲＳフリップフロッ
プ４０の出力に応じて、チャージポンプ６０によってキ
ャパシタＣ２が充電され、ノードＮ６の電位がただちに
電源電圧ＶCCレベルに戻る。また、ほぼ同時に、チャー
ジポンプ５０によって、キャパシタＣ１が放電を開始
し、ノードＮ５の電位が低下しはじめる。
くなったとき、コンパレータ８０の出力が反転してハイ
レベルになる。これに応じて、ＲＳフリップフロップ１
００がセットされ、その出力がハイレベルに反転する。
即ち、クロック信号ＯＵＴ２がハイレベルになる。キャ
パシタＣ２がさらに放電してノードＮ６の電位が基準電
圧Ｖref1より低くなったとき、コンパレータ２０の出力
が反転してハイレベルになる。これに応じて、ＲＳフリ
ップフロップ４０がセットされる。ＲＳフリップフロッ
プ４０の出力に応じて、チャージポンプ６０によってキ
ャパシタＣ２が充電され、ノードＮ６の電位がただちに
電源電圧ＶCCレベルに戻る。また、ほぼ同時に、チャー
ジポンプ５０によって、キャパシタＣ１が放電を開始
し、ノードＮ５の電位が低下しはじめる。
【００４７】上述した動作が繰り返して行われる結果、
ＲＳフリップフロップ４０の出力端子Ｑと反転出力端子
／Ｑから互いに位相反転のクロック信号が得られる。こ
のクロック信号の周期は、キャパシタＣ１及びＣ２が放
電し、それぞれの電位が電源電圧ＶCCから基準電圧Ｖ
ref1に下がるまでの所要時間によって決まる。また、Ｒ
Ｓフリップフロップ１００の出力端子から同じ周波数を
持ち、位相の異なるクロック信号が得られる。
ＲＳフリップフロップ４０の出力端子Ｑと反転出力端子
／Ｑから互いに位相反転のクロック信号が得られる。こ
のクロック信号の周期は、キャパシタＣ１及びＣ２が放
電し、それぞれの電位が電源電圧ＶCCから基準電圧Ｖ
ref1に下がるまでの所要時間によって決まる。また、Ｒ
Ｓフリップフロップ１００の出力端子から同じ周波数を
持ち、位相の異なるクロック信号が得られる。
【００４８】キャパシタＣ１及びＣ２の放電電流は、定
電流源ＩＳ１とＩＳ２の電流によって決まるので、放電
に伴うノードＮ５とＮ６の電圧の低下は、ほぼ線型性が
保たれる。このため、クロック信号ＯＵＴ１とＯＵＴ２
の位相差は、基準電圧Ｖref1とＶref2の電圧差によって
決定される。本実施形態のクロック生成回路１の場合、
クロック信号ＯＵＴ１とＯＵＴ２の周期Ｔは、キャパシ
タＣ１またはＣ２が電源電圧ＶCCから基準電圧Ｖref1の
レベルまでに放電する時間によって決まり、次式によっ
て計算される。
電流源ＩＳ１とＩＳ２の電流によって決まるので、放電
に伴うノードＮ５とＮ６の電圧の低下は、ほぼ線型性が
保たれる。このため、クロック信号ＯＵＴ１とＯＵＴ２
の位相差は、基準電圧Ｖref1とＶref2の電圧差によって
決定される。本実施形態のクロック生成回路１の場合、
クロック信号ＯＵＴ１とＯＵＴ２の周期Ｔは、キャパシ
タＣ１またはＣ２が電源電圧ＶCCから基準電圧Ｖref1の
レベルまでに放電する時間によって決まり、次式によっ
て計算される。
【００４９】
【数３】 Ｔ＝２Ｃ（ＶCC−Ｖref1）／Ｉ …（３）
【００５０】式（３）において、ＣはキャパシタＣ１及
びＣ２の容量値、Ｉは定電流源ＩＳ１とＩＳ２の電流を
示している。
びＣ２の容量値、Ｉは定電流源ＩＳ１とＩＳ２の電流を
示している。
【００５１】図２に示すように、クロック信号ＯＵＴ１
とＯＵＴ２の位相差に応じたタイミングのずれΔｔは、
キャパシタＣ１またはＣ２が放電してそれぞれの端子電
圧が基準電圧Ｖref2からＶref1までに低下するに要する
時間である。ここで、例えば、基準電圧発生回路１０ａ
を構成する抵抗素子Ｒ１，Ｒ２とＲ３の抵抗値が等しく
設定された場合、基準電圧Ｖref1＝ＶCC／３、Ｖref2＝
２ＶCC／３となる。このため、Δｔは次式によって求め
られる。
とＯＵＴ２の位相差に応じたタイミングのずれΔｔは、
キャパシタＣ１またはＣ２が放電してそれぞれの端子電
圧が基準電圧Ｖref2からＶref1までに低下するに要する
時間である。ここで、例えば、基準電圧発生回路１０ａ
を構成する抵抗素子Ｒ１，Ｒ２とＲ３の抵抗値が等しく
設定された場合、基準電圧Ｖref1＝ＶCC／３、Ｖref2＝
２ＶCC／３となる。このため、Δｔは次式によって求め
られる。
【００５２】
【数４】Δｔ＝Ｃ（Ｖref2−Ｖref1）／Ｉ ＝Ｃ（ＶCC−Ｖref1）／２Ｉ …（４）
【００５３】式（３）に比べると、Δｔ＝Ｔ／４、即
ち、クロック信号ＯＵＴ１とＯＵＴ２の位相差は、クロ
ック周期の４分の１、即ちπ／２である。
ち、クロック信号ＯＵＴ１とＯＵＴ２の位相差は、クロ
ック周期の４分の１、即ちπ／２である。
【００５４】上述したように、本実施形態のクロック生
成回路１において、基準電圧発生回路１０ａによって発
生される基準電圧Ｖref1とＶref2の電圧を制御すること
によって、クロック信号ＯＵＴ１とＯＵＴ２の位相差を
調整することができる。このようにクロック信号の位相
差の調整は、基準電圧の相対的な電圧レベルの調整によ
って実現できるため、電源電圧ＶCCの変化に依存するこ
となく、さらに、図１に示すように、基準電圧生成回路
において分圧用抵抗素子を設けて基準電圧を生成するの
で、抵抗素子の相対的な精度を高く制御可能であり、製
造工程のバラツキによる影響を最小限に抑制できるの
で、クロック信号の位相差を高精度に制御できる。さら
に、基準電圧を複数設けることにより、より多相のクロ
ック信号を発生させることが可能になる。例えば、Ｖ
ref1，Ｖref2以外にＶref3，Ｖref4…などを基準電圧発
生回路にて抵抗分圧を用いて作り出し、Ｎ個の基準電圧
を用いて上述した様な方法にて全Ｎ×２相の信号を生成
出来る。
成回路１において、基準電圧発生回路１０ａによって発
生される基準電圧Ｖref1とＶref2の電圧を制御すること
によって、クロック信号ＯＵＴ１とＯＵＴ２の位相差を
調整することができる。このようにクロック信号の位相
差の調整は、基準電圧の相対的な電圧レベルの調整によ
って実現できるため、電源電圧ＶCCの変化に依存するこ
となく、さらに、図１に示すように、基準電圧生成回路
において分圧用抵抗素子を設けて基準電圧を生成するの
で、抵抗素子の相対的な精度を高く制御可能であり、製
造工程のバラツキによる影響を最小限に抑制できるの
で、クロック信号の位相差を高精度に制御できる。さら
に、基準電圧を複数設けることにより、より多相のクロ
ック信号を発生させることが可能になる。例えば、Ｖ
ref1，Ｖref2以外にＶref3，Ｖref4…などを基準電圧発
生回路にて抵抗分圧を用いて作り出し、Ｎ個の基準電圧
を用いて上述した様な方法にて全Ｎ×２相の信号を生成
出来る。
【００５５】第２実施形態 図３は、図１にかかるクロック生成回路を用いて構成さ
れた昇圧回路の一実施形態を示す回路図である。図示の
ように、本実施形態の昇圧回路は、クロック生成回路１
及び昇圧部２と昇圧部３によって構成されている。
れた昇圧回路の一実施形態を示す回路図である。図示の
ように、本実施形態の昇圧回路は、クロック生成回路１
及び昇圧部２と昇圧部３によって構成されている。
【００５６】クロック生成回路は、図１に示すクロック
生成回路１によって構成されている。前述したように、
クロック生成回路１によって、位相差π／２のクロック
信号ＯＵＴ１とＯＵＴ２がそれぞれ生成される。
生成回路１によって構成されている。前述したように、
クロック生成回路１によって、位相差π／２のクロック
信号ＯＵＴ１とＯＵＴ２がそれぞれ生成される。
【００５７】昇圧部２と昇圧部３はほぼ同じ構成を有す
る。昇圧部２において、クロック信号ＯＵＴ１とＯＵＴ
２に基づき、多相のクロック信号、ここで、一例として
４相のクロック信号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４が
生成され、これらの多相クロック信号に基づき、昇圧が
行われる。
る。昇圧部２において、クロック信号ＯＵＴ１とＯＵＴ
２に基づき、多相のクロック信号、ここで、一例として
４相のクロック信号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４が
生成され、これらの多相クロック信号に基づき、昇圧が
行われる。
【００５８】図３に示すように、昇圧部２はダイオード
Ｄ１〜Ｄ１７及びキャパシタＣ１〜Ｃ８によって構成さ
れている。なお、ダイオードＤ１〜Ｄ１７は、例えば、
ダイオード接続されたＭＯＳトランジスタによって構成
されている。ダイオードＤ９〜Ｄ１７は、電源電圧ＶCC
と昇圧電圧出力端子Ｔout との間に直列接続され、かつ
出力端子Ｔout に向かって順方向となる。ダイオードＤ
１〜Ｄ８は、それぞれ電源電圧ＶCCとダイオードＤ１０
〜Ｄ１７のアノードとの間に接続されている。
Ｄ１〜Ｄ１７及びキャパシタＣ１〜Ｃ８によって構成さ
れている。なお、ダイオードＤ１〜Ｄ１７は、例えば、
ダイオード接続されたＭＯＳトランジスタによって構成
されている。ダイオードＤ９〜Ｄ１７は、電源電圧ＶCC
と昇圧電圧出力端子Ｔout との間に直列接続され、かつ
出力端子Ｔout に向かって順方向となる。ダイオードＤ
１〜Ｄ８は、それぞれ電源電圧ＶCCとダイオードＤ１０
〜Ｄ１７のアノードとの間に接続されている。
【００５９】キャパシタＣ１〜Ｃ８の一方の端子がそれ
ぞれダイオードＤ１０〜Ｄ１７のアノードに接続され、
他方の端子に多相クロック信号ＣＫ１，ＣＫ２，ＣＫ
３，ＣＫ４が順次入力される。
ぞれダイオードＤ１０〜Ｄ１７のアノードに接続され、
他方の端子に多相クロック信号ＣＫ１，ＣＫ２，ＣＫ
３，ＣＫ４が順次入力される。
【００６０】多相クロック信号ＣＫ１とＣＫ２は、それ
ぞれクロック生成回路１によって生成されたクロック信
号ＯＵＴ１とＯＵＴ２である。クロック信号ＣＫ３は、
ＯＵＴ１の反転信号、クロック信号ＣＫ４はＯＵＴ２の
反転信号である。
ぞれクロック生成回路１によって生成されたクロック信
号ＯＵＴ１とＯＵＴ２である。クロック信号ＣＫ３は、
ＯＵＴ１の反転信号、クロック信号ＣＫ４はＯＵＴ２の
反転信号である。
【００６１】図４は、クロック信号ＯＵＴ１，ＯＵＴ２
及び多相クロック信号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４
の波形を示す波形図である。以下、図３及び図４を参照
しつつ、本実施形態における昇圧部２の動作について説
明する。
及び多相クロック信号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４
の波形を示す波形図である。以下、図３及び図４を参照
しつつ、本実施形態における昇圧部２の動作について説
明する。
【００６２】図３に示すように、キャパシタＣ１〜Ｃ８
のそれぞれの一端がダイオードＤ１０〜Ｄ１７のアノー
ドに接続され、他端にそれぞれ多相クロック信号ＣＫ
１，ＣＫ２，ＣＫ３，ＣＫ４が印加される。これらのキ
ャパシタにおいて、印加されるクロック信号がローレベ
ルのとき、電源電圧ＶCCまたは前段のキャパシタによっ
てチャージされ、電荷が蓄積される。そして、印加され
るクロック信号がハイレベルのとき、ダイオードを介し
て次段にチャージ電流を流す。これに応じて、次段のキ
ャパシタがチャージされ、それに応じて電荷が蓄積され
る。各キャパシタＣ１〜Ｃ８に、図４に示す多相のクロ
ック信号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４が印加される
ので、これらのキャパシタにおいて、チャージと次段へ
の電流の供給を繰り返して行われる。この結果、昇圧部
２の出力端子Ｔout に昇圧段の段数に応じた高電圧が出
力される。
のそれぞれの一端がダイオードＤ１０〜Ｄ１７のアノー
ドに接続され、他端にそれぞれ多相クロック信号ＣＫ
１，ＣＫ２，ＣＫ３，ＣＫ４が印加される。これらのキ
ャパシタにおいて、印加されるクロック信号がローレベ
ルのとき、電源電圧ＶCCまたは前段のキャパシタによっ
てチャージされ、電荷が蓄積される。そして、印加され
るクロック信号がハイレベルのとき、ダイオードを介し
て次段にチャージ電流を流す。これに応じて、次段のキ
ャパシタがチャージされ、それに応じて電荷が蓄積され
る。各キャパシタＣ１〜Ｃ８に、図４に示す多相のクロ
ック信号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４が印加される
ので、これらのキャパシタにおいて、チャージと次段へ
の電流の供給を繰り返して行われる。この結果、昇圧部
２の出力端子Ｔout に昇圧段の段数に応じた高電圧が出
力される。
【００６３】図３に示す昇圧部３は、昇圧部２とほぼ同
じ構成を有する。ただし、昇圧部３の各キャパシタに印
加される多相クロック信号は、昇圧部２に印加されるク
ロック信号と位相が異なる。このため、昇圧部２と昇圧
部３の動作タイミングがクロック信号の半周期分ずれて
いる。これによって、出力端子Ｔout には、昇圧部２と
昇圧部３は交互に電流を供給するので、高い電流供給能
力が得られるほか、昇圧電圧の安定性を改善できる。
じ構成を有する。ただし、昇圧部３の各キャパシタに印
加される多相クロック信号は、昇圧部２に印加されるク
ロック信号と位相が異なる。このため、昇圧部２と昇圧
部３の動作タイミングがクロック信号の半周期分ずれて
いる。これによって、出力端子Ｔout には、昇圧部２と
昇圧部３は交互に電流を供給するので、高い電流供給能
力が得られるほか、昇圧電圧の安定性を改善できる。
【００６４】以上説明したように、本実施形態によれ
ば、整流素子とキャパシタによって構成されたいわゆる
チャージポンプ型の昇圧回路において、本発明のクロッ
ク生成回路によって生成された多相クロック信号をキャ
パシタに印加することによって、昇圧回路の昇圧能力の
向上を実現でき、昇圧回路の電流供給能力を大きくでき
るほか、昇圧電圧の安定性を改善できる。
ば、整流素子とキャパシタによって構成されたいわゆる
チャージポンプ型の昇圧回路において、本発明のクロッ
ク生成回路によって生成された多相クロック信号をキャ
パシタに印加することによって、昇圧回路の昇圧能力の
向上を実現でき、昇圧回路の電流供給能力を大きくでき
るほか、昇圧電圧の安定性を改善できる。
【００６５】
【発明の効果】以上説明したように、本発明のクロック
生成回路によれば、分圧抵抗素子から構成された基準電
圧発生回路によって生成された基準電圧のレベルの差に
基づいて、生成するクロック信号の位相差を高精度に制
御できるので、電源電圧の変動に依存せず、かつ製造工
程のバラツキによらず、所望の位相差を持つ多相のクロ
ック信号を生成することが可能である。また、本発明の
クロック生成回路を用いて構成された昇圧回路によれ
ば、位相差が高精度に制御された多相のクロック信号を
キャパシタに印加することによって、昇圧回路の昇圧能
力を向上させることができるほか、昇圧回路の昇圧効率
及び昇圧電圧の安定性の改善を実現できる利点がある。
生成回路によれば、分圧抵抗素子から構成された基準電
圧発生回路によって生成された基準電圧のレベルの差に
基づいて、生成するクロック信号の位相差を高精度に制
御できるので、電源電圧の変動に依存せず、かつ製造工
程のバラツキによらず、所望の位相差を持つ多相のクロ
ック信号を生成することが可能である。また、本発明の
クロック生成回路を用いて構成された昇圧回路によれ
ば、位相差が高精度に制御された多相のクロック信号を
キャパシタに印加することによって、昇圧回路の昇圧能
力を向上させることができるほか、昇圧回路の昇圧効率
及び昇圧電圧の安定性の改善を実現できる利点がある。
【図１】本発明に係るクロック生成回路の一実施形態を
示す回路図である。
示す回路図である。
【図２】クロック生成回路の動作を示す波形図である。
【図３】本発明のクロック生成回路を用いて構成された
昇圧回路の一実施形態を示す回路図である。
昇圧回路の一実施形態を示す回路図である。
【図４】昇圧回路の動作を示す波形図である。
【図５】従来のクロック生成回路の一構成例を示す回路
図である。
図である。
【図６】従来のクロック生成回路の動作を示す波形図で
ある。
ある。
【図７】従来の多相クロック信号生成回路の一例を示す
回路図である。
回路図である。
【図８】多相クロック信号生成回路の動作を示す波形図
である。
である。
１…クロック生成回路、２，３…昇圧部、１０，１０ａ
…基準電圧発生回路、２０，３０，８０，９０…コンパ
レータ、４０，１００…ＲＳフリップフロップ、５０，
６０…チャージポンプ回路、７０，１１０…出力バッフ
ァ，ＩＳ１，ＩＳ２…定電流源、Ｒ１，Ｒ２，Ｒ３…分
圧抵抗素子、ＶCC…電源電圧、ＧＮＤ…接地電位。
…基準電圧発生回路、２０，３０，８０，９０…コンパ
レータ、４０，１００…ＲＳフリップフロップ、５０，
６０…チャージポンプ回路、７０，１１０…出力バッフ
ァ，ＩＳ１，ＩＳ２…定電流源、Ｒ１，Ｒ２，Ｒ３…分
圧抵抗素子、ＶCC…電源電圧、ＧＮＤ…接地電位。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BA20 BB04 BC03 CC02 CC13 DD20 5H730 AA00 AS04 BB02 BB57 BB86 BB89 EE59 FD01 FG01 5J039 EE12 KK05 KK16 KK20 MM01 NN06
Claims (10)
- 【請求項１】異なるレベルの第１の基準電圧と第２の基
準電圧を発生する基準電圧発生手段と、 第１のクロック信号に応じてキャパシタをチャージまた
はディスチャージするチャージ手段と、 上記キャパシタの端子電圧と上記第１の基準電圧のレベ
ルとを比較し、当該比較結果に応じて、第１の位相を持
つ上記第１のクロック信号を発生する第１のクロック信
号生成手段と、 上記キャパシタの端子電圧と上記第２の基準電圧のレベ
ルとを比較し、当該比較結果に応じて、第２の位相を持
つ第２のクロック信号を発生する第２のクロック信号生
成手段とを有するクロック生成回路。 - 【請求項２】上記チャージ手段は、所定の電流値を持つ
定電流で上記キャパシタをディスチャージする請求項１
記載のクロック生成回路。 - 【請求項３】異なるレベルの第１の基準電圧と第２の基
準電圧を発生する基準電圧発生手段と、 第１のクロック信号に応じて第１のキャパシタをチャー
ジまたはディスチャージする第１のチャージ手段と、 上記第１のクロック信号に応じて第２のキャパシタをチ
ャージまたはディスチャージする第２のチャージ手段
と、 上記第１及び第２のキャパシタの端子電圧と上記第１の
基準電圧のレベルとを比較し、当該比較結果に応じて、
第１の位相を持つ上記第１のクロック信号を発生する第
１のクロック信号生成手段と、 上記第１及び第２のキャパシタの端子電圧と上記第２の
基準電圧のレベルとを比較し、当該比較結果に応じて、
第２の位相を持つ第２のクロック信号を発生する第２の
クロック信号生成手段とを有するクロック生成回路。 - 【請求項４】上記第１のクロック信号生成手段は、上記
第１のキャパシタの端子電圧と上記第１の基準電圧とを
比較し、上記第１のキャパシタの端子電圧が上記第１の
基準電圧と一致したとき、第１の一致信号を出力する第
１比較手段と、 上記第２のキャパシタの端子電圧と上記第１の基準電圧
とを比較し、上記第２のキャパシタの端子電圧が上記第
１の基準電圧と一致したとき、第２の一致信号を出力す
る第２比較手段と、 上記第１と第２の一致信号に応じて上記第１のクロック
信号のレベルを切り替えるフリップフロップ回路とを有
する請求項３記載のクロック生成回路。 - 【請求項５】上記第２のクロック信号生成手段は、上記
第１のキャパシタの端子電圧と上記第２の基準電圧とを
比較し、上記第１のキャパシタの端子電圧が上記第２の
基準電圧と一致したとき、第３の一致信号を出力する第
３比較手段と、 上記第２のキャパシタの端子電圧と上記第２の基準電圧
とを比較し、上記第２のキャパシタの端子電圧が上記第
２の基準電圧と一致したとき、第４の一致信号を出力す
る第４比較手段と、 上記第３と第４の一致信号に応じて上記第２のクロック
信号のレベルを切り替えるフリップフロップ回路とを有
する請求項３記載のクロック生成回路。 - 【請求項６】上記第１のチャージ手段は、上記第１のク
ロック信号が第１のレベルのとき上記第１のキャパシタ
を所定の電圧レベルにチャージし、上記第１のクロック
信号が第２のレベルのとき、上記第１のキャパシタを所
定の定電流でディスチャージする請求項３記載のクロッ
ク生成回路。 - 【請求項７】上記第２のチャージ手段は、上記第１のク
ロック信号が第１のレベルのとき上記第２のキャパシタ
を所定の定電流でディスチャージし、上記第１のクロッ
ク信号が第２のレベルのとき、上記第２のキャパシタを
所定の電圧レベルにチャージする請求項３記載のクロッ
ク生成回路。 - 【請求項８】所定の電圧を供給する電圧端子と昇圧電圧
の出力端子との間に縦続接続されている複数の整流素子
と、 上記各整流素子の間の接続点に一方の端子が接続されて
いる複数のキャパシタと、 上記複数のキャパシタの他方の端子に位相の異なる多相
のクロック信号を順次印加する多相クロック生成回路と
を有し、上記多相クロック生成回路は、 少なくとも異なるレベルの第１の基準電圧と第２の基準
電圧を発生する基準電圧発生手段と、 第１のクロック信号に応じてキャパシタをチャージまた
はディスチャージするチャージ手段と、 上記キャパシタの端子電圧と上記第１の基準電圧のレベ
ルとを比較し、当該比較結果に応じて、第１の位相を持
つ上記第１のクロック信号を発生する第１のクロック信
号生成手段と、 上記キャパシタの端子電圧と上記第２の基準電圧のレベ
ルとを比較し、当該比較結果に応じて、第２の位相を持
つ第２のクロック信号を発生する第２のクロック信号生
成手段とを有する昇圧回路。 - 【請求項９】上記チャージ手段は、所定の電流値を持つ
定電流で上記キャパシタをディスチャージする請求項８
記載の昇圧回路。 - 【請求項１０】所定の電圧を供給する電圧端子と昇圧電
圧の出力端子との間に縦続接続されている複数の整流素
子と、 上記各整流素子の間の接続点に一方の端子が接続されて
いる複数のキャパシタと、 上記複数のキャパシタの他方の端子に位相の異なる多相
のクロック信号を順次印加する多相クロック生成回路と
を有し、上記多相クロック生成回路は、 少なくとも異なるレベルの第１の基準電圧と第２の基準
電圧を発生する基準電圧発生手段と、 第１のクロック信号に応じて第１のキャパシタをチャー
ジまたはディスチャージする第１のチャージ手段と、 上記第１のクロック信号に応じて第２のキャパシタをチ
ャージまたはディスチャージする第２のチャージ手段
と、 上記第１及び第２のキャパシタの端子電圧と上記第１の
基準電圧のレベルとを比較し、当該比較結果に応じて、
第１の位相を持つ上記第１のクロック信号を発生する第
１のクロック信号生成手段と、 上記第１及び第２のキャパシタの端子電圧と上記第２の
基準電圧のレベルとを比較し、当該比較結果に応じて、
第２の位相を持つ第２のクロック信号を発生する第２の
クロック信号生成手段とを有する昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334599A JP2002140131A (ja) | 2000-11-01 | 2000-11-01 | クロック生成回路及びそれを用いた昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334599A JP2002140131A (ja) | 2000-11-01 | 2000-11-01 | クロック生成回路及びそれを用いた昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002140131A true JP2002140131A (ja) | 2002-05-17 |
Family
ID=18810485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000334599A Pending JP2002140131A (ja) | 2000-11-01 | 2000-11-01 | クロック生成回路及びそれを用いた昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002140131A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2005033864A (ja) * | 2003-07-08 | 2005-02-03 | Fuji Electric Device Technology Co Ltd | 半導体集積回路 |
| US7071765B2 (en) | 2003-06-19 | 2006-07-04 | Seiko Epson Corporation | Boost clock generation circuit and semiconductor device |
| EP3291430A1 (de) * | 2016-08-29 | 2018-03-07 | ELMOS Semiconductor Aktiengesellschaft | Ladungspumpe zur erzeugung einer ausgangsspannung durch vervielfachung einer dc-betriebsspannung |
| CN111108684A (zh) * | 2019-11-19 | 2020-05-05 | 深圳市汇顶科技股份有限公司 | 振荡电路、芯片、电子设备 |
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| CN114915164A (zh) * | 2022-04-07 | 2022-08-16 | 北京中电华大电子设计有限责任公司 | 一种电荷泵启动功耗平滑控制的电路和方法 |
-
2000
- 2000-11-01 JP JP2000334599A patent/JP2002140131A/ja active Pending
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|---|---|---|---|---|
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| CN111108684A (zh) * | 2019-11-19 | 2020-05-05 | 深圳市汇顶科技股份有限公司 | 振荡电路、芯片、电子设备 |
| WO2021097673A1 (zh) * | 2019-11-19 | 2021-05-27 | 深圳市汇顶科技股份有限公司 | 振荡电路、芯片、电子设备 |
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