JPH07336215A - 発振器と、それを用いた電圧制御型発振器と、それを用いた位相同期ループ回路 - Google Patents
発振器と、それを用いた電圧制御型発振器と、それを用いた位相同期ループ回路Info
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- JPH07336215A JPH07336215A JP6124999A JP12499994A JPH07336215A JP H07336215 A JPH07336215 A JP H07336215A JP 6124999 A JP6124999 A JP 6124999A JP 12499994 A JP12499994 A JP 12499994A JP H07336215 A JPH07336215 A JP H07336215A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 別途バッファを設けることなく大きな負荷を
駆動できるＰＬＬ回路を提供する。 【構成】 ＰＬＬ回路１のＶＣＯ回路４は、リング状に
接続されたＭ個の遅延時間可変インバータ５．１〜５．
Ｍを含む。遅延時間可変インバータ５．１〜５．Ｍの負
荷駆動能力は出力ノードＯＵＴに向かって順次増大して
いて、出力ノードＯＵＴは負荷容量ＣＬに直接接続され
る。
駆動できるＰＬＬ回路を提供する。 【構成】 ＰＬＬ回路１のＶＣＯ回路４は、リング状に
接続されたＭ個の遅延時間可変インバータ５．１〜５．
Ｍを含む。遅延時間可変インバータ５．１〜５．Ｍの負
荷駆動能力は出力ノードＯＵＴに向かって順次増大して
いて、出力ノードＯＵＴは負荷容量ＣＬに直接接続され
る。
Description
【０００１】
【産業上の利用分野】この発明は発振器と、それを用い
た電圧制御型発振器と、それを用いた位相同期ループ回
路に関し、特に、リング状に接続された複数の遅延素子
を含む発振器と、その発振器を含み、制御電圧に応じた
周波数で発振する電圧制御型発振器と、その電圧制御型
発振器を含み、外部から与えられた参照クロック信号に
同期して内部クロック信号を生成する位相同期ループ回
路に関する。
た電圧制御型発振器と、それを用いた位相同期ループ回
路に関し、特に、リング状に接続された複数の遅延素子
を含む発振器と、その発振器を含み、制御電圧に応じた
周波数で発振する電圧制御型発振器と、その電圧制御型
発振器を含み、外部から与えられた参照クロック信号に
同期して内部クロック信号を生成する位相同期ループ回
路に関する。
【０００２】
【従来の技術】図２２は従来の位相同期ループ（Ｐｈａ
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、以下ＰＬＬと略記す
る。）回路２００の構成を示すブロック図であって、た
とえばＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ＶＯＬ．ｓｃ−２２，
Ｎｏ．２（Ａｐｒｉｌ １９８７），ｐｐ．２５５−２
６１のＤｅｏｇ−Ｋｙｏｏｎ Ｊｅｏｎｇらによる論文
“Ｄｅｓｉｇｎ ｏｆ ＰＬＬ−Ｂａｓｅｄ Ｃｌｏｃ
ｋ Ｇｅｎｅｒａｔｉｏｎ Ｃｉｒｃｕｉｔｓ”の中の
Ｆｉｇ．２に記載されているものである。
ｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ、以下ＰＬＬと略記す
る。）回路２００の構成を示すブロック図であって、た
とえばＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−
Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ＶＯＬ．ｓｃ−２２，
Ｎｏ．２（Ａｐｒｉｌ １９８７），ｐｐ．２５５−２
６１のＤｅｏｇ−Ｋｙｏｏｎ Ｊｅｏｎｇらによる論文
“Ｄｅｓｉｇｎ ｏｆ ＰＬＬ−Ｂａｓｅｄ Ｃｌｏｃ
ｋ Ｇｅｎｅｒａｔｉｏｎ Ｃｉｒｃｕｉｔｓ”の中の
Ｆｉｇ．２に記載されているものである。
【０００３】図２２を参照して、このＰＬＬ回路２００
は、位相比較器２１０、チャージポンプ＋ループフィル
タ２２０、ＶＣＯ回路２３０、デコーダ＋バッファ２４
０および複数のインバータ２０１〜２０５を含む。
は、位相比較器２１０、チャージポンプ＋ループフィル
タ２２０、ＶＣＯ回路２３０、デコーダ＋バッファ２４
０および複数のインバータ２０１〜２０５を含む。
【０００４】位相比較器２１０は、インバータ２０１，
２０２によって増幅された参照クロック信号ＲＥＦと、
インバータ２０５，２０３，２０４によって増幅された
内部クロック信号φ１を受け、この受けた２つのクロッ
ク信号ＲＥＦ，φ１の位相差に応じた制御信号ＵＰ，Ｄ
ＯＷＮを出力する。内部クロック信号φ１の位相が参照
クロック信号ＲＥＦよりも遅れている場合は、制御信号
ＵＰが「Ｌ」レベルになり、制御信号ＤＯＷＮが「Ｈ」
レベルになる。逆に、内部クロック信号φ１の位相が参
照クロック信号ＲＥＦよりも進んでいる場合は、制御信
号ＵＰが「Ｈ」レベルになり、制御信号ＤＯＷＮが
「Ｌ」レベルになる。
２０２によって増幅された参照クロック信号ＲＥＦと、
インバータ２０５，２０３，２０４によって増幅された
内部クロック信号φ１を受け、この受けた２つのクロッ
ク信号ＲＥＦ，φ１の位相差に応じた制御信号ＵＰ，Ｄ
ＯＷＮを出力する。内部クロック信号φ１の位相が参照
クロック信号ＲＥＦよりも遅れている場合は、制御信号
ＵＰが「Ｌ」レベルになり、制御信号ＤＯＷＮが「Ｈ」
レベルになる。逆に、内部クロック信号φ１の位相が参
照クロック信号ＲＥＦよりも進んでいる場合は、制御信
号ＵＰが「Ｈ」レベルになり、制御信号ＤＯＷＮが
「Ｌ」レベルになる。
【０００５】チャージポンプ＋ループフィルタ２２０
は、図２３に示すように、チャージポンプ２２０ａおよ
びループフィルタ２２０ｂを含み、チャージポンプ２２
０ａはインバータ２２１〜２２３、ＰチャネルＭＯＳト
ランジスタ２２４およびＮチャネルＭＯＳトランジスタ
２２５を含み、ループフィルタ２２０ｂは抵抗２２６，
２２７およびキャパシタ２２８を含む。ＰチャネルＭＯ
Ｓトランジスタ２２２およびＮチャネルＭＯＳトランジ
スタ２２５は電源端子Ｖccと接地端子ＧＮＤの間に直列
接続され、制御信号ＵＰはインバータ２２１，２２２を
介してＰチャネルＭＯＳトランジスタ２２４のゲートに
入力され、制御信号ＤＯＷＮはインバータ２２３を介し
てＮチャネルＭＯＳトランジスタ２２５のゲートに入力
される。抵抗２２６，２２７およびキャパシタ２２８
は、ＰチャネルＭＯＳトランジスタ２２４およびＮチャ
ネルＭＯＳトランジスタ２２５の間の接続ノードＮ２０
１と接地端子ＧＮＤの間に直列接続される。制御電圧Ｖ
c は抵抗２２６，２２７間の接続ノードＮ２０２から出
力される。
は、図２３に示すように、チャージポンプ２２０ａおよ
びループフィルタ２２０ｂを含み、チャージポンプ２２
０ａはインバータ２２１〜２２３、ＰチャネルＭＯＳト
ランジスタ２２４およびＮチャネルＭＯＳトランジスタ
２２５を含み、ループフィルタ２２０ｂは抵抗２２６，
２２７およびキャパシタ２２８を含む。ＰチャネルＭＯ
Ｓトランジスタ２２２およびＮチャネルＭＯＳトランジ
スタ２２５は電源端子Ｖccと接地端子ＧＮＤの間に直列
接続され、制御信号ＵＰはインバータ２２１，２２２を
介してＰチャネルＭＯＳトランジスタ２２４のゲートに
入力され、制御信号ＤＯＷＮはインバータ２２３を介し
てＮチャネルＭＯＳトランジスタ２２５のゲートに入力
される。抵抗２２６，２２７およびキャパシタ２２８
は、ＰチャネルＭＯＳトランジスタ２２４およびＮチャ
ネルＭＯＳトランジスタ２２５の間の接続ノードＮ２０
１と接地端子ＧＮＤの間に直列接続される。制御電圧Ｖ
c は抵抗２２６，２２７間の接続ノードＮ２０２から出
力される。
【０００６】制御信号ＵＰが「Ｌ」レベルで制御信号Ｄ
ＯＷＮが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトラ
ンジスタ２２４がオンし、ＮチャネルＭＯＳトランジス
タ２２５がオフし、電源端子ＶccからＰチャネルＭＯＳ
トランジスタ２２４および抵抗２２６，２２７を介して
キャパシタ２２８に充電電流が流れ、制御電圧Ｖc が上
昇する。
ＯＷＮが「Ｈ」レベルの場合は、ＰチャネルＭＯＳトラ
ンジスタ２２４がオンし、ＮチャネルＭＯＳトランジス
タ２２５がオフし、電源端子ＶccからＰチャネルＭＯＳ
トランジスタ２２４および抵抗２２６，２２７を介して
キャパシタ２２８に充電電流が流れ、制御電圧Ｖc が上
昇する。
【０００７】逆に、制御信号ＵＰが「Ｈ」レベルで制御
信号ＤＯＷＮが「Ｌ」レベルの場合は、ＮチャネルＭＯ
Ｓトランジスタ２２５がオンし、ＰチャネルＭＯＳトラ
ンジスタ２２４がオフし、キャパシタ２２８から抵抗２
２７，２２６およびＮチャネルＭＯＳトランジスタ２２
５を介して接地端子ＧＮＤに放電電流が流れ、制御電圧
Ｖc が下降する。
信号ＤＯＷＮが「Ｌ」レベルの場合は、ＮチャネルＭＯ
Ｓトランジスタ２２５がオンし、ＰチャネルＭＯＳトラ
ンジスタ２２４がオフし、キャパシタ２２８から抵抗２
２７，２２６およびＮチャネルＭＯＳトランジスタ２２
５を介して接地端子ＧＮＤに放電電流が流れ、制御電圧
Ｖc が下降する。
【０００８】つまり、内部クロック信号φ１の位相が参
照クロック信号ＲＥＦよりも遅れている場合は制御電圧
Ｖc が上昇し、内部クロック信号φ１の位相が参照クロ
ック信号ＲＥＦよりも進んでいる場合は、制御電圧Ｖc
が下降する。
照クロック信号ＲＥＦよりも遅れている場合は制御電圧
Ｖc が上昇し、内部クロック信号φ１の位相が参照クロ
ック信号ＲＥＦよりも進んでいる場合は、制御電圧Ｖc
が下降する。
【０００９】なお、この文献にあっては、ループフィル
タ２２０ｂは、他の回路とは別に個別部品を用いて構成
され、半導体チップ外に外付けで設けられる。
タ２２０ｂは、他の回路とは別に個別部品を用いて構成
され、半導体チップ外に外付けで設けられる。
【００１０】電圧制御型発振器（Ｖｏｌｔａｇｅ Ｃｏ
ｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、以下ＶＣＯ
回路と略記する。）２３０は、図２４に示すように、リ
ング状に接続された８個の遅延時間可変インバータ２３
１〜２３８と通常のインバータ２３９を含む。通常のイ
ンバータ２３９は、遅延時間可変インバータ２３１〜２
３８およびインバータ２３９の数が奇数になるように設
けられている。
ｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ、以下ＶＣＯ
回路と略記する。）２３０は、図２４に示すように、リ
ング状に接続された８個の遅延時間可変インバータ２３
１〜２３８と通常のインバータ２３９を含む。通常のイ
ンバータ２３９は、遅延時間可変インバータ２３１〜２
３８およびインバータ２３９の数が奇数になるように設
けられている。
【００１１】遅延時間可変インバータ２３１〜２３８の
遅延時間（反転時間）は、チャージポンプ＋ループフィ
ルタ２２０の制御電圧Ｖc に応じて変化する。通常のイ
ンバータ２３９の反転時間は、遅延時間可変インバータ
２３１〜２３８の遅延時間よりも十分に小さく設定され
ている。
遅延時間（反転時間）は、チャージポンプ＋ループフィ
ルタ２２０の制御電圧Ｖc に応じて変化する。通常のイ
ンバータ２３９の反転時間は、遅延時間可変インバータ
２３１〜２３８の遅延時間よりも十分に小さく設定され
ている。
【００１２】したがって、ＶＣＯ回路２３０は制御電圧
Ｖc に応じた周波数で発振することとなり、各遅延時間
可変インバータ２３１〜２３８の出力ノードから図２５
（ａ）〜（ｈ）に示すようなデューティー比５０％のク
ロック信号Ｃ２３１〜Ｃ２３８が出力される。クロック
信号Ｃ２３１〜Ｃ２３８の１周期を３６０度とすると、
クロック信号Ｃ２３２，Ｃ２３４，Ｃ２３６，Ｃ２３８
は、それぞれクロック信号Ｃ２３１，Ｃ２３３，Ｃ２３
５，Ｃ２３７に３６０度／１６＝２２．５度遅れて反転
する。
Ｖc に応じた周波数で発振することとなり、各遅延時間
可変インバータ２３１〜２３８の出力ノードから図２５
（ａ）〜（ｈ）に示すようなデューティー比５０％のク
ロック信号Ｃ２３１〜Ｃ２３８が出力される。クロック
信号Ｃ２３１〜Ｃ２３８の１周期を３６０度とすると、
クロック信号Ｃ２３２，Ｃ２３４，Ｃ２３６，Ｃ２３８
は、それぞれクロック信号Ｃ２３１，Ｃ２３３，Ｃ２３
５，Ｃ２３７に３６０度／１６＝２２．５度遅れて反転
する。
【００１３】デコーダ＋バッファ２４０は、ＶＣＯ回路
２３０から８相のクロック信号Ｃ２３１〜Ｃ２３８を受
け、所定の論理演算を行なった後増幅して図２５（ｉ）
〜（ｌ）に示すような４相のノンオーバーラップ信号φ
１〜φ４を出力する。信号Ｃ２３１と信号Ｃ２３４の論
理積が信号φ１となり、信号Ｃ２３５と信号Ｃ２３８の
論理積が信号φ２となる。また、信号Ｃ２３１，Ｃ２３
４の反転信号／Ｃ２３１，／Ｃ２３４の論理積が信号φ
３となり、信号Ｃ２３５，Ｃ２３８の反転信号／Ｃ２３
５，／Ｃ２３８の論理積が信号φ４となる。これらの信
号φ１〜φ４は、内部クロック信号としてチップ内で使
用される。また、信号φ１は、インバータ２０５によっ
て増幅処理され外部クロック信号ＯＳＣとして出力さ
れ、さらにインバータ２０３，２０４によって増幅処理
され位相比較器２１０に入力される。
２３０から８相のクロック信号Ｃ２３１〜Ｃ２３８を受
け、所定の論理演算を行なった後増幅して図２５（ｉ）
〜（ｌ）に示すような４相のノンオーバーラップ信号φ
１〜φ４を出力する。信号Ｃ２３１と信号Ｃ２３４の論
理積が信号φ１となり、信号Ｃ２３５と信号Ｃ２３８の
論理積が信号φ２となる。また、信号Ｃ２３１，Ｃ２３
４の反転信号／Ｃ２３１，／Ｃ２３４の論理積が信号φ
３となり、信号Ｃ２３５，Ｃ２３８の反転信号／Ｃ２３
５，／Ｃ２３８の論理積が信号φ４となる。これらの信
号φ１〜φ４は、内部クロック信号としてチップ内で使
用される。また、信号φ１は、インバータ２０５によっ
て増幅処理され外部クロック信号ＯＳＣとして出力さ
れ、さらにインバータ２０３，２０４によって増幅処理
され位相比較器２１０に入力される。
【００１４】
【発明が解決しようとする課題】ところで、上記文献で
は外付けで設けられているループフィルタ２２０ｂを集
積回路として半導体チップ上に設けることができれば、
ループフィルタ２２０ｂを構成するための外部部品が不
要になり、ＰＬＬ回路２００の小型化、低価格化、信頼
性の向上などを図ることができる。
は外付けで設けられているループフィルタ２２０ｂを集
積回路として半導体チップ上に設けることができれば、
ループフィルタ２２０ｂを構成するための外部部品が不
要になり、ＰＬＬ回路２００の小型化、低価格化、信頼
性の向上などを図ることができる。
【００１５】しかるに、ＰＬＬ回路２００の安定条件
は、上記文献の３章に示されているように、次式（１）
を満たすことである。
は、上記文献の３章に示されているように、次式（１）
を満たすことである。
【００１６】
【数１】
【００１７】この式を解析すると、ループフィルタ２２
０ｂを半導体チップ上に設けた場合、ＰＬＬ回路２００
の安定条件が脅かされることがわかる。
０ｂを半導体チップ上に設けた場合、ＰＬＬ回路２００
の安定条件が脅かされることがわかる。
【００１８】この文献の場合は、抵抗２２６の抵抗値Ｒ
1 が５０（ｋΩ）、抵抗２２７の抵抗値Ｒ2 が１００
（Ω）、キャパシタ２２８のキャパシタンスＣが０．１
（μＦ）（これは半導体チップ上に形成することが不可
能なサイズである。）、参照クロック信号ＲＥＦの周波
数ｆi が１〜１８（ＭＨｚ）［定格値は６．７（ＭＨ
ｚ）である。］、ＶＣＯ回路２３０のゲインＫ0 が１２
（ＭＨｚ／Ｖ）、チャージポンプ２２０の電流Ｉp が約
（５−１．５）／５０ｋ＝７０（μＡ）［ただし、電源
電圧を５（Ｖ）と仮定した。］である。したがって、τ
2 ＝Ｒ2 Ｃ＝１００×０．１×１０-6＝１０（μｓｅ
ｃ）であるから上式（１）中のｔd ／τ2 は略０である
と見なすことができる。すなわち、遅延時間ｔd は現在
の集積回路では大きくても数十（ｎｓｅｃ）のオーダで
あるので、ｔd ／τ2 は約１０-3となり、上式（１）の
分母を見ると（１−ｔd ／τ2 ）の項でしかｔd が出て
来ないので、ｔd ／τ2 を無視しても差し支えない。
1 が５０（ｋΩ）、抵抗２２７の抵抗値Ｒ2 が１００
（Ω）、キャパシタ２２８のキャパシタンスＣが０．１
（μＦ）（これは半導体チップ上に形成することが不可
能なサイズである。）、参照クロック信号ＲＥＦの周波
数ｆi が１〜１８（ＭＨｚ）［定格値は６．７（ＭＨ
ｚ）である。］、ＶＣＯ回路２３０のゲインＫ0 が１２
（ＭＨｚ／Ｖ）、チャージポンプ２２０の電流Ｉp が約
（５−１．５）／５０ｋ＝７０（μＡ）［ただし、電源
電圧を５（Ｖ）と仮定した。］である。したがって、τ
2 ＝Ｒ2 Ｃ＝１００×０．１×１０-6＝１０（μｓｅ
ｃ）であるから上式（１）中のｔd ／τ2 は略０である
と見なすことができる。すなわち、遅延時間ｔd は現在
の集積回路では大きくても数十（ｎｓｅｃ）のオーダで
あるので、ｔd ／τ2 は約１０-3となり、上式（１）の
分母を見ると（１−ｔd ／τ2 ）の項でしかｔd が出て
来ないので、ｔd ／τ2 を無視しても差し支えない。
【００１９】しかし、ループフィルタ２２０ｂのキャパ
シタ２２８を集積回路に内蔵しようとすると、リーズナ
ブルなコストで実現できるキャパシタ２２８のキャパシ
タンスはせいぜい１００（ｐＦ）程度であるので、たと
えばｔd が１０（ｎｓｅｃ）であるとすると、ｔd ／τ
2 ＝１０×１０-9／１００×１００×１０-12 ＝１とな
り、ｔd ／τ2 を無視できなくなってしまうことがわか
る。
シタ２２８を集積回路に内蔵しようとすると、リーズナ
ブルなコストで実現できるキャパシタ２２８のキャパシ
タンスはせいぜい１００（ｐＦ）程度であるので、たと
えばｔd が１０（ｎｓｅｃ）であるとすると、ｔd ／τ
2 ＝１０×１０-9／１００×１００×１０-12 ＝１とな
り、ｔd ／τ2 を無視できなくなってしまうことがわか
る。
【００２０】抵抗２２７の抵抗値Ｒ2 を大きくすること
も数式上は考えられるが、チャージポンプ２２０ｂがオ
ンした場合とオフした場合の制御電圧Ｖc の差が大きく
なり、このリップルがジッタとしてＰＬＬ回路２００の
性能を悪化させるので、好ましくない。したがって、遅
延時間ｔd を小さく抑える必要があることがわかる。ｔ
d ／τ2 の値は０．１以下程度であることが好ましい。
も数式上は考えられるが、チャージポンプ２２０ｂがオ
ンした場合とオフした場合の制御電圧Ｖc の差が大きく
なり、このリップルがジッタとしてＰＬＬ回路２００の
性能を悪化させるので、好ましくない。したがって、遅
延時間ｔd を小さく抑える必要があることがわかる。ｔ
d ／τ2 の値は０．１以下程度であることが好ましい。
【００２１】さて、遅延時間ｔd が生ずる原因を考える
と、デコーダ＋バッファ２４０のバッファ２４２が最も
寄与率が大きいと考えられる。バッファ２４２は、図２
６に示すように、直列接続されたＮ個（Ｎは素数であ
る。）のインバータ２４２．１〜２４２．Ｎを含む。イ
ンバータ２４２．１〜２４２．Ｎは、図２７に示すよう
に、電源端子Ｖccと接地端子ＧＮＤの間に直列接続され
たＰチャネルＭＯＳトランジスタ２４３およびＮチャネ
ルＭＯＳトランジスタ２４４を含む。
と、デコーダ＋バッファ２４０のバッファ２４２が最も
寄与率が大きいと考えられる。バッファ２４２は、図２
６に示すように、直列接続されたＮ個（Ｎは素数であ
る。）のインバータ２４２．１〜２４２．Ｎを含む。イ
ンバータ２４２．１〜２４２．Ｎは、図２７に示すよう
に、電源端子Ｖccと接地端子ＧＮＤの間に直列接続され
たＰチャネルＭＯＳトランジスタ２４３およびＮチャネ
ルＭＯＳトランジスタ２４４を含む。
【００２２】バッファ２４２を構成するインバータ２４
２．１〜２４２．Ｎの個数Ｎは、負荷容量の大きさによ
り決まる。たとえば負荷容量が５０（ｐＦ）である場
合、最終段のインバータ２４２．ＮのＭＯＳトランジス
タのチャネル幅Ｗは約１０００（μｍ）必要である。ま
た、チャネル幅Ｗを大きくしていく倍率は、１段当り３
〜４倍程度にするのが最も効率がよいとされている。し
たがって、通常の内部ゲートに用いられるＭＯＳトラン
ジスタのチャネル幅Ｗは３（μｍ）程度であるとする
と、インバータは６個必要である。バッファ２４２内の
インバータ２４２．１〜２４２．Ｎは、それぞれ大きな
次段のインバータを駆動するため１（ｎｓｅｃ）前後の
遅延時間を有しており、デコーダ２４１で２〜３（ｎｓ
ｅｃ）程度の遅延時間が生じていれば、１０（ｎｓｅ
ｃ）程度の遅延時間ｔd は容易に現実のものとなってし
まう。したがって、ＰＬＬ回路２００の安定性が危うく
なる。
２．１〜２４２．Ｎの個数Ｎは、負荷容量の大きさによ
り決まる。たとえば負荷容量が５０（ｐＦ）である場
合、最終段のインバータ２４２．ＮのＭＯＳトランジス
タのチャネル幅Ｗは約１０００（μｍ）必要である。ま
た、チャネル幅Ｗを大きくしていく倍率は、１段当り３
〜４倍程度にするのが最も効率がよいとされている。し
たがって、通常の内部ゲートに用いられるＭＯＳトラン
ジスタのチャネル幅Ｗは３（μｍ）程度であるとする
と、インバータは６個必要である。バッファ２４２内の
インバータ２４２．１〜２４２．Ｎは、それぞれ大きな
次段のインバータを駆動するため１（ｎｓｅｃ）前後の
遅延時間を有しており、デコーダ２４１で２〜３（ｎｓ
ｅｃ）程度の遅延時間が生じていれば、１０（ｎｓｅ
ｃ）程度の遅延時間ｔd は容易に現実のものとなってし
まう。したがって、ＰＬＬ回路２００の安定性が危うく
なる。
【００２３】また、ＰＬＬ回路２００の安定性は次式
（２）で示す位相マージン（ＰＭ）で表されることが多
い。
（２）で示す位相マージン（ＰＭ）で表されることが多
い。
【００２４】
【数２】
【００２５】この文献の場合、Ｋτ2 およびｔd ／τ2
は次の値になる。
は次の値になる。
【００２６】
【数３】
【００２７】このＫτ2 ，ｔd ／τ2 を上式（２）に挿
入すると、
入すると、
【００２８】
【数４】
【００２９】となり、ＰＬＬ回路２００は安定に動作す
ることがわかる。
ることがわかる。
【００３０】しかし、上述のようにキャパシタ２２８を
チップ内に内蔵し、負荷駆動能力が大きなバッファ２４
２を設けた結果ｔd ／τ2 が１になった場合、ＰＭ＜φ
となり、ＰＬＬ回路２００の動作が不安定になってしま
うことがわかる。
チップ内に内蔵し、負荷駆動能力が大きなバッファ２４
２を設けた結果ｔd ／τ2 が１になった場合、ＰＭ＜φ
となり、ＰＬＬ回路２００の動作が不安定になってしま
うことがわかる。
【００３１】この他、従来のＰＬＬ回路２００にあって
は、デューティー比が２５％程度の複数相のノンオーバ
ーラップ信号を得るためには、デコーダ２４１が不可欠
であり、これも回路の小型化、低価格化などを妨げてい
た。
は、デューティー比が２５％程度の複数相のノンオーバ
ーラップ信号を得るためには、デコーダ２４１が不可欠
であり、これも回路の小型化、低価格化などを妨げてい
た。
【００３２】それゆえに、この発明の第１の目的は、デ
ューティー比が２５％程度の複数相のノンオーバーラッ
プ信号を生成できる発振器を提供することである。
ューティー比が２５％程度の複数相のノンオーバーラッ
プ信号を生成できる発振器を提供することである。
【００３３】また、この発明の第２の目的は、バッファ
を別途必要としない負荷駆動能力が大きな電圧制御型発
振器を提供することである。
を別途必要としない負荷駆動能力が大きな電圧制御型発
振器を提供することである。
【００３４】また、この発明の第３の目的は、広い周波
数域で安定に動作する負荷駆動能力が大きな位相同期ル
ープ回路を提供することである。
数域で安定に動作する負荷駆動能力が大きな位相同期ル
ープ回路を提供することである。
【００３５】また、この発明の第４の目的は、さらに小
型で低価格でかつ信頼性が高い位相同期ループ回路を提
供することである。
型で低価格でかつ信頼性が高い位相同期ループ回路を提
供することである。
【００３６】
【課題を解決するための手段】請求項１の発明の発振器
は、直列接続された複数の遅延素子と、前記複数の遅延
素子のうちの終端の遅延素子およびそれ以外のいずれか
の遅延素子の出力を受け、前記終端の遅延素子の出力に
同期して前記終端の遅延素子以外のいずれかの遅延素子
の出力を前記複数の遅延素子のうちの始端の遅延素子に
入力させる発振制御回路とを備えることを特徴としてい
る。
は、直列接続された複数の遅延素子と、前記複数の遅延
素子のうちの終端の遅延素子およびそれ以外のいずれか
の遅延素子の出力を受け、前記終端の遅延素子の出力に
同期して前記終端の遅延素子以外のいずれかの遅延素子
の出力を前記複数の遅延素子のうちの始端の遅延素子に
入力させる発振制御回路とを備えることを特徴としてい
る。
【００３７】また、請求項２の発明の電圧制御型発振器
は、制御電圧に応じた周波数で発振する電圧制御型発振
器において、リング状に接続され、それぞれの遅延時間
が前記制御電圧に応じて変化し、かつそれぞれの負荷駆
動能力が出力側に向かって順次増大している複数の遅延
時間可変素子を備えることを特徴としている。
は、制御電圧に応じた周波数で発振する電圧制御型発振
器において、リング状に接続され、それぞれの遅延時間
が前記制御電圧に応じて変化し、かつそれぞれの負荷駆
動能力が出力側に向かって順次増大している複数の遅延
時間可変素子を備えることを特徴としている。
【００３８】また、請求項３の発明の電圧制御型発振器
は、制御電圧に応じた周波数で発振する電圧制御型発振
器において、直列接続され、それぞれの遅延時間が前記
制御電圧に応じて変化し、かつそれぞれの負荷駆動能力
が出力側に向かって順次増大している複数の遅延時間可
変素子と、前記複数の遅延時間可変素子のうちの終端の
遅延時間可変素子およびそれ以外のいずれかの遅延時間
可変素子の出力を受け、前記終端の遅延時間可変素子の
出力に同期して前記終端の遅延時間可変素子以外のいず
れかの遅延時間可変素子の出力を前記複数の遅延時間可
変素子のうちの始端の遅延時間可変素子に入力させる発
振制御回路とを備えることを特徴としている。
は、制御電圧に応じた周波数で発振する電圧制御型発振
器において、直列接続され、それぞれの遅延時間が前記
制御電圧に応じて変化し、かつそれぞれの負荷駆動能力
が出力側に向かって順次増大している複数の遅延時間可
変素子と、前記複数の遅延時間可変素子のうちの終端の
遅延時間可変素子およびそれ以外のいずれかの遅延時間
可変素子の出力を受け、前記終端の遅延時間可変素子の
出力に同期して前記終端の遅延時間可変素子以外のいず
れかの遅延時間可変素子の出力を前記複数の遅延時間可
変素子のうちの始端の遅延時間可変素子に入力させる発
振制御回路とを備えることを特徴としている。
【００３９】また、請求項４の発明の位相同期ループ回
路は、外部から与えられた参照クロック信号に同期して
内部クロック信号を生成する位相同期ループ回路におい
て、前記参照クロック信号と前記内部クロック信号を受
け、該２つのクロック信号の位相差に応じた制御電圧を
発生する制御電圧発生回路と、リング状に接続され、そ
れぞれの遅延時間が前記制御電圧に応じて変化し、かつ
それぞれの負荷駆動能力が出力側に向かって順次増大し
ている複数の遅延時間可変素子とを備えることを特徴と
している。
路は、外部から与えられた参照クロック信号に同期して
内部クロック信号を生成する位相同期ループ回路におい
て、前記参照クロック信号と前記内部クロック信号を受
け、該２つのクロック信号の位相差に応じた制御電圧を
発生する制御電圧発生回路と、リング状に接続され、そ
れぞれの遅延時間が前記制御電圧に応じて変化し、かつ
それぞれの負荷駆動能力が出力側に向かって順次増大し
ている複数の遅延時間可変素子とを備えることを特徴と
している。
【００４０】また、請求項５の発明の位相同期ループ回
路は、外部から与えられた参照クロック信号に同期して
内部クロック信号を生成する位相同期ループ回路におい
て、前記参照クロック信号と前記内部クロック信号を受
け、該２つのクロック信号の位相差に応じた制御電圧を
発生する制御電圧発生回路と、直列接続され、それぞれ
の遅延時間が前記制御電圧に応じて変化し、かつそれぞ
れの負荷駆動能力が出力側に向かって順次増大している
複数の遅延時間可変素子と、前記複数の遅延時間可変素
子のうちの終端の遅延時間可変素子およびそれ以外のい
ずれかの遅延時間可変素子の出力を受け、前記終端の遅
延時間可変素子の出力に同期して前記終端の遅延時間可
変素子以外のいずれかの遅延時間可変素子の出力を前記
複数の遅延時間可変素子のうちの始端の遅延時間可変素
子に入力させる発振制御回路とを備えることを特徴とし
ている。
路は、外部から与えられた参照クロック信号に同期して
内部クロック信号を生成する位相同期ループ回路におい
て、前記参照クロック信号と前記内部クロック信号を受
け、該２つのクロック信号の位相差に応じた制御電圧を
発生する制御電圧発生回路と、直列接続され、それぞれ
の遅延時間が前記制御電圧に応じて変化し、かつそれぞ
れの負荷駆動能力が出力側に向かって順次増大している
複数の遅延時間可変素子と、前記複数の遅延時間可変素
子のうちの終端の遅延時間可変素子およびそれ以外のい
ずれかの遅延時間可変素子の出力を受け、前記終端の遅
延時間可変素子の出力に同期して前記終端の遅延時間可
変素子以外のいずれかの遅延時間可変素子の出力を前記
複数の遅延時間可変素子のうちの始端の遅延時間可変素
子に入力させる発振制御回路とを備えることを特徴とし
ている。
【００４１】また、さらに前記内部クロック信号を分周
して前記制御電圧発生回路に出力する分周回路を備えて
もよい。
して前記制御電圧発生回路に出力する分周回路を備えて
もよい。
【００４２】また、前記制御電圧発生回路は、前記参照
クロック信号と前記内部クロック信号を受け、該２つの
クロック信号の位相差に応じた制御信号を出力する位相
比較器と、前記２つのクロック信号の位相差に応じた制
御電圧を出力するためのキャパシタと、前記制御信号を
受け、該制御信号に基づいて前記キャパシタを充電また
は放電させるチャージポンプとを備えることとしてもよ
い。
クロック信号と前記内部クロック信号を受け、該２つの
クロック信号の位相差に応じた制御信号を出力する位相
比較器と、前記２つのクロック信号の位相差に応じた制
御電圧を出力するためのキャパシタと、前記制御信号を
受け、該制御信号に基づいて前記キャパシタを充電また
は放電させるチャージポンプとを備えることとしてもよ
い。
【００４３】また、前記キャパシタが前記複数の遅延時
間可変素子とともに半導体基板上に形成されていること
としてもよい。
間可変素子とともに半導体基板上に形成されていること
としてもよい。
【００４４】
【作用】請求項１の発明の発振器にあっては、直列接続
された複数の遅延素子の終端の素子の出力に同期して中
間の素子の出力を始端の素子に入力させるので、終端の
素子の出力に同期して始端から中間までの複数の素子を
リング状に接続して発振させたり、接続を遮断して発振
停止させることができる。したがって、中間の素子や出
力を取出す素子を適当に選択すれば、デューティー比が
２５％程度の複数相のノンオーバーラップ信号を得るこ
とができる。
された複数の遅延素子の終端の素子の出力に同期して中
間の素子の出力を始端の素子に入力させるので、終端の
素子の出力に同期して始端から中間までの複数の素子を
リング状に接続して発振させたり、接続を遮断して発振
停止させることができる。したがって、中間の素子や出
力を取出す素子を適当に選択すれば、デューティー比が
２５％程度の複数相のノンオーバーラップ信号を得るこ
とができる。
【００４５】また、請求項２の発明の電圧制御型発振器
にあっては、遅延時間可変素子の負荷駆動能力を出力側
に向かって順次増大させたので、別途バッファを設ける
ことなく大きな負荷を駆動できる。
にあっては、遅延時間可変素子の負荷駆動能力を出力側
に向かって順次増大させたので、別途バッファを設ける
ことなく大きな負荷を駆動できる。
【００４６】また、請求項３の発明の電圧制御型発振器
にあっては、請求項１の発明の発振器におて遅延素子を
遅延時間可変素子に変え、かつ、請求項２の発明の電圧
制御型発振器と同様に遅延時間可変素子の負荷駆動能力
を出力側に向かって順次増大させた。したがって、デュ
ーティー比が２５％程度の複数相のノンオーバーラップ
信号を得ることができ、また、別途バッファを設けるこ
となく大きな負荷を駆動できる。
にあっては、請求項１の発明の発振器におて遅延素子を
遅延時間可変素子に変え、かつ、請求項２の発明の電圧
制御型発振器と同様に遅延時間可変素子の負荷駆動能力
を出力側に向かって順次増大させた。したがって、デュ
ーティー比が２５％程度の複数相のノンオーバーラップ
信号を得ることができ、また、別途バッファを設けるこ
となく大きな負荷を駆動できる。
【００４７】また、請求項４の発明の位相同期ループ回
路にあっては、請求項２の発明の電圧制御型発振器を備
えたので、別途バッファを設けることなく大きな負荷を
駆動できる。したがって、バッファによる遅延時間によ
り回路の動作が不安定になることがない。
路にあっては、請求項２の発明の電圧制御型発振器を備
えたので、別途バッファを設けることなく大きな負荷を
駆動できる。したがって、バッファによる遅延時間によ
り回路の動作が不安定になることがない。
【００４８】また、請求項５の発明の位相同期ループ回
路にあっては、請求項３の電圧制御型発振器を備えたの
で、別途デコーダを設けることなくデューティー比が２
５％程度の複数相のノンオーバーラップ信号を得ること
ができ、また、別途バッファを設けることなく大きな負
荷を駆動できる。また、デコーダやバッファを設ける必
要がないので、デコーダやバッファによる遅延時間によ
り回路の動作が不安定になることがない。
路にあっては、請求項３の電圧制御型発振器を備えたの
で、別途デコーダを設けることなくデューティー比が２
５％程度の複数相のノンオーバーラップ信号を得ること
ができ、また、別途バッファを設けることなく大きな負
荷を駆動できる。また、デコーダやバッファを設ける必
要がないので、デコーダやバッファによる遅延時間によ
り回路の動作が不安定になることがない。
【００４９】また、内部クロック信号を分周して制御電
圧発生回路に出力する分周回路を設ければ、分周比の逆
数倍だけ参照クロック信号より周波数が高い内部クロッ
ク信号を生成できる。
圧発生回路に出力する分周回路を設ければ、分周比の逆
数倍だけ参照クロック信号より周波数が高い内部クロッ
ク信号を生成できる。
【００５０】また、電圧制御発生回路を位相比較器とキ
ャパシタとチャージポンプとで構成すれば、制御電圧を
容易に生成できる。
ャパシタとチャージポンプとで構成すれば、制御電圧を
容易に生成できる。
【００５１】また、キャパシタを遅延時間可変素子とと
もに半導体基板上に設ければ、回路の小型化、低価格化
および信頼性の向上を図ることができる。
もに半導体基板上に設ければ、回路の小型化、低価格化
および信頼性の向上を図ることができる。
【００５２】
［実施例１］図１はこの発明の第１実施例によるＰＬＬ
回路１の構成を示すブロック図である。図１を参照し
て、このＰＬＬ回路１は、位相比較器２、チャージポン
プ＋ループフィルタ３およびＶＣＯ回路４を備える。
回路１の構成を示すブロック図である。図１を参照し
て、このＰＬＬ回路１は、位相比較器２、チャージポン
プ＋ループフィルタ３およびＶＣＯ回路４を備える。
【００５３】位相比較器２は、従来例の位相比較器２１
０と同様、参照クロック信号ＲＥＦと、このＰＬＬ回路
１の出力である内部クロック信号φとを受け、この受け
た２つのクロック信号ＲＥＦ，φの位相差に応じた制御
信号ＵＰ，ＤＯＷＮを出力する。
０と同様、参照クロック信号ＲＥＦと、このＰＬＬ回路
１の出力である内部クロック信号φとを受け、この受け
た２つのクロック信号ＲＥＦ，φの位相差に応じた制御
信号ＵＰ，ＤＯＷＮを出力する。
【００５４】チャージポンプ＋ループフィルタ３は、従
来例のチャージポンプ＋ループフィルタ２２０と同様、
位相比較器２からの制御信号ＵＰ，ＤＯＷＮによって駆
動され、制御電圧Ｖc を出力する。内部クロック信号φ
の位相が参照クロック信号ＲＥＦよりも遅れている場合
は制御電圧Ｖc が上昇し、内部クロック信号φの位相が
参照クロック信号ＲＥＦよりも進んでいる場合は制御電
圧Ｖc が下降する。
来例のチャージポンプ＋ループフィルタ２２０と同様、
位相比較器２からの制御信号ＵＰ，ＤＯＷＮによって駆
動され、制御電圧Ｖc を出力する。内部クロック信号φ
の位相が参照クロック信号ＲＥＦよりも遅れている場合
は制御電圧Ｖc が上昇し、内部クロック信号φの位相が
参照クロック信号ＲＥＦよりも進んでいる場合は制御電
圧Ｖc が下降する。
【００５５】ＶＣＯ回路４は、制御電圧Ｖc に応じた周
波数ｆで発振し、信号φを出力する。出力信号φは負荷
容量ＣＬに直接供給される一方、位相比較器２に帰還さ
れる。
波数ｆで発振し、信号φを出力する。出力信号φは負荷
容量ＣＬに直接供給される一方、位相比較器２に帰還さ
れる。
【００５６】図２はＶＣＯ回路４の構成を示す回路ブロ
ック図である。図２を参照して、このＶＣＯ回路４は、
バイアス発生回路２０およびリングオシレータ５を含
む。バイアス発生回路２０は制御電圧Ｖc に応じたバイ
アス電圧Ｖbp，Ｖbnを出力し、リングオシレータ５はバ
イアス電圧Ｖbp，Ｖbnに応じた周波数ｆで発振する。
ック図である。図２を参照して、このＶＣＯ回路４は、
バイアス発生回路２０およびリングオシレータ５を含
む。バイアス発生回路２０は制御電圧Ｖc に応じたバイ
アス電圧Ｖbp，Ｖbnを出力し、リングオシレータ５はバ
イアス電圧Ｖbp，Ｖbnに応じた周波数ｆで発振する。
【００５７】リングオシレータ５は、リング状に接続さ
れたＭ段（Ｍは素数である。）の遅延時間可変インバー
タ５．１〜５．Ｍを含む。遅延時間可変インバータ５．
１〜５．Ｍの負荷駆動能力は、出力ノードＯＵＴに向か
って順次増大している。
れたＭ段（Ｍは素数である。）の遅延時間可変インバー
タ５．１〜５．Ｍを含む。遅延時間可変インバータ５．
１〜５．Ｍの負荷駆動能力は、出力ノードＯＵＴに向か
って順次増大している。
【００５８】遅延時間可変インバータ５．１〜５．Ｍ
は、それぞれインバータ部５．１ａ〜５．Ｍａと、正側
電流源５．１ｂ〜５．Ｍｂと、負側電流源５．１ｃ〜
５．Ｍｃとを含む。
は、それぞれインバータ部５．１ａ〜５．Ｍａと、正側
電流源５．１ｂ〜５．Ｍｂと、負側電流源５．１ｃ〜
５．Ｍｃとを含む。
【００５９】インバータ部５．１ａ〜５．Ｍａにおいて
は、そのシンボルの大きさがその負荷駆動能力の大きさ
を表している。正側電流源５．１ｂ〜５．Ｍｂおよび負
側電流源５．１ｃ〜５．Ｍｃにおいては、電流源のシン
ボルの数がその電流供給能力の大きさを表している。イ
ンバータ部５．２ａ〜５．Ｍａの負荷駆動能力が前段の
インバータ部５．１ａ〜５．（Ｍ−１）ａのそれのたと
えば３倍になる場合は、電流源５．２ｂ〜５．Ｍｂ，
５．２ｃ〜５．Ｍｃの電流供給能力も前段の電流源５．
１ｂ〜５．（Ｍ−１）ｂ，５．１ｃ〜５．（Ｍ−１）ｃ
のそれの３倍にして、各遅延時間可変インバータ５．１
〜５．Ｍの遅延時間が互いに等しくなるようにしてい
る。
は、そのシンボルの大きさがその負荷駆動能力の大きさ
を表している。正側電流源５．１ｂ〜５．Ｍｂおよび負
側電流源５．１ｃ〜５．Ｍｃにおいては、電流源のシン
ボルの数がその電流供給能力の大きさを表している。イ
ンバータ部５．２ａ〜５．Ｍａの負荷駆動能力が前段の
インバータ部５．１ａ〜５．（Ｍ−１）ａのそれのたと
えば３倍になる場合は、電流源５．２ｂ〜５．Ｍｂ，
５．２ｃ〜５．Ｍｃの電流供給能力も前段の電流源５．
１ｂ〜５．（Ｍ−１）ｂ，５．１ｃ〜５．（Ｍ−１）ｃ
のそれの３倍にして、各遅延時間可変インバータ５．１
〜５．Ｍの遅延時間が互いに等しくなるようにしてい
る。
【００６０】インバータ部５．１ａ〜５．Ｍａは、図３
に示すように、それぞれ直列接続されたＰチャネルＭＯ
Ｓトランジスタ６およびＮチャネルＭＯＳトランジスタ
７を含む。インバータ部５．１ａ〜５．ＭａのＰチャネ
ルＭＯＳトランジスタ６およびＮチャネルＭＯＳトラン
ジスタ７のチャネル幅Ｗを順次大きくすることにより、
インバータ部５．１ｂ〜５．Ｍｂの負荷駆動能力を順次
大きくしている。
に示すように、それぞれ直列接続されたＰチャネルＭＯ
Ｓトランジスタ６およびＮチャネルＭＯＳトランジスタ
７を含む。インバータ部５．１ａ〜５．ＭａのＰチャネ
ルＭＯＳトランジスタ６およびＮチャネルＭＯＳトラン
ジスタ７のチャネル幅Ｗを順次大きくすることにより、
インバータ部５．１ｂ〜５．Ｍｂの負荷駆動能力を順次
大きくしている。
【００６１】トランジスタ６，７の共通接続されたゲー
トがインバータ部５．１ａ〜５．Ｍａの入力ノードとな
り、トランジスタ６，７のソースがインバータ部５．１
ａ〜５．Ｍａの出力ノードとなる。ＰチャネルＭＯＳト
ランジスタ６のドレインは対応する正側電流源５．１ｂ
〜５．Ｍｂに接続され、ＮチャネルＭＯＳトランジスタ
７のドレインは対応する負側電流源５．１ｃ〜５．Ｍｃ
に接続される。
トがインバータ部５．１ａ〜５．Ｍａの入力ノードとな
り、トランジスタ６，７のソースがインバータ部５．１
ａ〜５．Ｍａの出力ノードとなる。ＰチャネルＭＯＳト
ランジスタ６のドレインは対応する正側電流源５．１ｂ
〜５．Ｍｂに接続され、ＮチャネルＭＯＳトランジスタ
７のドレインは対応する負側電流源５．１ｃ〜５．Ｍｃ
に接続される。
【００６２】なお、各遅延時間可変インバータ５．２〜
５．Ｍの負荷駆動能力を、その前段の遅延時間可変イン
バータ５．１〜５．Ｍ−１の負荷駆動能力の３倍に設定
するのが好適であるが、その倍率は３倍でなくてもよい
し、倍率を一定にしなくてもよい。
５．Ｍの負荷駆動能力を、その前段の遅延時間可変イン
バータ５．１〜５．Ｍ−１の負荷駆動能力の３倍に設定
するのが好適であるが、その倍率は３倍でなくてもよい
し、倍率を一定にしなくてもよい。
【００６３】正側電流源５．１ｂ〜５．Ｍｂは、図４に
示すように、そのドレインが電源ノードＶccに接続さ
れ、そのゲートにバイアス電圧Ｖbpが印加されるＰチャ
ネルＭＯＳトランジスタ８や、そのエミッタが抵抗９を
介して電源ノードＶccに接続され、そのベースにバイア
ス電圧Ｖbpが印加されるＰＮＰトランジスタ１０で構成
される。
示すように、そのドレインが電源ノードＶccに接続さ
れ、そのゲートにバイアス電圧Ｖbpが印加されるＰチャ
ネルＭＯＳトランジスタ８や、そのエミッタが抵抗９を
介して電源ノードＶccに接続され、そのベースにバイア
ス電圧Ｖbpが印加されるＰＮＰトランジスタ１０で構成
される。
【００６４】負側電流源５．１ｃ〜５．Ｍｃは、図５に
示すように、そのドレインが接地ノードＧＮＤに接続さ
れ、そのゲートにバイアス電圧Ｖbnが印加されるＮチャ
ネルＭＯＳトランジスタ１１や、そのドレインが抵抗１
３を介して接地ノードＧＮＤに接続され、そのベースに
バイアス電圧Ｖbnが印加されるＮＰＮトランジスタ１２
で構成される。
示すように、そのドレインが接地ノードＧＮＤに接続さ
れ、そのゲートにバイアス電圧Ｖbnが印加されるＮチャ
ネルＭＯＳトランジスタ１１や、そのドレインが抵抗１
３を介して接地ノードＧＮＤに接続され、そのベースに
バイアス電圧Ｖbnが印加されるＮＰＮトランジスタ１２
で構成される。
【００６５】図６はバイアス発生回路２０の構成を例示
する回路図である。図６を参照して、このバイアス発生
回路２０は、オペアンプ１４、ＰチャネルＭＯＳトラン
ジスタ１５，１８、ＮチャネルＭＯＳトランジスタ１
６，１９および抵抗１７を含む。
する回路図である。図６を参照して、このバイアス発生
回路２０は、オペアンプ１４、ＰチャネルＭＯＳトラン
ジスタ１５，１８、ＮチャネルＭＯＳトランジスタ１
６，１９および抵抗１７を含む。
【００６６】ＰチャネルＭＯＳトランジスタ１５、ノー
ドＮ２、ＮチャネルＭＯＳトランジスタ１６、ノードＮ
１および抵抗１７と、ＰチャネルＭＯＳトランジスタ１
８、ノードＮ３およびＮチャネルＭＯＳトランジスタ１
９は、それぞれ電源ノードＶ ccと接地ノードＧＮＤの間
に直列接続される。オペアンプ１４の出力ノードはＮチ
ャネルＭＯＳトランジスタ１６のゲートに接続され、そ
の反転入力ノードはノードＮ１に接続され、その非反転
入力ノードに制御電圧Ｖc が入力される。ＰチャネルＭ
ＯＳトランジスタ１５，１８のゲートは共通接続される
とともにノードＮ２に接続され、ＰチャネルＭＯＳトラ
ンジスタ１５，１８はカレントミラー回路を構成する。
ＮチャネルＭＯＳトランジスタ１９のゲートはノードＮ
３に接続される。
ドＮ２、ＮチャネルＭＯＳトランジスタ１６、ノードＮ
１および抵抗１７と、ＰチャネルＭＯＳトランジスタ１
８、ノードＮ３およびＮチャネルＭＯＳトランジスタ１
９は、それぞれ電源ノードＶ ccと接地ノードＧＮＤの間
に直列接続される。オペアンプ１４の出力ノードはＮチ
ャネルＭＯＳトランジスタ１６のゲートに接続され、そ
の反転入力ノードはノードＮ１に接続され、その非反転
入力ノードに制御電圧Ｖc が入力される。ＰチャネルＭ
ＯＳトランジスタ１５，１８のゲートは共通接続される
とともにノードＮ２に接続され、ＰチャネルＭＯＳトラ
ンジスタ１５，１８はカレントミラー回路を構成する。
ＮチャネルＭＯＳトランジスタ１９のゲートはノードＮ
３に接続される。
【００６７】ノードＮ１の電圧をオペアンプ１４に負帰
還しているので、ノードＮ１の電圧はオペアンプ１４に
よって制御電圧Ｖc に等しくなるように制御される。し
たがって、トランジスタ１５，１６および抵抗１７のパ
スに流れる電流Ｉp は、Ｉp＝Ｖc ／Ｒ（ただし、Ｒは
抵抗１７の抵抗値である。）となる。
還しているので、ノードＮ１の電圧はオペアンプ１４に
よって制御電圧Ｖc に等しくなるように制御される。し
たがって、トランジスタ１５，１６および抵抗１７のパ
スに流れる電流Ｉp は、Ｉp＝Ｖc ／Ｒ（ただし、Ｒは
抵抗１７の抵抗値である。）となる。
【００６８】また、ＰチャネルＭＯＳトランジスタ１
５，１８がカレントミラー回路を構成しているので、Ｐ
チャネルＭＯＳトランジスタ１５，１８のサイズが同じ
であるとすると、ＰチャネルＭＯＳトランジスタ１８お
よびＮチャネルＭＯＳトランジスタ１９に流れる電流も
Ｉp となる。
５，１８がカレントミラー回路を構成しているので、Ｐ
チャネルＭＯＳトランジスタ１５，１８のサイズが同じ
であるとすると、ＰチャネルＭＯＳトランジスタ１８お
よびＮチャネルＭＯＳトランジスタ１９に流れる電流も
Ｉp となる。
【００６９】したがって、図２で示した正側電流源５．
１ｂ〜５．ＭｂをＰチャネルＭＯＳトランジスタで構成
し、そのＰチャネルＭＯＳトランジスタのゲートとノー
ドＮ２を接続しそのＰチャネルＭＯＳトランジスタのゲ
ートにバイアス電圧Ｖbpを入力すれば、そのＰチャネル
ＭＯＳトランジスタにはそのＰチャネルＭＯＳトランジ
スタとＰチャネルＭＯＳトランジスタ１５のサイズ比ｒ
p を電流Ｉp に乗じた電流ｒp Ｉp が流れる。
１ｂ〜５．ＭｂをＰチャネルＭＯＳトランジスタで構成
し、そのＰチャネルＭＯＳトランジスタのゲートとノー
ドＮ２を接続しそのＰチャネルＭＯＳトランジスタのゲ
ートにバイアス電圧Ｖbpを入力すれば、そのＰチャネル
ＭＯＳトランジスタにはそのＰチャネルＭＯＳトランジ
スタとＰチャネルＭＯＳトランジスタ１５のサイズ比ｒ
p を電流Ｉp に乗じた電流ｒp Ｉp が流れる。
【００７０】同様に、図２で示した負側電流源５．１ｃ
〜５．ＭｃをＮチャネルＭＯＳトランジスタで構成し、
そのＮチャネルＭＯＳトランジスタのゲートとノードＮ
３を接続しそのＮチャネルＭＯＳトランジスタのゲート
にバイアス電圧Ｖbnを入力すれば、そのＮチャネルＭＯ
ＳトランジスタにはそのＮチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタ１９のサイズ比ｒn を
Ｉp に乗じた電流ｒnＩp が流れる。
〜５．ＭｃをＮチャネルＭＯＳトランジスタで構成し、
そのＮチャネルＭＯＳトランジスタのゲートとノードＮ
３を接続しそのＮチャネルＭＯＳトランジスタのゲート
にバイアス電圧Ｖbnを入力すれば、そのＮチャネルＭＯ
ＳトランジスタにはそのＮチャネルＭＯＳトランジスタ
とＮチャネルＭＯＳトランジスタ１９のサイズ比ｒn を
Ｉp に乗じた電流ｒnＩp が流れる。
【００７１】この実施例においては、ＶＣＯ回路４の遅
延時間可変インバータ５．１〜５．Ｍの負荷駆動能力が
出力ノードＯＵＴに向かって順次大きくなるようにし、
最終段の遅延時間可変インバータ５．Ｍで直接負荷容量
ＣＬを駆動するので、従来のように負荷駆動用のバッフ
ァ２４２を別途設ける必要がない。したがって、バッフ
ァ２４２による余計な遅延時間ｔd がなくなるので、こ
の遅延時間ｔd によりＰＬＬ回路１の動作が不安定にな
ることがない。
延時間可変インバータ５．１〜５．Ｍの負荷駆動能力が
出力ノードＯＵＴに向かって順次大きくなるようにし、
最終段の遅延時間可変インバータ５．Ｍで直接負荷容量
ＣＬを駆動するので、従来のように負荷駆動用のバッフ
ァ２４２を別途設ける必要がない。したがって、バッフ
ァ２４２による余計な遅延時間ｔd がなくなるので、こ
の遅延時間ｔd によりＰＬＬ回路１の動作が不安定にな
ることがない。
【００７２】また、バッファ２４２による余計な遅延時
間ｔd がなくなる分だけＰＬＬ回路１が安定に動作する
領域が広がるので、その分だけループフィルタ３ｂのキ
ャパシタ２３の容量を小さくできる。したがって、ルー
プフィルタ３ｂを半導体チップ上に形成することが可能
になる。
間ｔd がなくなる分だけＰＬＬ回路１が安定に動作する
領域が広がるので、その分だけループフィルタ３ｂのキ
ャパシタ２３の容量を小さくできる。したがって、ルー
プフィルタ３ｂを半導体チップ上に形成することが可能
になる。
【００７３】ループフィルタ３ｂは、図７（ａ）に示す
ように、抵抗２１，２２およびキャパシタ２３を含み、
その回路構成は図２３で示した従来のＰＬＬ回路２００
のループフィルタ２２０ｂと同じである。
ように、抵抗２１，２２およびキャパシタ２３を含み、
その回路構成は図２３で示した従来のＰＬＬ回路２００
のループフィルタ２２０ｂと同じである。
【００７４】図７（ｂ）はＭＯＳトランジスタのゲート
容量をキャパシタ２３の容量に使用した例を示す一部破
断した平面図、図７（ｃ）はその要部断面図である。
容量をキャパシタ２３の容量に使用した例を示す一部破
断した平面図、図７（ｃ）はその要部断面図である。
【００７５】図７を参照して、Ｐ型シリコン基板２４の
表面がＬＯＣＯＳ膜２５によって分離され、ＬＯＣＯＳ
膜２５から露出したＰ型シリコン基板２４の表面中央部
にゲート酸化膜２６を介してゲート電極２７が形成され
る。この対向するＰ型シリコン基板２４とゲート電極２
７によりキャパシタ２３が構成される。
表面がＬＯＣＯＳ膜２５によって分離され、ＬＯＣＯＳ
膜２５から露出したＰ型シリコン基板２４の表面中央部
にゲート酸化膜２６を介してゲート電極２７が形成され
る。この対向するＰ型シリコン基板２４とゲート電極２
７によりキャパシタ２３が構成される。
【００７６】また、ＬＯＣＯＳ膜２５の上方にポリシリ
コン配線パターン２８が形成され、さらにその上方にア
ルミ配線パターン２９が形成され、表面全体がパッシベ
ーション膜３０で被覆される。
コン配線パターン２８が形成され、さらにその上方にア
ルミ配線パターン２９が形成され、表面全体がパッシベ
ーション膜３０で被覆される。
【００７７】ＬＯＣＯＳ膜２５から露出したＰ型シリコ
ン基板２４の両端部は複数のコンタクトホールＣＨを介
してアルミ配線２９ａに接続され、アルミ配線２９ａは
接地される。
ン基板２４の両端部は複数のコンタクトホールＣＨを介
してアルミ配線２９ａに接続され、アルミ配線２９ａは
接地される。
【００７８】ゲート電極２７の表面は複数のスルーホー
ルＴＨを介してアルミ配線２９ｂに接続され、アルミ配
線２９ｂはスルーホールＴＨを介してポリシリコン配線
２８ａの一端に接続される。このポリシリコン配線２８
ａが図７（ａ）で示した抵抗２２を構成する。
ルＴＨを介してアルミ配線２９ｂに接続され、アルミ配
線２９ｂはスルーホールＴＨを介してポリシリコン配線
２８ａの一端に接続される。このポリシリコン配線２８
ａが図７（ａ）で示した抵抗２２を構成する。
【００７９】ポリシリコン配線２８ａの他端はアルミ配
線２９ｃによりポリシリコン配線２８ｂの一端に接続さ
れるとともに、ノードＮ５を介してバイアス発生回路２
０に接続される。また、ポリシリコン配線２８ｂ〜２８
ｅは、複数のスルーホールＴＨおよびアルミ配線２９ｄ
〜２９ｆによって直列接続される。直列接続されたポリ
シリコン配線２８ｂ〜２８ｅは、図７（ａ）で示した抵
抗２１を構成する。ポリシリコン配線２８ｅの他端はス
ルーホールＴＨおよびアルミ配線２９ｇによりノードＮ
４を介してチャージポンプの出力ノードに接続される。
線２９ｃによりポリシリコン配線２８ｂの一端に接続さ
れるとともに、ノードＮ５を介してバイアス発生回路２
０に接続される。また、ポリシリコン配線２８ｂ〜２８
ｅは、複数のスルーホールＴＨおよびアルミ配線２９ｄ
〜２９ｆによって直列接続される。直列接続されたポリ
シリコン配線２８ｂ〜２８ｅは、図７（ａ）で示した抵
抗２１を構成する。ポリシリコン配線２８ｅの他端はス
ルーホールＴＨおよびアルミ配線２９ｇによりノードＮ
４を介してチャージポンプの出力ノードに接続される。
【００８０】このように半導体チップ上にループフィル
タ３ｂを形成すれば、ループフィルタ２２０ｂを外付け
で設けていた従来に比べ、ＰＬＬ回路１の小型化、低価
格化および信頼性の向上を図ることができる。
タ３ｂを形成すれば、ループフィルタ２２０ｂを外付け
で設けていた従来に比べ、ＰＬＬ回路１の小型化、低価
格化および信頼性の向上を図ることができる。
【００８１】［実施例２］図８はこの発明の第２実施例
によるＰＬＬ回路３１の構成を示すブロック図である。
図８を参照して、ＰＬＬ回路３１は、位相比較器２、チ
ャージポンプ＋ループフィルタ３およびＶＣＯ回路４に
加え、１／ｎ分周器３２を含む。１／ｎ分周器３２は、
ＶＣＯ回路４の出力φを１／ｎ分周して位相比較器２に
帰還させる。したがって、このＰＬＬ回路３１によれ
ば、参照クロック信号ＲＥＦよりも分周比１／ｎの逆数
倍（ｎ倍）だけ高い周波数の内部クロック信号φを生成
できる。なお、分周器３２の動作速度が有限であるた
め、分周器３２で遅延時間ｔd が生じ、上述のごとくＰ
ＬＬ回路３１が安定に動作する領域が第１実施例のＰＬ
Ｌ回路１よりも狭くなる。しかし、分周器３２により生
じる遅延時間ｔd は、従来例のバッファで生じる１０ｎ
ｓｅｃ程度の遅延時間ｔd よりも小さいので、ＰＬＬ回
路３１が安定に動作する領域は従来のＰＬＬ回路２００
よりも広い。
によるＰＬＬ回路３１の構成を示すブロック図である。
図８を参照して、ＰＬＬ回路３１は、位相比較器２、チ
ャージポンプ＋ループフィルタ３およびＶＣＯ回路４に
加え、１／ｎ分周器３２を含む。１／ｎ分周器３２は、
ＶＣＯ回路４の出力φを１／ｎ分周して位相比較器２に
帰還させる。したがって、このＰＬＬ回路３１によれ
ば、参照クロック信号ＲＥＦよりも分周比１／ｎの逆数
倍（ｎ倍）だけ高い周波数の内部クロック信号φを生成
できる。なお、分周器３２の動作速度が有限であるた
め、分周器３２で遅延時間ｔd が生じ、上述のごとくＰ
ＬＬ回路３１が安定に動作する領域が第１実施例のＰＬ
Ｌ回路１よりも狭くなる。しかし、分周器３２により生
じる遅延時間ｔd は、従来例のバッファで生じる１０ｎ
ｓｅｃ程度の遅延時間ｔd よりも小さいので、ＰＬＬ回
路３１が安定に動作する領域は従来のＰＬＬ回路２００
よりも広い。
【００８２】［実施例３］図９はこの発明の第３実施例
によるＶＣＯ回路４０の構成を示すブロック図である。
図９では、簡単のため、電流制御関係の回路（図２で示
したバイアス発生回路２０や電流源５．１ｂ〜５．Ｍ
ｂ，５．１ｃ〜５．Ｍｃ）は省略されている。
によるＶＣＯ回路４０の構成を示すブロック図である。
図９では、簡単のため、電流制御関係の回路（図２で示
したバイアス発生回路２０や電流源５．１ｂ〜５．Ｍ
ｂ，５．１ｃ〜５．Ｍｃ）は省略されている。
【００８３】このＶＣＯ回路４０は、デューティー比が
５０％でないクロック信号φを生成できる回路であっ
て、ＮＡＮＤゲート４１と、所定の遅延時間ｔd1を持つ
第１のディレイ・ライン４３と、所定の遅延時間ｔ
d2（ただしｔd2≒ｔd1である。）を持つ第２のディレイ
・ライン４４とを含む。第１および第２のディレイ・ラ
イン４３，４４は、それぞれ直列接続された偶数個の遅
延時間可変インバータ４２を含む。
５０％でないクロック信号φを生成できる回路であっ
て、ＮＡＮＤゲート４１と、所定の遅延時間ｔd1を持つ
第１のディレイ・ライン４３と、所定の遅延時間ｔ
d2（ただしｔd2≒ｔd1である。）を持つ第２のディレイ
・ライン４４とを含む。第１および第２のディレイ・ラ
イン４３，４４は、それぞれ直列接続された偶数個の遅
延時間可変インバータ４２を含む。
【００８４】第１のディレイ・ライン４３は、ＮＡＮＤ
ゲート４１の出力ノードと中間ノードＮ４３の間に接続
され、中間ノードＮ４３はＮＡＮＤゲート４１の一方の
入力ノード４１ｂに接続される。また、第２のディレイ
・ライン４４は、中間ノードＮ４３とＮＡＮＤゲート４
１の他方の入力ノード４１ａの間に接続される。出力ノ
ードＯＵＴは、第２のディレイ・ライン４４の奇数番目
（図では最終段の１個前）の遅延時間可変インバータ４
２の出力ノードに接続される。遅延時間可変インバータ
４２の負荷駆動能力は出力ノードＯＵＴに向かって順次
増大している。
ゲート４１の出力ノードと中間ノードＮ４３の間に接続
され、中間ノードＮ４３はＮＡＮＤゲート４１の一方の
入力ノード４１ｂに接続される。また、第２のディレイ
・ライン４４は、中間ノードＮ４３とＮＡＮＤゲート４
１の他方の入力ノード４１ａの間に接続される。出力ノ
ードＯＵＴは、第２のディレイ・ライン４４の奇数番目
（図では最終段の１個前）の遅延時間可変インバータ４
２の出力ノードに接続される。遅延時間可変インバータ
４２の負荷駆動能力は出力ノードＯＵＴに向かって順次
増大している。
【００８５】次に、図９に示したＶＣＯ回路４０の動作
について説明する。もし、ＮＡＮＤゲート４１の他方入
力ノード４１ａが常に「Ｈ」レベルであるならば、ＶＣ
Ｏ回路４０は、ＮＡＮＤゲート４１および第１のディレ
イ・ライン４３からなるリングオシレータとして動作す
る。この場合、第１のディレイ・ライン４３の出力信号
Ｃ４３′は、図１０（ａ）に示すように、その遅延時間
ｔd1の２倍の時間２ｔ d1（正確にはＮＡＮＤゲート４１
の遅延時間と第１のディレイ・ライン４３の遅延時間ｔ
d1を加算した時間の２倍の時間）を１周期とするデュー
ティー比５０％の矩形波信号となる。また、ＮＡＮＤゲ
ート４１の他方入力ノード４１ａが「Ｌ」レベルになる
と、そのときから約ｔd1だけ遅れてノードＮ４３が
「Ｈ」レベルになる。
について説明する。もし、ＮＡＮＤゲート４１の他方入
力ノード４１ａが常に「Ｈ」レベルであるならば、ＶＣ
Ｏ回路４０は、ＮＡＮＤゲート４１および第１のディレ
イ・ライン４３からなるリングオシレータとして動作す
る。この場合、第１のディレイ・ライン４３の出力信号
Ｃ４３′は、図１０（ａ）に示すように、その遅延時間
ｔd1の２倍の時間２ｔ d1（正確にはＮＡＮＤゲート４１
の遅延時間と第１のディレイ・ライン４３の遅延時間ｔ
d1を加算した時間の２倍の時間）を１周期とするデュー
ティー比５０％の矩形波信号となる。また、ＮＡＮＤゲ
ート４１の他方入力ノード４１ａが「Ｌ」レベルになる
と、そのときから約ｔd1だけ遅れてノードＮ４３が
「Ｈ」レベルになる。
【００８６】ここで、信号Ｃ４３′を第２のディレイ・
ライン４４によってその遅延時間ｔ d2だけ遅延させた信
号Ｃ４４′をＮＡＮＤゲート４１の他方入力ノード４１
ａに入力することを考える。信号Ｃ４４′は、図１０
（ｂ）に示すように、信号Ｃ４３′と相補な信号とな
る。信号Ｃ４４′が「Ｌ」レベルになると、そのときか
ら約ｔd1だけ遅れてノードＮ４３が「Ｈ」レベルになる
ので、ノードＮ４３へ現れる信号Ｃ４３は、図１０
（ｃ）に示すように、信号Ｃ４３′の「Ｌ」レベルの部
分を１つおきに「Ｈ」レベルにしたものとなる。これに
応じて、ＮＡＮＤゲートの他方入力ノード４１ａに現れ
るクロック信号Ｃ４４は、図１０（ｄ）に示すように、
信号Ｃ４３からｔd2だけ遅延したものとなる。また、出
力信号φは、信号Ｃ４４を反転した信号であるから、図
１０（ｅ）に示すように、デューティー比が約２５％の
矩形波信号となる。
ライン４４によってその遅延時間ｔ d2だけ遅延させた信
号Ｃ４４′をＮＡＮＤゲート４１の他方入力ノード４１
ａに入力することを考える。信号Ｃ４４′は、図１０
（ｂ）に示すように、信号Ｃ４３′と相補な信号とな
る。信号Ｃ４４′が「Ｌ」レベルになると、そのときか
ら約ｔd1だけ遅れてノードＮ４３が「Ｈ」レベルになる
ので、ノードＮ４３へ現れる信号Ｃ４３は、図１０
（ｃ）に示すように、信号Ｃ４３′の「Ｌ」レベルの部
分を１つおきに「Ｈ」レベルにしたものとなる。これに
応じて、ＮＡＮＤゲートの他方入力ノード４１ａに現れ
るクロック信号Ｃ４４は、図１０（ｄ）に示すように、
信号Ｃ４３からｔd2だけ遅延したものとなる。また、出
力信号φは、信号Ｃ４４を反転した信号であるから、図
１０（ｅ）に示すように、デューティー比が約２５％の
矩形波信号となる。
【００８７】図１１は図９で示したＶＣＯ回路４０の具
体例であるＶＣＯ回路５０の構成を示す回路ブロック
図、図１２はその動作を示すタイムチャートである。図
１１を参照して、このＶＣＯ回路５０は、ＮＡＮＤゲー
ト５１と第１および第２のディレイ・ライン５８，５９
を含む。第１のディレイ・ライン５８は直列接続された
２つの遅延時間可変インバータ５２，５３を含み、第１
のディレイ・ライン５９は直列接続された４つの遅延時
間可変インバータ５４〜５７を含む。
体例であるＶＣＯ回路５０の構成を示す回路ブロック
図、図１２はその動作を示すタイムチャートである。図
１１を参照して、このＶＣＯ回路５０は、ＮＡＮＤゲー
ト５１と第１および第２のディレイ・ライン５８，５９
を含む。第１のディレイ・ライン５８は直列接続された
２つの遅延時間可変インバータ５２，５３を含み、第１
のディレイ・ライン５９は直列接続された４つの遅延時
間可変インバータ５４〜５７を含む。
【００８８】第１のディレイ・ライン５８は、ＮＡＮＤ
ゲート５１の出力ノードと中間ノードＮ５３の間に接続
され、中間ノードＮ５３はＮＡＮＤゲート５１の一方入
力ノード５１ｂに接続される。また、第２のディレイ・
ライン５９は、中間ノードＮ５３とＮＡＮＤゲート５１
の他方入力ノード５１ａの間に接続される。出力ノード
ＯＵＴは遅延時間可変インバータ５６の出力ノードに接
続される。遅延時間可変インバータ５４，５５，５６の
負荷駆動能力は出力ノードＯＵＴに向かって順次増大し
ている。
ゲート５１の出力ノードと中間ノードＮ５３の間に接続
され、中間ノードＮ５３はＮＡＮＤゲート５１の一方入
力ノード５１ｂに接続される。また、第２のディレイ・
ライン５９は、中間ノードＮ５３とＮＡＮＤゲート５１
の他方入力ノード５１ａの間に接続される。出力ノード
ＯＵＴは遅延時間可変インバータ５６の出力ノードに接
続される。遅延時間可変インバータ５４，５５，５６の
負荷駆動能力は出力ノードＯＵＴに向かって順次増大し
ている。
【００８９】ＮＡＮＤゲート５１の出力信号Ｃ５１およ
び遅延時間可変インバータ５２〜５７の出力信号Ｃ５２
〜Ｃ５７は、図１２に示すように、各素子が持つ遅延時
間だけ遅れて順次反転する。信号Ｃ５３が「Ｈ」レベル
であるときは、ＮＡＮＤゲート５１はインバータとして
動作し、信号Ｃ５１は遅延時間可変インバータ５７の出
力信号Ｃ５７の立上りに応じて立下る。また、信号Ｃ５
７が「Ｈ」レベルであるときは、ＮＡＮＤゲート５１は
インバータとして動作し、信号Ｃ５１は遅延時間可変イ
ンバータ５３の出力信号Ｃ５３の立下りに応じて立上
る。この場合、１周期が１．１（ｎｓｅｃ）、パルス幅
０．３（ｎｓｅｃ）（デューティ比約２７％）の出力信
号φ（信号Ｃ５６）が得られた。
び遅延時間可変インバータ５２〜５７の出力信号Ｃ５２
〜Ｃ５７は、図１２に示すように、各素子が持つ遅延時
間だけ遅れて順次反転する。信号Ｃ５３が「Ｈ」レベル
であるときは、ＮＡＮＤゲート５１はインバータとして
動作し、信号Ｃ５１は遅延時間可変インバータ５７の出
力信号Ｃ５７の立上りに応じて立下る。また、信号Ｃ５
７が「Ｈ」レベルであるときは、ＮＡＮＤゲート５１は
インバータとして動作し、信号Ｃ５１は遅延時間可変イ
ンバータ５３の出力信号Ｃ５３の立下りに応じて立上
る。この場合、１周期が１．１（ｎｓｅｃ）、パルス幅
０．３（ｎｓｅｃ）（デューティ比約２７％）の出力信
号φ（信号Ｃ５６）が得られた。
【００９０】図１３は図９で示したＶＣＯ回路４０の他
の具体例であるＶＣＯ回路６０の構成を示す回路ブロッ
ク図、図１４はその動作を示すタイムチャートである。
図１３を参照して、このＶＣＯ回路６０は、ＮＡＮＤゲ
ート６１と、第１および第２のディレイ・ライン８０，
８１を含む。第１のディレイ・ライン８０は直列接続さ
れた８個の遅延時間可変インバータ６２〜６９を含み、
第２のディレイ・ライン８１は直列接続された１０個の
遅延時間可変インバータ７０〜７９を含む。
の具体例であるＶＣＯ回路６０の構成を示す回路ブロッ
ク図、図１４はその動作を示すタイムチャートである。
図１３を参照して、このＶＣＯ回路６０は、ＮＡＮＤゲ
ート６１と、第１および第２のディレイ・ライン８０，
８１を含む。第１のディレイ・ライン８０は直列接続さ
れた８個の遅延時間可変インバータ６２〜６９を含み、
第２のディレイ・ライン８１は直列接続された１０個の
遅延時間可変インバータ７０〜７９を含む。
【００９１】第１のディレイ・ライン８０は、ＮＡＮＤ
ゲート６１の出力ノードと中間ノードＮ６９の間に接続
され、中間ノードＮ６９はＮＡＮＤゲート６１の一方入
力ノード６１ｂに接続される。また、第２のディレイ・
ライン８１は、中間ノードＮ６９とＮＡＮＤゲート６１
の他方入力ノード６１ａの間に接続される。出力ノード
ＯＵＴは遅延時間可変インバータ７８の出力ノードに接
続される。遅延時間可変インバータ７０〜７８の負荷駆
動能力は出力ノードＯＵＴに向かって順次増大してい
る。
ゲート６１の出力ノードと中間ノードＮ６９の間に接続
され、中間ノードＮ６９はＮＡＮＤゲート６１の一方入
力ノード６１ｂに接続される。また、第２のディレイ・
ライン８１は、中間ノードＮ６９とＮＡＮＤゲート６１
の他方入力ノード６１ａの間に接続される。出力ノード
ＯＵＴは遅延時間可変インバータ７８の出力ノードに接
続される。遅延時間可変インバータ７０〜７８の負荷駆
動能力は出力ノードＯＵＴに向かって順次増大してい
る。
【００９２】ＮＡＮＤゲート６１の出力信号Ｃ６１およ
び遅延時間可変インバータ６２，６９，７０，７１，７
８，７９の出力信号Ｃ６２，Ｃ６９，Ｃ７０，Ｃ７１，
Ｃ７８，Ｃ７９は、図１４に示すように、所定の遅延時
間だけ遅れて順次反転する。この場合、１周期が約６．
５（ｎｓｅｃ）、パルス幅約２（ｎｓｅｃ）（デューテ
ィー比約３１％）の出力信号φ（信号Ｃ７８）が得られ
た。
び遅延時間可変インバータ６２，６９，７０，７１，７
８，７９の出力信号Ｃ６２，Ｃ６９，Ｃ７０，Ｃ７１，
Ｃ７８，Ｃ７９は、図１４に示すように、所定の遅延時
間だけ遅れて順次反転する。この場合、１周期が約６．
５（ｎｓｅｃ）、パルス幅約２（ｎｓｅｃ）（デューテ
ィー比約３１％）の出力信号φ（信号Ｃ７８）が得られ
た。
【００９３】この実施例のＶＣＯ回路４０，５０，６０
においては、遅延時間可変インバータの負荷駆動能力を
出力ノードに向かって順次増大させたので、従来のよう
に負荷駆動用のバッファ２４２を別途設ける必要がな
い。また、従来のようにデコーダ２４１を設けることな
くデューティー比が２５％程度のノンオーバーラップ信
号を得ることができる。したがって、このＶＣＯ回路４
０，５０，６０を用いてＰＬＬ回路を構成すれば、回路
の小型化、低価格化、信頼性の向上などを図ることがで
きる。
においては、遅延時間可変インバータの負荷駆動能力を
出力ノードに向かって順次増大させたので、従来のよう
に負荷駆動用のバッファ２４２を別途設ける必要がな
い。また、従来のようにデコーダ２４１を設けることな
くデューティー比が２５％程度のノンオーバーラップ信
号を得ることができる。したがって、このＶＣＯ回路４
０，５０，６０を用いてＰＬＬ回路を構成すれば、回路
の小型化、低価格化、信頼性の向上などを図ることがで
きる。
【００９４】［実施例４］図１５はこの発明の第４実施
例によるＰＬＬ回路９０の構成を示すブロック図であ
る。図１５を参照して、このＰＬＬ回路９０は、位相比
較器２、チャージポンプ＋ループフィルタ３およびＶＣ
Ｏ回路９１を備える。
例によるＰＬＬ回路９０の構成を示すブロック図であ
る。図１５を参照して、このＰＬＬ回路９０は、位相比
較器２、チャージポンプ＋ループフィルタ３およびＶＣ
Ｏ回路９１を備える。
【００９５】位相比較器２およびチャージポンプ＋ルー
プフィルタ３は図１で説明したものと同じであるので説
明は省略される。ＶＣＯ回路９１は、制御電圧Ｖc に応
じた周波数ｆで発振し、デューティー比が２５％の２相
のノンオーバーラップ信号φ１，φ２を出力する。信号
φ１，φ２は負荷容量ＣＬに直接供給される。信号φ１
は負荷容量ＣＬに出力される一方、位相比較器２に帰還
される。
プフィルタ３は図１で説明したものと同じであるので説
明は省略される。ＶＣＯ回路９１は、制御電圧Ｖc に応
じた周波数ｆで発振し、デューティー比が２５％の２相
のノンオーバーラップ信号φ１，φ２を出力する。信号
φ１，φ２は負荷容量ＣＬに直接供給される。信号φ１
は負荷容量ＣＬに出力される一方、位相比較器２に帰還
される。
【００９６】図１６はＶＣＯ回路９１の構成を示す回路
ブロック図である。図１６では、簡単のため、電流制御
関係の回路（図２で示したバイアス発生回路２０や電流
源５．１ｂ〜５．Ｍｂ，５．１ｃ〜５．Ｍｃ）は省略さ
れている。このＶＣＯ回路９１は、ＮＡＮＤゲート９２
と、第１および第２のディレイ・ライン１０１，１０２
を含む。第１および第２のディレイ・ライン１０１，１
０２は、それぞれ直列接続された４つの遅延時間可変イ
ンバータ９３〜９６；９７〜１００を含む。第１のディ
レイ・ライン１０１は、ＮＡＮＤゲート９２の出力ノー
ドと中間ノードＮ９６の間に接続され、中間ノードＮ９
６はＮＡＮＤゲート９２の一方入力ノード９２ｂに接続
される。また、第２のディレイ・ライン１０２は、中間
ノードＮ９６とＮＡＮＤゲート９２の他方入力ノード９
２ａの間に接続される。第１の出力ノードＯＵＴ１は遅
延時間可変インバータ９３の出力ノードに接続され、第
２の出力ノードＯＵＴ２は遅延時間可変インバータ９９
の出力ノードに接続される。
ブロック図である。図１６では、簡単のため、電流制御
関係の回路（図２で示したバイアス発生回路２０や電流
源５．１ｂ〜５．Ｍｂ，５．１ｃ〜５．Ｍｃ）は省略さ
れている。このＶＣＯ回路９１は、ＮＡＮＤゲート９２
と、第１および第２のディレイ・ライン１０１，１０２
を含む。第１および第２のディレイ・ライン１０１，１
０２は、それぞれ直列接続された４つの遅延時間可変イ
ンバータ９３〜９６；９７〜１００を含む。第１のディ
レイ・ライン１０１は、ＮＡＮＤゲート９２の出力ノー
ドと中間ノードＮ９６の間に接続され、中間ノードＮ９
６はＮＡＮＤゲート９２の一方入力ノード９２ｂに接続
される。また、第２のディレイ・ライン１０２は、中間
ノードＮ９６とＮＡＮＤゲート９２の他方入力ノード９
２ａの間に接続される。第１の出力ノードＯＵＴ１は遅
延時間可変インバータ９３の出力ノードに接続され、第
２の出力ノードＯＵＴ２は遅延時間可変インバータ９９
の出力ノードに接続される。
【００９７】遅延時間可変インバータ９４〜９６の負荷
駆動能力は小さく、遅延時間可変インバータ９７〜９９
の負荷駆動能力は第２の出力ノードＯＵＴ２に向かって
順次増大している。遅延時間可変インバータ１００、Ｎ
ＡＮＤゲート９２および遅延時間可変インバータ９３の
負荷駆動能力は、第１の出力ノードＯＵＴ１に向かって
順次増大している。
駆動能力は小さく、遅延時間可変インバータ９７〜９９
の負荷駆動能力は第２の出力ノードＯＵＴ２に向かって
順次増大している。遅延時間可変インバータ１００、Ｎ
ＡＮＤゲート９２および遅延時間可変インバータ９３の
負荷駆動能力は、第１の出力ノードＯＵＴ１に向かって
順次増大している。
【００９８】このＶＣＯ回路９１の動作については、図
９で示したＶＣＯ回路４０と同様であるので説明は省略
される。図１７は第１および第２の出力ノードＯＵＴ
１，ＯＵＴ２からそれぞれ出力される信号φ１，φ２を
示す波形図である。信号φ１，φ２は、ＣＭＯＳ集積回
路でよく用いられる２相のノンオーバーラップ信号とな
る。信号φ１，φ２は、たとえば図１４の信号Ｃ６２と
信号Ｃ７８に相当する。
９で示したＶＣＯ回路４０と同様であるので説明は省略
される。図１７は第１および第２の出力ノードＯＵＴ
１，ＯＵＴ２からそれぞれ出力される信号φ１，φ２を
示す波形図である。信号φ１，φ２は、ＣＭＯＳ集積回
路でよく用いられる２相のノンオーバーラップ信号とな
る。信号φ１，φ２は、たとえば図１４の信号Ｃ６２と
信号Ｃ７８に相当する。
【００９９】この実施例のＰＬＬ回路９０においては、
従来例のようにデコーダやバッファを用いることなく、
２相のノンオーバーラップ信号を生成できる。したがっ
て、回路の小型化、低価格化、信頼性の向上などを図る
ことができる。
従来例のようにデコーダやバッファを用いることなく、
２相のノンオーバーラップ信号を生成できる。したがっ
て、回路の小型化、低価格化、信頼性の向上などを図る
ことができる。
【０１００】［実施例５］図１８はこの発明の第５実施
例によるＶＣＯ回路１１０の構成を示す回路ブロック図
である。このＶＣＯ回路１１０は、図９で示したＶＣＯ
回路４０のＮＡＮＤゲート４１をＮＯＲゲート１１１で
置換したものであり、デューティー比が２５％程度のク
ロック信号φを生成できる回路である。
例によるＶＣＯ回路１１０の構成を示す回路ブロック図
である。このＶＣＯ回路１１０は、図９で示したＶＣＯ
回路４０のＮＡＮＤゲート４１をＮＯＲゲート１１１で
置換したものであり、デューティー比が２５％程度のク
ロック信号φを生成できる回路である。
【０１０１】図１８を参照して、このＶＣＯ回路１１０
は、ＮＯＲゲート１１１と、所定の遅延時間ｔd1を持つ
第１のディレイ・ライン１１３と、所定の遅延時間ｔd2
（ただし、ｔd2≒ｔd1である）を持つ第２のディレイ・
ライン１１４とを含む。第１および第２のディレイ・ラ
イン１１３，１１４は、それぞれ直列接続された偶数個
の遅延時間可変インバータ１１２を含む。
は、ＮＯＲゲート１１１と、所定の遅延時間ｔd1を持つ
第１のディレイ・ライン１１３と、所定の遅延時間ｔd2
（ただし、ｔd2≒ｔd1である）を持つ第２のディレイ・
ライン１１４とを含む。第１および第２のディレイ・ラ
イン１１３，１１４は、それぞれ直列接続された偶数個
の遅延時間可変インバータ１１２を含む。
【０１０２】第１のディレイ・ライン１１３は、ＮＯＲ
ゲート１１１の出力ノードと中間ノードＮ１１３の間に
接続され、中間ノードＮ１１３はＮＯＲゲート１１１の
一方入力ノード１１１ｂに接続される。また、第２のデ
ィレイ・ライン１１４は、中間ノードＮ４３とＮＯＲゲ
ート１１１の他方入力ノード１１１ａの間に接続され
る。出力ノードＯＵＴは第２のディレイ・ライン１１４
の出力ノード（ＮＯＲゲート１１１の他方入力ノード１
１１ａ）に接続される。遅延時間可変インバータ１１２
の負荷駆動能力は出力ノードＯＵＴに向かって順次増大
している。
ゲート１１１の出力ノードと中間ノードＮ１１３の間に
接続され、中間ノードＮ１１３はＮＯＲゲート１１１の
一方入力ノード１１１ｂに接続される。また、第２のデ
ィレイ・ライン１１４は、中間ノードＮ４３とＮＯＲゲ
ート１１１の他方入力ノード１１１ａの間に接続され
る。出力ノードＯＵＴは第２のディレイ・ライン１１４
の出力ノード（ＮＯＲゲート１１１の他方入力ノード１
１１ａ）に接続される。遅延時間可変インバータ１１２
の負荷駆動能力は出力ノードＯＵＴに向かって順次増大
している。
【０１０３】次に、図１８に示したＶＣＯ回路１１０の
動作について説明するが、もし、ＮＯＲゲート１１１の
他方入力ノード１１１ａが常に「Ｌ」レベルであるなら
ば、ＶＣＯ回路１１０は、ＮＯＲゲート１１１および第
１のディレイ・ライン１１３からなるリングオシレータ
として動作する。この場合、第１のディレイ・ライン１
１３の出力信号Ｃ１１３′は、図１９（ａ）に示すよう
に、その遅延時間ｔd1の２倍の時間にｔd1（正確にはＮ
ＯＲゲート１１１の遅延時間と第１のディレイ・ライン
１１３の遅延時間ｔd1を加算した時間の２倍の時間）を
１周期とするデューティー比５０％の矩形波信号とな
る。また、ＮＯＲゲート１１１の他方入力ノード１１１
ａが「Ｈ」レベルになると、そのときから約ｔd1だけ遅
れてノードＮ１１３が「Ｌ」レベルになる。
動作について説明するが、もし、ＮＯＲゲート１１１の
他方入力ノード１１１ａが常に「Ｌ」レベルであるなら
ば、ＶＣＯ回路１１０は、ＮＯＲゲート１１１および第
１のディレイ・ライン１１３からなるリングオシレータ
として動作する。この場合、第１のディレイ・ライン１
１３の出力信号Ｃ１１３′は、図１９（ａ）に示すよう
に、その遅延時間ｔd1の２倍の時間にｔd1（正確にはＮ
ＯＲゲート１１１の遅延時間と第１のディレイ・ライン
１１３の遅延時間ｔd1を加算した時間の２倍の時間）を
１周期とするデューティー比５０％の矩形波信号とな
る。また、ＮＯＲゲート１１１の他方入力ノード１１１
ａが「Ｈ」レベルになると、そのときから約ｔd1だけ遅
れてノードＮ１１３が「Ｌ」レベルになる。
【０１０４】ここで信号Ｃ１１３′を第２のディレイ・
ライン１１４によってｔd2だけ遅延させた信号φ′をＮ
ＯＲゲート１１１の他方入力ノード１１１ａに入力させ
ることを考える。信号φ′は、図１９（ｂ）に示すよう
に、信号Ｃ１１３′と相補な信号となる。信号φ′が
「Ｈ」レベルになると、そのときから約ｔd1だけ遅れて
ノードＮ１１３が「Ｌ」レベルになるから、ノードＮ１
１３に現れる信号Ｃ１１３は、図１０（ｃ）に示すよう
に、信号Ｃ１１３′の「Ｈ」レベルの部分を１つおきに
「Ｌ」レベルにしたものとなる。したがって、信号Ｃ１
１３はデューティー比２５％の矩形波信号となり、応じ
て、出力信号φも、図１０（ｄ）に示すようにデューテ
ィー比２５％の矩形波信号となる。
ライン１１４によってｔd2だけ遅延させた信号φ′をＮ
ＯＲゲート１１１の他方入力ノード１１１ａに入力させ
ることを考える。信号φ′は、図１９（ｂ）に示すよう
に、信号Ｃ１１３′と相補な信号となる。信号φ′が
「Ｈ」レベルになると、そのときから約ｔd1だけ遅れて
ノードＮ１１３が「Ｌ」レベルになるから、ノードＮ１
１３に現れる信号Ｃ１１３は、図１０（ｃ）に示すよう
に、信号Ｃ１１３′の「Ｈ」レベルの部分を１つおきに
「Ｌ」レベルにしたものとなる。したがって、信号Ｃ１
１３はデューティー比２５％の矩形波信号となり、応じ
て、出力信号φも、図１０（ｄ）に示すようにデューテ
ィー比２５％の矩形波信号となる。
【０１０５】図２０は図１８で示したＶＣＯ回路１１０
の具体例であるＶＣＯ回路１２０の構成を示す回路ブロ
ック図、図２１はその動作を示すタイムチャートであ
る。図２０を参照して、このＶＣＯ回路１２０は、ＮＯ
Ｒゲート１２１と、第１および第２のディレイ・ライン
１３２，１３３を含む。第１のディレイ・ライン１３２
は直列接続された４つの遅延時間可変インバータ１２２
〜１２５含み、第２のディレイ・ライン１３３は直列接
続された６つの遅延時間可変インバータ１２６〜１３１
を含む。
の具体例であるＶＣＯ回路１２０の構成を示す回路ブロ
ック図、図２１はその動作を示すタイムチャートであ
る。図２０を参照して、このＶＣＯ回路１２０は、ＮＯ
Ｒゲート１２１と、第１および第２のディレイ・ライン
１３２，１３３を含む。第１のディレイ・ライン１３２
は直列接続された４つの遅延時間可変インバータ１２２
〜１２５含み、第２のディレイ・ライン１３３は直列接
続された６つの遅延時間可変インバータ１２６〜１３１
を含む。
【０１０６】第１のディレイ・ライン１３２は、ＮＯＲ
ゲート１２１の出力ノードと中間ノードＮ１２５の間に
接続され、中間ノードＮ１２５はＮＯＲゲート１２１の
一方入力ノード１２１ｂに接続される。また、第２のデ
ィレイ・ライン１３３は、中間ノードＮ１２５とＮＯＲ
ゲート１２１の他方入力ノードＮ１２１ａの間に接続さ
れる。ＮＯＲゲート１２１の出力信号Ｃ１２１および遅
延時間可変インバータ１２３，１２５，１２７，１２
９，１３１の出力信号Ｃ１２３，Ｃ１２５，Ｃ１２７，
Ｃ１２９，Ｃ１３１は、図２１に示すように、所定の遅
延時間ずつ位相がずれたものとなるがこれらのうち、た
とえば信号Ｃ１２３と信号Ｃ１３１は２相のノンオーバ
ーラップ信号となっている。
ゲート１２１の出力ノードと中間ノードＮ１２５の間に
接続され、中間ノードＮ１２５はＮＯＲゲート１２１の
一方入力ノード１２１ｂに接続される。また、第２のデ
ィレイ・ライン１３３は、中間ノードＮ１２５とＮＯＲ
ゲート１２１の他方入力ノードＮ１２１ａの間に接続さ
れる。ＮＯＲゲート１２１の出力信号Ｃ１２１および遅
延時間可変インバータ１２３，１２５，１２７，１２
９，１３１の出力信号Ｃ１２３，Ｃ１２５，Ｃ１２７，
Ｃ１２９，Ｃ１３１は、図２１に示すように、所定の遅
延時間ずつ位相がずれたものとなるがこれらのうち、た
とえば信号Ｃ１２３と信号Ｃ１３１は２相のノンオーバ
ーラップ信号となっている。
【０１０７】この実施例のＶＣＯ回路１１０，１２０を
用いても、バッファ２４２やデコーダ２４１のないＰＬ
Ｌ回路を構成できる。
用いても、バッファ２４２やデコーダ２４１のないＰＬ
Ｌ回路を構成できる。
【０１０８】
【発明の効果】以上のように、請求項１の発明の発振器
にあっては、直列接続された複数の遅延素子の終端の素
子の出力に同期して中間の素子の出力を始端の素子に入
力させるので、終端の素子の出力に同期して始端から中
間までの複数の素子をリング状に接続して発振させた
り、接続を遮断して発振停止させることができる。した
がって、中間の素子や出力を取出す素子を適当に選択す
れば、デューティー比が２５％程度の複数相のノンオー
バーラップ信号を得ることができる。
にあっては、直列接続された複数の遅延素子の終端の素
子の出力に同期して中間の素子の出力を始端の素子に入
力させるので、終端の素子の出力に同期して始端から中
間までの複数の素子をリング状に接続して発振させた
り、接続を遮断して発振停止させることができる。した
がって、中間の素子や出力を取出す素子を適当に選択す
れば、デューティー比が２５％程度の複数相のノンオー
バーラップ信号を得ることができる。
【０１０９】また、請求項２の発明の電圧制御型発振器
にあっては、遅延時間可変素子の負荷駆動能力を出力側
に向かって順次増大させたので、別途バッファを設ける
ことなく大きな負荷を駆動できる。
にあっては、遅延時間可変素子の負荷駆動能力を出力側
に向かって順次増大させたので、別途バッファを設ける
ことなく大きな負荷を駆動できる。
【０１１０】また、請求項３の発明の電圧制御型発振器
にあっては、請求項１の発明の発振器において遅延素子
を遅延時間可変素子に変え、かつ、請求項２の発明の電
圧制御型発振器と同様、遅延時間可変素子の負荷駆動能
力を出力側に向かって順次増大させた。したがって、デ
ューティー比が２５％程度の複数相のノンオーバーラッ
プ信号を得ることができ、また、別途バッファを設ける
ことなく大きな負荷を駆動できる。
にあっては、請求項１の発明の発振器において遅延素子
を遅延時間可変素子に変え、かつ、請求項２の発明の電
圧制御型発振器と同様、遅延時間可変素子の負荷駆動能
力を出力側に向かって順次増大させた。したがって、デ
ューティー比が２５％程度の複数相のノンオーバーラッ
プ信号を得ることができ、また、別途バッファを設ける
ことなく大きな負荷を駆動できる。
【０１１１】また、請求項４の発明の位相同期ループ回
路にあっては、請求項２の発明の電圧制御型発振器を備
えたので、別途バッファを設けることなく大きな負荷を
駆動できる。したがって、バッファによる遅延時間によ
り回路の動作が不安定になることがない。
路にあっては、請求項２の発明の電圧制御型発振器を備
えたので、別途バッファを設けることなく大きな負荷を
駆動できる。したがって、バッファによる遅延時間によ
り回路の動作が不安定になることがない。
【０１１２】また、請求項５の発明の位相同期ループ回
路にあっては、請求項３の発明の電圧制御型発振器を備
えたので、別途デコーダを設けることなくデューティー
比が２５％程度の複数相のノンオーバーラップ信号を得
ることができ、また、別途バッファを設けることなく大
きな負荷を駆動できる。また、デコーダやバッファを設
ける必要がないので、デコーダやバッファによる遅延時
間により回路の動作が不安定になることがない。
路にあっては、請求項３の発明の電圧制御型発振器を備
えたので、別途デコーダを設けることなくデューティー
比が２５％程度の複数相のノンオーバーラップ信号を得
ることができ、また、別途バッファを設けることなく大
きな負荷を駆動できる。また、デコーダやバッファを設
ける必要がないので、デコーダやバッファによる遅延時
間により回路の動作が不安定になることがない。
【０１１３】また、内部クロック信号を分周して制御電
圧発生回路に出力する分周回路を設ければ、分周比の逆
数倍だけ参照クロック信号より周波数が高い内部クロッ
ク信号を生成できる。
圧発生回路に出力する分周回路を設ければ、分周比の逆
数倍だけ参照クロック信号より周波数が高い内部クロッ
ク信号を生成できる。
【０１１４】また、電圧制御発生回路を位相比較器とキ
ャパシタとチャージポンプで構成すれば、制御電圧を容
易に生成できる。
ャパシタとチャージポンプで構成すれば、制御電圧を容
易に生成できる。
【０１１５】また、キャパシタを遅延時間可変素子とと
もに半導体基板上に設ければ、回路の小型化、低価格化
および信頼性の向上を図ることができる。
もに半導体基板上に設ければ、回路の小型化、低価格化
および信頼性の向上を図ることができる。
【図１】 この発明の第１実施例によるＰＬＬ回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】 図１に示したＰＬＬ回路のＶＣＯ回路の構成
を示す回路ブロック図である。
を示す回路ブロック図である。
【図３】 図２に示したＶＣＯ回路の遅延時間可変イン
バータのインバータ部の構成を示す回路図である。
バータのインバータ部の構成を示す回路図である。
【図４】 図２に示したＶＣＯ回路の遅延時間可変イン
バータの正側電流源の構成を示す回路図である。
バータの正側電流源の構成を示す回路図である。
【図５】 図２に示したＶＣＯ回路の遅延時間可変イン
バータの負側電流源の構成を示す回路図である。
バータの負側電流源の構成を示す回路図である。
【図６】 図２に示したＶＣＯ回路のバイアス発生回路
の構成を例示する回路図である。
の構成を例示する回路図である。
【図７】 （ａ）は図１に示したＰＬＬ回路のループフ
ィルタの構成を示す回路図、（ｂ）はそのレイアウトを
示す一部破断した平面図、（ｃ）は（ｂ）の要部断面図
である。
ィルタの構成を示す回路図、（ｂ）はそのレイアウトを
示す一部破断した平面図、（ｃ）は（ｂ）の要部断面図
である。
【図８】 この発明の第２実施例によるＰＬＬ回路の構
成を示すブロック図である。
成を示すブロック図である。
【図９】 この発明の第３実施例によるＶＣＯ回路の構
成を示す一部省略した回路ブロック図である。
成を示す一部省略した回路ブロック図である。
【図１０】 図９に示したＶＣＯ回路の動作を示すタイ
ムチャートである。
ムチャートである。
【図１１】 図９に示したＶＣＯ回路の具体例を示す回
路ブロック図である。
路ブロック図である。
【図１２】 図１１に示したＶＣＯ回路の動作を示すタ
イムチャートである。
イムチャートである。
【図１３】 図９に示したＶＣＯ回路の他の具体例を示
す回路ブロック図である。
す回路ブロック図である。
【図１４】 図１３に示したＶＣＯ回路の動作を示すタ
イムチャートである。
イムチャートである。
【図１５】 この発明の第４実施例によるＰＬＬ回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１６】 図１５に示したＰＬＬ回路のＶＣＯ回路の
構成を示す回路ブロック図である。
構成を示す回路ブロック図である。
【図１７】 図１６に示したＶＣＯ回路の出力信号φ
１，φ２を示す波形図である。
１，φ２を示す波形図である。
【図１８】 この発明の第５実施例によるＶＣＯ回路の
構成を示す一部省略した回路ブロック図である。
構成を示す一部省略した回路ブロック図である。
【図１９】 図１８に示したＶＣＯ回路の動作を示すタ
イムチャートである。
イムチャートである。
【図２０】 図１８に示したＶＣＯ回路の具体例を示す
回路ブロック図である。
回路ブロック図である。
【図２１】 図２０に示したＶＣＯ回路の動作を示すタ
イムチャートである。
イムチャートである。
【図２２】 従来のＰＬＬ回路の構成を示す回路ブロッ
ク図である。
ク図である。
【図２３】 図２２に示したＰＬＬ回路のチャージポン
プ＋ループフィルタの構成を示す回路図である。
プ＋ループフィルタの構成を示す回路図である。
【図２４】 図２２に示したＰＬＬ回路のＶＣＯ回路お
よびデコーダ＋バッファの構成を示す回路ブロック図で
ある。
よびデコーダ＋バッファの構成を示す回路ブロック図で
ある。
【図２５】 図２４に示したＶＣＯ回路およびデコーダ
＋バッファの動作を示すタイムチャートである。
＋バッファの動作を示すタイムチャートである。
【図２６】 図２２に示したＰＬＬ回路のデコーダ＋バ
ッファの構成を示す一部省略した回路ブロック図であ
る。
ッファの構成を示す一部省略した回路ブロック図であ
る。
【図２７】 図２６に示したデコーダ＋バッファのイン
バータの構成を示す回路図である。
バータの構成を示す回路図である。
１，３１，９０ ＰＬＬ回路、２ 位相比較器、３ チ
ャージポンプ＋ループフィルタ、４，４０，５０，６
０，９１，１１０，１２０ ＶＣＯ回路、５ リングオ
シレータ、５．１〜５Ｍ，４２，５１〜５７，６２〜７
８，９３〜１００，１１２，１２２〜１３１ 遅延時間
可変インバータ、２０ バイアス発生回路、２３ キャ
パシタ、３２ １／ｎ分周器、４１，５１，６１，９２
ＮＡＮＤゲート、４３，５８，８０，１０１，１１
３，１３２ 第１のディレイ・ライン、４４，５９，８
１，１０２，１１４，１３３ 第２のディレイ・ライ
ン、１１１，１２１ ＮＯＲゲート。
ャージポンプ＋ループフィルタ、４，４０，５０，６
０，９１，１１０，１２０ ＶＣＯ回路、５ リングオ
シレータ、５．１〜５Ｍ，４２，５１〜５７，６２〜７
８，９３〜１００，１１２，１２２〜１３１ 遅延時間
可変インバータ、２０ バイアス発生回路、２３ キャ
パシタ、３２ １／ｎ分周器、４１，５１，６１，９２
ＮＡＮＤゲート、４３，５８，８０，１０１，１１
３，１３２ 第１のディレイ・ライン、４４，５９，８
１，１０２，１１４，１３３ 第２のディレイ・ライ
ン、１１１，１２１ ＮＯＲゲート。
Claims (8)
- 【請求項１】 直列接続された複数の遅延素子と、 前記複数の遅延素子のうちの終端の遅延素子およびそれ
以外のいずれかの遅延素子の出力を受け、前記終端の遅
延素子の出力に同期して前記終端の遅延素子以外のいず
れかの遅延素子の出力を前記複数の遅延素子のうちの始
端の遅延素子に入力させる発振制御回路とを備えること
を特徴とする、発振器。 - 【請求項２】 制御電圧に応じた周波数で発振する電圧
制御型発振器において、 リング状に接続され、それぞれの遅延時間が前記制御電
圧に応じて変化し、かつそれぞれの負荷駆動能力が出力
側に向かって順次増大している複数の遅延時間可変素子
を備えることを特徴とする、電圧制御型発振器。 - 【請求項３】 制御電圧に応じた周波数で発振する電圧
制御型発振器において、 直列接続され、それぞれの遅延時間が前記制御電圧に応
じて変化し、かつそれぞれの負荷駆動能力が出力側に向
かって順次増大している複数の遅延時間可変素子と、 前記複数の遅延時間可変素子のうちの終端の遅延時間可
変素子およびそれ以外のいずれかの遅延時間可変素子の
出力を受け、前記終端の遅延時間可変素子の出力に同期
して前記終端の遅延時間可変素子以外のいずれかの遅延
時間可変素子の出力を前記複数の遅延時間可変素子のう
ちの始端の遅延時間可変素子に入力させる発振制御回路
とを備えることを特徴とする、電圧制御型発振器。 - 【請求項４】 外部から与えられた参照クロック信号に
同期して内部クロック信号を生成する位相同期ループ回
路において、 前記参照クロック信号と前記内部クロック信号を受け、
該２つのクロック信号の位相差に応じた制御電圧を発生
する制御電圧発生回路と、 リング状に接続され、それぞれの遅延時間が前記制御電
圧に応じて変化し、かつそれぞれの負荷駆動能力が出力
側に向かって順次増大している複数の遅延時間可変素子
を備えることを特徴とする、位相同期ループ回路。 - 【請求項５】 外部から与えられた参照クロック信号に
同期して内部クロック信号を生成する位相同期ループ回
路において、 前記参照クロック信号と前記内部クロック信号を受け、
該２つのクロック信号の位相差に応じた制御電圧を発生
する制御電圧発生回路と、 直列接続され、それぞれの遅延時間が前記制御電圧に応
じて変化し、かつそれぞれの負荷駆動能力が出力側に向
かって順次増大している複数の遅延時間可変素子と、 前記複数の遅延時間可変素子のうちの終端の遅延時間可
変素子およびそれ以外のいずれかの遅延時間可変素子の
出力を受け、前記終端の遅延時間可変素子の出力に同期
して前記終端の遅延時間可変素子以外のいずれかの遅延
時間可変素子の出力を前記複数の遅延時間可変素子のう
ちの始端の遅延時間可変素子に入力させる発振制御回路
とを備えることを特徴とする、位相同期ループ回路。 - 【請求項６】 さらに前記内部クロック信号を分周して
前記制御電圧発生回路に出力する分周回路を備えること
を特徴とする、請求項４または５に記載の位相同期ルー
プ回路。 - 【請求項７】 前記制御電圧発生回路は、 前記参照クロック信号と前記内部クロック信号を受け、
該２つのクロック信号の位相差に応じた制御信号を出力
する位相比較器と、 前記２つのクロック信号の位相差に応じた制御電圧を出
力するためのキャパシタと、 前記制御信号を受け、該制御信号に基づいて前記キャパ
シタを充電または放電させるチャージポンプとを備える
ことを特徴とする、請求項４ないし６のいずれかに記載
の位相同期ループ回路。 - 【請求項８】 前記キャパシタが前記複数の遅延時間可
変素子とともに半導体基板上に形成されていることを特
徴とする、請求項７に記載の位相同期ループ回路。
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